SU940241A1 - Запоминающее устройство с самоконтролем - Google Patents

Description

Изобретение относится к запоминающим устройствам.

Известно запоминающее устройство с самоконтролем, содержащее накопитель, регистры адреса и числа, дополнительный накопитель, сумматор, элементы И и ИЛИ ⁵ и схему контроля по четности £1] .

Недостатками этого устройства являются большие аппаратурные затраты и ₁₀ невысокое быстродействие.

Наиболее близким к предлагаемому по технической сущности является запоминающее устройство с самоконтролем, содержащее блоки памяти, входы регист- ₁₅ ров адреса которых подключены к входным адресным шинам устройства, выходы регистров числа - ко входам соответствующих блоков контроля и ко входам коммутатора числа, выходы которого подклю- 20 чены к выходным шинам числа устройства, а вход управления - к соответствующему выходу блока управления, соединенного входами с выходами блоков контроля.

В этом устройстве в целях повышения быстродействия производится обнаружение ошибки путем поразрядного сравнения чисел, считанных с дублируемых блоков памяти по адресу обращения (в устройстве блоки поразрядного сравнения объединены с коммутатором числа).

При обнаружении ошибки с помощью блоков контроля локализуется неисправный блок памяти и информация на выходные шины устройства поступает с исправного блока £2] .

Недостатком этого устройства является невысокое быстродействие, ограниченное быстродействием одного из дублируемых блоков памяти.

Цель изобретения - увеличение быстродействия устройства без ухудшения его надежностных характеристик.

Поставленная цель достигается тем, что в запоминающее устройство с самоконтролем, содержащее блоки памяти, регистры адреса, регистры числа, выходы которых подключены ко входам соответст вующих блоков контроля и ко входам коммутатора числа, выходы которого являются выходами устройства, блок управления, одни из входов которого подключены к выходам блоков контроля, а 5 выходы - к управляющим входам блоков памяти, регистров адреса, регистров числа, блоков контроля и коммутатора числа, введены коммутатор адреса и дополнительный коммутатор числа, одни из входов^,0 ίκοτοροΓΟ подключены к выходам блоков памяти, а выходы - ко входам регистров числа, выходы коммутатора адреса соединены со входами блоков памяти, одни из входов - с выходами регистров ад- 15 реса, другие входы коммутатора адреса и дополнительного коммутатора числа являются управляющими входами.

На чертеже изображена структурная схема запоминающего устройства с само- 20 контролем.

Устройство содержит блоки 1^ и 1^ памяти, регистры 2^ и 2^ адреса, регистры 3^ и 3^ числа, блоки 4^ и 4_Ζ контроля, коммутатор 5 числа, коммута- 25 тор 6 адреса, дополнительный коммутатор 7 числа, блок 8 управления, входные адресные шины 9, выходные шины 10 числа, шину 11 обращения, шину 12 кода операции и шину 13 приема обращения. 30

В исходном состоянии на управляющие входы коммутатора 6 адреса и дополнительного коммутатора 7 числа с выходов блока 8 управления поступают управляющие сигналы, под действием которых вхо- ³⁵ ды 14 коммутатора 6 адреса подключаются к его выходам 15, входы 16 -к выходам 17, входы 18 дополнительного коммутатора 7 числа подключаются к его выходам 19, входы 20 к выходам 21.

При обращении к устройству на входы блока 8 управления по шине 11 поступает сигнал обращения, по шине 12 сигнал кода операции, на входы регистрров 2^ и 22 по шинам 9 - адрес обра- ⁴⁵ 'тения, на информационные входы блоков 1 ⁽и 1χ памяти (не показаны) в случае операции записи - код записываемого числа.. Рассмотрим работу устройства при поступлении к нему последовательного 50 потока обращений с операцией Считывание* и безошибочной работе блоков 1^ и 1χ памяти.

Под воздействием управляющих сигналов блока 8 первое обращение к устрой- 55 ству передается в блок 1^ памяти: адрес обращения с шин 9 переписывается в регистр 2η и через коммутатор 6 по ступает на адресные входы блока 1^ памяти, в котором по данному адресу начинается процесс считывания информации. При этом с блока 8 по шине 13 передается сигнал приема обращения, инициирующий формирование к устройству второго обращения. Второе обращение ввиду занятости первого блока 1^ памяти передается в блок 1^, памяти : адрес обращения записывается в регистр 2_λ и через коммутатор 6 поступает на адресные входы блока 1^_ памяти, в котором 'также начинается процесс считывания информации. Далее с выходов блока 1^ памяти считанный код числа через коммутатор 7 поступает на входы регистра 3^ и с его выходов на входы блока 4^ контроля и входы коммутатора 5. При отсутствии ошибок в считанной информации блок 8 управления подключает входы коммутатора 5 к шинам 10, после чего в блок 1₄ памяти передается на обработку третье обращение со считыванием. При этом считанный код числа с блока 1£ памяти через коммутатор. 7 поступает на входы регистра З^ис его выходов на входы блока 4j_h входы коммутатора

5. При отсутствии ошибок в считанной информации блок 8 управления подключает входы коммутатора 5 к шинам 10, после чего в блок 12. передается на обработку четвертое обращение со считыванием и т. д.

Рассмотрим работу устройства при обнаружении ошибок в считанной информации.

Пусть, например, из блока 1^ памяти по некоторому адресу считывается неверная информация. Блок 4₄ контроля обнаружит ошибку и соответствующий сигнал поступит с его выхода на блок 8 управления. Блок 8 запрещает выдачу неверной информации на шины. 10 и ожидает освобождения блока памяти в случае его занятости, после чего на управляющие входы коммутаторов 6 и 7 подаются управляющие сигналы, под действием которых происходит переключение выходов 17 коммутатора 6 с его входов 16 на входы 14 и переключение выходов 19 коммутатора 7 с его входов 18 на входы 20. При этом адрес, по которому считана неверная информация в блоке 1^ с регис тра 2 поступает на адресные входы блока lj. Далее производится считывание информации по этому адресу уже в блоке 1 2 памяти. Однако считанный код числа поступает не на входы регистра 32, а через коммутатор 7 на входы регистра 3первого блока 1^ памяти и с его выходов(при отсутствии ошибок) через коммутатор 5 передается на шины 10. Необходимость коммутатора 7 обусловлена 5 тем, что в регистре 32 может храниться код числа, считанный из блока 1^ памяти по адресу обращения, последовавшего за неверно обработанным в блоке I4 памяти. Данный код числа в соответствии с ус— ловием сохранения порядка выдачи чисел порядку поступления обращений выдается из устройства только лишь после выдачи из регистра З4 числа кода числа, считанного по адресу предыдущего обращения?⁵ После обнаружения ошибки в блоке l_t памяти устройство работает аналогично.

Технико-экономическое преимущество предлагаем.ого устройства по сравнению с известным состоит в том, что пропуск- ²⁰ ная способность предлагаемого устройства практически в два раза выше.

Claims (2)

1. Изобретение относитс  к запоминающим устройствам. Известно запоминающее устройство с самоконтролем, содержащее накопитель, регистры адреса и числа, дополнительны накопитель, сумматор, элементы И и ИЛ и схему контрол  по четности l . Недостатками этого устройства  вл ютс  большие аппаратурные затраты и невысокое быстродействие. Наиболее близким к предлагаемому по технической сущности  вл етс  запоминающее устройство с самоконтролем, содержащее блоки пам ти, входы регистров адреса которых подключены к входны адресным шинам устройства, выходы регистров числа - ко входам соответствующих блоков контрол  и ко входам коммутатора числа, выходы которого подключены к выходным шинам числа устройства , а вход управлени  - к соответствующему выходу блока управлени , соединенного входами с выходами блоков контрол в этом устройстве в цел х повышени  быстродействи  производитс  обнаружение ошибки путем поразр дного сравнени  чисел, считанных с вуалируемых блоков пам ти по адресу обращени  (в устройстве блоки поразр дного сравнени  объединены с коммутатором числа). При обнаружении ошибки с помощью блоков контрол  локализуетс  неисправный блок пам ти и информаци  на выходные шины устройства поступает с исправного блока 2 . Недостатком этого устройства {тл - етс  невысокое быстродействие, ограниченное быстродействием одного из дублируемых блоков пам ти. Це ь изобретени  - увеличение быст родействи  устройства без ухудшени  его надежностных характеристик. Поставленна  цель достигаетс  тем, что в запоминающее устройство с самоконтролем , содержащее блоки пам ти, регистры адреса, регистры числа, выходы которых подключены ко входам соответствующих блоков контрол  и ко входам коммутатора числа, выходы которого  вл ютс  выходами устройства, блок управлени , одни из входов которого подключены к выходам блоков контрол , а выходы - к управл ющим входам блоков пам ти, регистров адреса, регистров числа , блоков контрол  и коммутатора числа введены коммутатор адреса и дополнительный коммутатор числа, одни из входо JKOToporo подключены к выходам блоков пам ти, а выходы - ко входам регистров числа, выходы коммутатора адреса соединены со входами блоков пам ти, одни из входов - с выходами регистров адреса , другие входы коммутатора адреса и дополнительного коммутатора числа  вл ютс  управл ющими входами. На чертеже изображена структурна  схема запоминающего устройства с самоконтролем . Устройство содержит блоки 1 и 1 j пам ти, регистры 2. и 2, адреса, регистры 3j и 82 числа, блоки 4 и 4 контрол , коммутатор 5 числа, коммута- тор 6 адреса, дополнительный коммутатор 7 числа, блок 8 управлени , входные адресные шины 9, выходные шины Ю числа, шину 11 обращени , шину 12 кода операции и шину 13 приема обращени  В исходном состо нии на управл ющие входы коммутатора 6 адреса и дополнительного коммутатора 7 числа с выходов блока 8 управлени  поступают управл ющие сигналы, под действием которых вхо ды 14 коммутатора 6 адреса подключаютс  к его выходам 15, входы 16 -к выходам 17, входы 18 дополнительного коммутатора 7 числа подключаютс  к его выходам 19, входы 20 к выходам 2 При обращении к устройству на входы . блока 8 управлени  по шине 11 поступает сигнал обращени , по шине 12 сигнал кода операции, на входы регистров 2-f и 2д по шинам 9 - адрес обра;щени , на информационные входы блоков и Ij. пам ти (не показаны) в случае опе рации записи - код записываемого числа Рассмотрим работу устройства при поступлении к нему последовательного потока обращений с операцией Считывание и безошибочной работе блоков 1 и 1х пам ти. Под воздействием управл ющих сигналов блока 8 первое обращение к устройству передаетс  в блок пам ти: адре обращени  с шин 9 переписываетс  в регистр 2 к через коммутатор 6 поступает на адресные входы блока 1 пам ти, в котором по данному адресу начинаетс  процесс считывани  информации . При этом с блока 8 по-шине 13 передаетс  сигнал приема обращени , инициирующий формирование к устройству второго обращени . Второе обращение ввиду зан тости первого блока 1 пам ти передаетс  в блок l. пам ти : адрес обращени  записьтаетс  в регистр 2- и через коммутатор 6 поступает на адресные входы блока 1 пам ти, в котором также начинаетс  процесс считьшани  информации . Далее с выходов блока 1. пам ти считанный код числа черей коммутатор 7 поступает на входы регистра 3 и с его выходов на входы блока 4 контрол  и входы коммутатора 5. При отсутствии ошибок в считанной информации блок 8 управлени  подключает входы коммутатора 5 к шинам Ю, после чего в блок 1 пам ти передаетс  на обработку третье обращение со считыванием. При этом считанный код числа с блока Ij пам ти через коммутатор. 7 поступает на входы регистра 3 и с его выходов на входы блока входы коммутатора 5. При отсутствии ошибок в считанной информации блок 8 управлени  подключает входь коммутатора 5 к шинам 1О, после чего в блок 12 передаетс  на обработку четвертое обращение со считыванием и т. д. Рассмотрим работу устройства при обнаружении ошибок в считанной информации . Пусть, например, из блока 1 пам ти по некоторому адресу считываетс  неверна  информаци . Блок 4 контрол  обнаружит ошибку и соответствующий сигнал поступит с его выхода на блок 8 упран - лени . Блок 8 запрещает выдачу неверной информации на шины. 1О и ожидает освобождени  блока i. пам ти в случае его зан тости , после чего на управл ющие входы коммутаторов 6 и 7 подаютс  управл ющие сигналы, под действием которых происходит переключение выходов 17 коммутатора 6 с его входов 16 на входы 14 и переключение выходов 19 коммутатора 7 с его входов 18 на входы 20. При этом адрес, по которому считана неверна  информаци  в блоке 1 с регис тра 2 поступает на адресные входы блока Ij. Далее производитс  считывание информации по этому адресу уже в блоке 1 2. пам ти. Однако считанный код числа поступает не на входы регистра 32, а через коммутатор 7 на входы регистра ЗJ первого блока 1 пам ти -и с его выходов (при отсутствии ошибок) через коммутатор 5 передаетс  на шины 10. Необходимость коммутатора 7 обусловлена тем, что в регистре 32 может хранитьс  код числа, считанный из блока 1 пам ти по адресу обрашени , последовавшего за неверно обработанным в блоке l-i пам ти Данный код числа в соответствии с условием сохранени  пор дка выдачи чисел пор дку поступлени  обращений выдаетс  из устройства только лишь после выдачи из регистра числа кода числа, считанного по адресу предыдзгшего обращени  После обнаружени  ошибки в блоке 1 пам ти устройство работает аналогично. Технико-экономическое преимущество предлагаемого устройства по сравнению с известным состоит в том, что пропускна  способность предлагаемого устройства практически в два раза выше. Формула изобретени  Запоминающее устройство с самоконтролем , содержащее блоки пам ти, регист ры адреса, регистры числа, выходы которых подключены ко входам соответствующих блоков контрол -и ко входам коммутатора числа выходы которого  вл ют с  выходами устройства , блок управлени , одни их входов которого подключены к выходам блоков контрол , а выходы.- к управл ющим входам блоков пам ти, регистров адреса, регистров числа, блоксю контрол  и коммутатора числа, о т л и чающеес  тем, что, с целью увеличени  быстродействи  устройства, оно содержит коммутатор адреса и дополнительный коммутатор числа, одни из входов которого подключены к выходам блоков пам ти, а выхода - ко входам регистров числа, выходы коммутатора адреса соединены со входами блоков пам ти, одни КЗ входов - с выходами регистров адреса , другие входы коммутатора адреса и дополнительного коммутатора числа  вл ютс  управл ющими входами. Источники информации, прин тые во внимание при экспертизе 1.Самофалов К. Г. и др. Структурнологические методы повышени  надежности запоминающих устройств. М., Машиностроение , 1976, с. 69.
2. 2.Авторское свидетельство СССР № 696545, кл. Q11 С 29/00, 1977 (прототип).

   t

   ю