SU951732A2 - Устройство дл адаптивного мажоритарного декодировани телемеханических дублированных сигналов - Google Patents

Description

ключ подключен второй вход элемента ИЛИ второго канала, выход которого подключен к второму входу элемента ИЛИ третьего канала, первый вход которого подключен к второму входу элемента ИЛИ первого канала, третий вход которого подключен к второму входу элемента И второго кана .ла и через шестой ключ к шестому входу дополнительного элемента ИЛИp Однако известное устройство обладает ограниченностью функциональных возможностей, про вл ющейс  в том, что оно не может осуществл ть цикло вое фазирование принимаемой информации . Это снижает помехоустойчивость , так как приводит к потере информации или к приему искаженных сообщений. Целью изобретени   вл етс  повышение помехоустойчивости. Дл  достижени  этой цели в устройство дл  адаптивного мажоритарно го декодировани  телемеханических дублированных сигналов, содержащее два регистра сдвига, первый элемент И и решающий блок, два элемента И, третий регистр сдвига и последоватег льно соединенные ключ и источник, выходы которого подключены к первым входам элементов И, объединенные вторые входы .которых подключены к сбросовому входу ключа, к управл ющему входу которого подключен выход решающего блока, при этом выходы регистров сдвига подключены.ко входа решающего блока и установочным входа счетчика, а выходы элементов И соответственно подключены ко входам реги стров сдвига и дополнительным входам решающего блока, при этом решающий блок выполнен в виде трех каналов, каждый из которых состоит из последовательно соединенных переключател  элемента И, элемента ИЛИ и ключа, причем выход ключа каждого из канало подключен ко входам дополнительного элемента ИЛИ, при этом во второй канал введен дополнительный элемент И включенный между выходом элемента и вторым входом элемента ИЛИ, а второй вход дополнительного элемента И объединен с первым входом элемента И первого канала и вторым входом элемента И третьего канала, второй : вход элемента И первого канала объединен с первым входом элемента И вто рого канала и через четвертый ключ подключен к четвертому входу дополнительного элемента ИЛИ, к п тому входу которого через п тый ключ подключен второй вход элемента ИЛИ втор рого канала, выход которого подключен к второму входу элемента ИЛИ третьего канала, первый вход которого подключен к второму входу элемента ИЛИ первого канала, третий вход которого подключен к второму входу элемента И второго канала и через шестой ключ к шестому входу дополнительного элемента ИЛИ, введены последовательно со1единенные анализатор фазирующего сигнала и селектор, выход которого подсоединен к первому дополнительному входу решающего блока , второй дополнительный вход которого  вл етс  вторым выходом анализатора фазирующегосигнала, вход которого подключен к дополнительному выходу решающего блока. На чертеже приведена структурна  электрическа  схема предложенного устройства. Устройство содержит ключ 1, счет|чик 2, накопитель 3, решающий блок Ц, анализатор 5 фазирующего сигнала и селектор 6. Устройство работает следующим образом . Ключ 1 открываетс , когда устанавливаетс  факт начала поступлени  информации (например, по выделению несущей частоты и др.). Этот момент в общем случае может не совпадать с началом приема первого элемента принимаемого подблока. Допустим устройство начало работать с момента приема (H-l)-ro элемента. Тогда через п тактов в первый регистр накопител  3 через счетчик 2 сначала записываетс  (п-1) конечных элементов первого подблока и затем I начальных элементов второго подблока. При приеме последующих элементов счетчик 2 подсчитывает число единиц V; (j 1, 2, ... n) в одноименных элементах , сдвинутых на i тактов последовательност х и соответству,ющие цифровые коды записывает в накопитель 3. На каждом п()+1 такте (где , 3, 5, ... к) начинаетс  попытка выделени  сигнала циклового фазировани . Так, например, дл  i 1 на 2п+1 такте цифровые коды, помимо записи в накопитель 3, поступают в решающий блок t, который работает следующим образом:

а)если выполн ютс  неравенства 0,5(,5P или Vp2,5(i (1) то в J-OM разр де фазирующего сигнала формируетс 

б)при невыполнении неравенств

(1)формируетс  О, формируема  последовательность

поступает в анализатор 5 фазирующего сигнала. Если ошибки отсутствуют , то анализатор 5 идентифицирует сформированную в блоке последовательность, как фазирующую , однако сдвинутую на I-тактов. На такое же число тактов сдвинуты цифровые коды, а следовательно, и сообщение в накопителе 3- Последовательно , прежде чем начать выделен сообщени , необходимо цифровые коды в накопителе 3 циклически сдвинуть на (n-i) тактов, чтобы однознано зафиксировать начало сообщени . Дл  этого при выделении фазирующего сигнала анализатор 5 формирует управл ющий сигнал, который поступает через решающий блок k на ключ 1, закрыва  его. Информаци  на вход счетчика 2 прекращает поступать и цифровые коды с выхода накопител  через счетчик 2 перезаписываютс  на вход накопител  3 без изменени: . Одновременно и синхронно с циклической перезаписью цифровых кодов селектор 6 отслеживает фазовое положение сигнала циклового фазировани . Этот процесс продолжаетс  до момента, когда селектор 6 зафиксирует заданную (начальную) фазу. Тогда сигнал с выхода селектора 6 поступает в решающий блок , который начинает работать по прави;лу:

а)если выполн етс  неравенство

Mj- 1,5Р (2 то в J-OM разр де сообщени  формируетс 

б)при невыполнении неравенства

(2)формируетс  О.

В рассматриваемом случае () сформированное сообщение выводитс  на выход устройства.

Если в прин тых подблоках имеют место ошибки (при |Ь 1), то фазирующий сигнал не будет выделен и устройство продолжает прием последующих подблоков. На 8п+1 такте () осуществл етс  втора  попытка выделени  фазирующего сигнала с исправлением части ошибок. При этом сформированна  из цифровых кодов по правилу (1)

nocлeдoвateльнocть поступает в анализатор 5- Если все ошибки были исправлены правильно, что анализатор 5 идентифицирует сформированную

в блоке 4 последовательность, как фазирующую. При этом через блок k подаетс  управл ющий сигнал на ключ 1, который закрываетс . Осуществл етс  циклический сдвиг цифровых кодов

в накопителе 3 и поиск начальной фазы фазирующего сигнала аналогично рассмотренному ранее. В момент выделени  начальной фазы селектор 6 формирует управл ющий сигнал, который измен ет режим работы решающего блока 4. Сообщение формируетс  по правилу (2) из цифровых кодов, поступающих из накопител  k, и выдаетс  на выход устройства.

Если в прин тых подблоках () имеют место неисправл емые ошибки, то фазирующий сигнал не будет выделен и продолжаетс  прием последующих

подблоков.

На Itn+l также () осуществл етс  треть  попытка вь делени  фазирующего сигнала с исправлением ошибок большей кратности. При этом сформированна  по правилу (1) последовательность поступает в анализатор 5. Если все ошибки были исправлены правильно, то анализатор 5 идентифицирует сформированную последовательность как фазирующую. При этом закрываетс  ключ 1, осуществл етс  циклический сдвиг цифровых кодов в накопителе 3 и поиск начальной фазы фазирующего сигнала. При выделении начальной фазы селектор 6 измен ет

режим работы решающего блока , и

сообщение, сформированное () ,по правилу (2) , Лоступает на выход устройства.

Claims (1)

1. Таким образом, предложенное устi ройство обладает более высокой технико-экономической эффективностью, чем известное. Известное устройство позвол ет подвергать мажоритарной обработке кодовые слова, начало которых известно. Предлагаемое устройство дополнительно подвергает мажоритарной обработке кодовые слова, прием которых может быть начат в произвольный момент времени и, следрвательно , начало кодовых слов неизвестно . Это расшир ет функциональные возможности устройства и повышает помехоустойчивость , так как устройство становитс  малочувствительным к ошибкам , нарушающим фазирование по циклам . Если в известном устройстве ни н   граница веро тности сбо  фазировани  Рф определ етс  веро тностью искажени  одного элемента Р, т в предлагаемом устройстве веро тнос сбо  фазировани  оцениваетс  выраже нием Рл о НТО в rj раз меньше, чем в известном устройстве, а именно И т EФj :vpЧO ц-) 27 если PC, 10 , V| 20, то к 10 Формула изобретени  Устройство дл  адаптивного мажоритарного декодировани  телемехани8 ческих дублированных сигналов по авт, св. ff , .отличающеес  тем, что, с целью повышени  помехоустойчивости, введены последовательно соединенные анализатор фазирующего сигнала и селектор, выход которого подсоединен к первому дополнительному входу решающего блока, второй дополнительный вход которого  вл етс  вторым выходом анализатора фазирующего сигнала, вход которого подключен к дополнительному выходу решающего блока. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 88ifl63, кл.. Н Qi L 1/10, 1980.