SU997257A1 - Делитель частоты - Google Patents

Делитель частоты Download PDF

Info

Publication number
SU997257A1
SU997257A1 SU813329666A SU3329666A SU997257A1 SU 997257 A1 SU997257 A1 SU 997257A1 SU 813329666 A SU813329666 A SU 813329666A SU 3329666 A SU3329666 A SU 3329666A SU 997257 A1 SU997257 A1 SU 997257A1
Authority
SU
USSR - Soviet Union
Prior art keywords
frequency
output
subtraction
pulse
adder
Prior art date
Application number
SU813329666A
Other languages
English (en)
Inventor
Александр Сергеевич Витер
Валерий Богданович Дудыкевич
Original Assignee
Львовский Ордена Ленина Политехнический Институт Им.Ленинского Комсомола
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Львовский Ордена Ленина Политехнический Институт Им.Ленинского Комсомола filed Critical Львовский Ордена Ленина Политехнический Институт Им.Ленинского Комсомола
Priority to SU813329666A priority Critical patent/SU997257A1/ru
Application granted granted Critical
Publication of SU997257A1 publication Critical patent/SU997257A1/ru

Links

Landscapes

  • Pulse Circuits (AREA)
  • Complex Calculations (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

(54) ДЕЛИТЕЛЬ ЧАСТОТЫ
I Изобретениеотноситс  к импульсной технике и предназначено дл  использовани , например, в частотноимпульсных устройствах обработки информации.
Известен делитель частоты, содержащий элемент CJioжeни -Бычитaни , сумматор 1.
Устройство характеризуетс  нёдосTaiTO4Ho высокой точностью работьг.
Наиболее близким техническим ре-, шением к изобретению  вл етс  .делитель частоты, содержащий элемент сложени -вычитани , входыкоторого подключены к выходам коммутатора, входы которого соединены с выходами элемента ИЛИ, входы которого соединены через задержки с выходом сумматора, вход которого соединен с .выходом делител  частоты 2..
Недостатком этого устройства  вл етс  наличие значительной погрешности , обусловленной флюктуацией частоты входных импульсов, котора  зависит от числа разр дов делител  частоты. .
Цель изобретени  - повышение точности работы за счет уменьшени  погрешности от неравномерности час;тоты следовани  импульсов.
Поставленна  цель достигаетс  тем, что делитель частоты, coRet A.щий коммутатор, элемент сложени вычитани  частот, элемент задержки, введен накапливающий сумматор, выход которого через элемент задержки ; подключен к входу, элемента сложени вычитани  частот, выход которого к тактовым входам коммутатора, информационные входы которого соединены с ширами установки коэффициента делени , а выходы - с соответствующими входами накапливающего сумматора .
На чертеже приведена структурна  электрическа  схема устройства.
Устройство содержит коммутатор 1, элемент 2 сложени -вычитани  частот, элемент 3 задержки, накапливающий сумматор 4, информационные шины 5.
Устройство работает следующим образом.

Claims (2)

  1. В исходном состо нии накапливающий сумматор находитс  в нулевом положении, а на информационные шины . 5 подаетс  число N, которое определ ет заданный коэффициент делени . Число Ыц может принимать значени  от 1 до , где п - количество двоичных разр дов управл ющего кода числа Нц). На выходе сумматора 4 сигнал, отсутствует, следовательно, он через элемент 3 задержки поступает на элемент 2 сложени -вычитани  частот Входна  частота f проходит через элемент 2 без изменени . Каждый импульс входной последовательности ча тоты .fy , который поступает на такто вый вход коммутатора 1, переносит число N,. в накапливающий сумматор где оно складываетс  с предыдущим значением установленного в нем кода В случае, если суммарное значение числа, записанного в сумматоре 4, превысит его емкость .N г-j , то произойдет его переполнение.В момент переполнени  накапливающего суммато ра 4 на его выходе по вл етс  импул который черезэлемент 3 задержки поступает на один из входов элемент 2сложени -вычитани частот. Элемен 3обеспечивает задержку импульса, поступающего с сумматора 4на врем  равное длительности импульса входно частоты. К импульсной последователь ности частоты f добавл етс  или из неё вычитаетс  один импульс. -1астота импульсов на выходе накапливающего сумматора 4, котора  формирует импульсный поток обратной св зи fpc, определ етс  частотой на входе коммутатора 1 и управ л ющим кодом числа N ц и равна f bbiyNu, °с NW, Частота следовани  импульсов на выходе элемента сложени -вычитани , котора   вл етс  выходной частотой управл емого делител , равна г -г 4. с о ьых х - :Подставл   значение i из выражени  1 , получаем о fjkNvM Из последнего выражени  видно, что частота следовани  импульсов на выходе управл емого делител  зависит от кода числа N, подаваемо го На шины 5 .установки коэффициента делени . ., Диапазон изменени  коэффициента делени  зависит от режима работы элемента сложени -вычитани . При положительной обратной св зи (элемент 2 работает в режиме суммирова ни ) коэффициент делени  измен етс  от 1 до 1/Nj, при изменении Nj от О до N -1. При отрицательной обратной св зи (элемент 3 работает в режиме вычитани ) диапазон изменени  коэффициента депени  равен двум В случае использовани  в качест ве выходной частоты частоту импуль сов обратной св зи на основании вы ажений ( 1 и (2 получаем следуюую зависимость i - - NU .- Использование обоих выходов, элемента сложени -вычитани  позвол ет расширить функциональные возможности .устройства. Погрешность от неравномерности следовани  импульсов на выходе предлагаемого делител  частоты с переменным коэффициентом делени  при отрицательной обратной св зи (элемент 2 работает в режиме вычитани ) определ етс  выражением д .,J±ibjLl 1 J VN%Nty,| де 1 у„+Ыц) - дробна  часть выражени , заключенного в скобках, М количество входных импульсов в пределах одного цикла (1 - М г i; -1 работы устройства. Из выражени  (4 } следует, что абсолютна  погрешность от неравномерности импульсов на выходе предлагаемого делител  не превышае± единицы , независимо от количества разр дов . Как показывает сравнение выражений (4) и (5, в устройстве погрешность практически не зависит от кольчества разр дов. Таким образом, включение в состав устройства накапливающего сумматора параллельного типа и изменение св зей- между элементами устройства позвол у т уменьшить погрешность от неравномерности следовани  импульсов на выходе, что позвол ет повысить точность работы устройства. Формула изобретени  Делитель частоты, содержащий коммутатор , .элемент сложени -вычитани  частот, элемент задержки, о т л и ч ающий с   тем, что, с целью повышени  точности работы, в него введен накапливающий сумматор, выход коссррого через элемент задержки подключен к входу элемента сложени вычитани  частот, выход которого к тактовым входам коммутатора, информационные входы которого соединены с шинами установки коэффициента делени , а выходы - с соответствующими входами накапливающего сумматора.. Источники информации, прин тые во внимание при экспертизе 1.Гусев и др. Основы импульсной и цифровой техники. М., Советское радио, 1975, с. 403, рис. 14-48.
  2. 2.Авторское свидетельство СССР г 308523, кл. Н 03 К 23/00, 10.12.69.
SU813329666A 1981-08-20 1981-08-20 Делитель частоты SU997257A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU813329666A SU997257A1 (ru) 1981-08-20 1981-08-20 Делитель частоты

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU813329666A SU997257A1 (ru) 1981-08-20 1981-08-20 Делитель частоты

Publications (1)

Publication Number Publication Date
SU997257A1 true SU997257A1 (ru) 1983-02-15

Family

ID=20973700

Family Applications (1)

Application Number Title Priority Date Filing Date
SU813329666A SU997257A1 (ru) 1981-08-20 1981-08-20 Делитель частоты

Country Status (1)

Country Link
SU (1) SU997257A1 (ru)

Similar Documents

Publication Publication Date Title
SU997257A1 (ru) Делитель частоты
GB1476603A (en) Digital multipliers
SU550651A1 (ru) Квадратор
SU748880A1 (ru) Делитель частоты следовани импульсов с переменным коэффициентом делени
SU1218395A1 (ru) Устройство дл реализации быстрого преобразовани фурье
SU628502A1 (ru) Цифровой линейный экстрапол тор
SU765821A1 (ru) Интерпол тор
SU1674163A1 (ru) Устройство дл вычислени функции А - В / А + В
SU686038A1 (ru) Устройство дл вычислени свертки функций
SU828199A1 (ru) Параллельный цифровой интегратор с пла-ВАющЕй зАп ТОй
SU1001098A1 (ru) Умножитель частоты следовани импульсов
SU790099A1 (ru) Цифровой умножитель частоты следовани импульсов
RU1809531C (ru) Функциональный аналого-цифровой преобразователь
SU771686A1 (ru) Устройство дл решени диофантового уравнени
SU978364A1 (ru) Устройство цифрового сопровождени фазы периодического сигнала
SU1152041A1 (ru) Аналоговое запоминающее устройство
SU1181159A1 (ru) Цифровое устройство фазовой синхронизации
SU1125632A1 (ru) Устройство дл восстановлени непрерывных функций по дискретным отсчетам
SU997034A1 (ru) Устройство дл вычислени квадратного корн из суммы квадратов двух чисел
SU957218A1 (ru) Функциональный преобразователь
SU1037278A1 (ru) Устройство дл делени аналоговых сигналов
SU798692A1 (ru) Устройство дл управлени приводом
SU763916A1 (ru) Устройство дл возведени в степень
SU744569A1 (ru) Умножитель частоты
SU675421A1 (ru) Цифровой квадратор