TW200401111A - Under-voltage detection circuit - Google Patents

Description

200401111 玖、發明說明： 【發明所屬之技術領域】 發明領域 本發明是有關驗微處理H之電壓不足制電路，以 5及有關使用此UVD電路之微處理器。 I：先前技術j 發明背景 電壓不足檢測(UVD)電路為檢測當供應電壓下降至檢 測臨界值以下時所用之電路。此種電壓不足檢測(UVD)廣 1〇泛地使用於微控制器為主之系·统中，並且特別是在開機、 關機或電力不足情況期間使用（即，供電之情形為以致於供 應電壓通常低於檢測臨界值，但包括—些正的頻率突增）。 當UVD感測到供應電壓之值小於檢測臨界值時，則它藉由 發出重設信號而在微處理器中觸發重設。然而，在某些情 15形中（例如：靜電放電(ESD)測試)可以產生短期間負的暫時 狀態’其構成電壓不足’但此UVD電路較佳可以忽略此暫 時狀態，以致於不會觸發重設。 根據瞭解早期微處理器設計處理此問題之方式為：使 用連接靠近供應接腳之外部電容器，以去除任何供應電壓 2〇之頻率突增。另-種達成相同結果的方法為：在電壓檢測 比較器之輸入在微處理器中添加RC網路。然而，提供此種 免除高位準頻率突增須要大的RC值，其為面積集約 (intensive)，且因此不適用於1C之實施。 5 200401111 【發明内容】 發明概要 本發明尋求提供新且有用之UVD電路，以及具有此種 之微處理器。 5 以一般說法而言，本發明建議整合供應電壓與參考信 號之間之差異，並且決定是否使用此整合信號以產生重設。 尤其，本發明可以表示作為UVD電路用於監視供應電 壓，並且其包括： 比較器，用於產生不足信號，以顯示供應電壓相對於 10 參考電壓之不足，以及 整合器，用於將電壓不足信號以時間整合，以形成整 合信號， 其中使用整合器之輸出以產生重設信號。 此經整合信號本身可以構成重設信號，其直接傳送至 15 重設裝置用於重新設定微處理器。以替代方式，此經整合 信號可以只是對鑑別電路之一單一輸入，其可以被配置取 決於(但並不只由它決定）整合信號而產生重設信號。 此電壓不足信號較佳為電流信號，其所具有的值隨著 供應電壓相對於參考電壓之不足而增加。在此情形中可以 20 直接實施整合器作為包括電容器之類比電路。此比較器可 以選擇地另外產生電壓信號，其顯示供應電壓相對於參考 電壓之不足，並且此亦可由鑑別器使用。 現在參考以下圖式，詳細說明僅作為例子之本發明實 施例。 6 200401111 圖式簡單說明 第1圖為UVD電路實施例之概要圖式； 第2圖為第1圖之比較器之電路圖； 第3圖為實施例之電路圖； 5 第4圖為比較器之電流輸出，用於兩個輸入電壓之間範 圍之差異； 第5圖由第5(a)與5(b)圖所構成，其顯示對兩個不同供 應電壓輪廓響應之實施例； 第6圖顯示在緩慢開機與關機期間實施例之操作；以及 10 第7圖顯示最小所須頻率突增期間，以觸發相對於頻率 突增大小之實施例。 C實施方式3 較佳實施例之詳細說明 第1圖中顯示實施例之概要圖式。比較器單元1接收兩 15 個輸入： V supply 1 為受檢查之電力供應電壓；以及Vref為參 考電壓。它產生兩個輸出：V2V與V21。V21為電流其隨著 Vsupply相較於Vref之不足而（例如成正例地）增加。V2V為電 壓，其隨著此不足而增加（它例如可以與V21成比例）。 在此之中將輸出V21傳送至整合單元3，其整合V21並 20 產生重設信號R。 可以將R選擇性地直接傳送給重設裝置（其並未圖式， 但其可為任何傳統設計），其將微處理器/電腦系統重設。以 替代方式，可以配置鑑別器（未圖式）以接收V21(以及選擇性 地其他輸入，例如：控制信號或V2V)，並且產生用於傳輸

7 200401111 至重設裝置之經修正重設信號。 第2、3圖各顯示比較器1與其至整合器3之連接之詳細 電路圖。 首先，概要說明第3圖。比較器1接收兩個輸入電壓信 5 號inm與inp，其各由電壓參考信號Vref與供應電壓Vsuppiy導 出。比較器產生電流輸出i_以及兩個電壓輸出V。^與其倒 數Voutp。如同以下說明，丨_對應於第1圖中之V21，並且為 inp相較於inm不足之電流測量。 將電流信號i_傳送給整合器3，其產生輸出信號V。。鑑 10 別器電路4處理結果V。以產生電壓，其為修正之重設信號 R〇Ut(當此信號為低時觸發重設）。 現在更詳細參考第2圖，比較器1是具有電流輸出丨_與 電壓輸出之互導放大器電路。此輸入差異對是 由電晶體P2與P3構成，其各接收輸入inm與inp。此差異對 15 與偏壓電晶體P0實施電壓至電流轉換，以產生信號i_。 眾所周知，電晶體輸入裝置P2、P3之汲極電流之差異 匕 < 々/„ / β可以由以下公式說明: hP^-hP2=Vld 批(1-β“2/44) 而Vid=inp-inm，Iss為差異對偏壓電流（即，經由電晶體Ρ0之 20 電流），且為裝置遷移率、高寬比、以及閘極氧化物電容之 函數。 此公式同樣適用於輸出，即，比較器輸出1_是依據相 同的公式，且由電晶體N4、N5、N3、P4以及P6之增益係數 所決定之增益係數換算。因此，根據此公式在靠近Vid=0， 8 lout大致隨著Vid線性變化，且然後在較高之正與負Iss值飽 和。因此，在輸出電流飽和之前，此電路大致為線性電壓 至電流轉換器。在第4圖中顯示電流電壓輪廓。茲使用輸出 以產生相對應電壓輸出¥_與其倒數V_n。 5 Iddq為關機信號’其升高以顯示將會有關機(p〇wer down)。Pbias是由偏壓電路產生（其在第3圖中未示）。 現在回到第3圖’整合器3是由電阻器ri以及兩個電容 器C1與C2構成。對於在（從比較器之i〇ut)輸入所施加之單位 進階輸入(unit step input)可以導出，此在反相器INV/輸入之 10 輪出電壓V。是依據以下公式： 而 k = i0Ut/(Cl + C2) 且 x = i?l*Cl*C2/(Cl + C2) exp為自然對數指數函數，且u(t)為單位進階函數。基本上， V。具有隨著時間大致線性關係。此整合器3因此實施整合功 能，且當到達其跳脫斷開點(trip point)時，此整合電壓造成 INV1改變其狀態，因此產生重設信號。 第3圖之鑑別器4由輸入信號en控制，且允許頻率突增 不響應(en=“ 1”)與頻率突增敏感（en=“〇”）。在頻率突增不響 應的情形中，此AND閘AND2傳送反相器INV1之輸出，此 經由OR閘OR1傳送，且由反相器INV3反相。因此，當整合 器3之輸出大於反相器INV1之跳脫電壓Vc時，則有低輸出 9 200401Π1 (此經修正之重設信號在重設裴置中觸發重設），反之亦然。 在頻率突增敏感的情形中，en為低，且UVD電路之輸出是 由V〇ut決定（因為AND閘AND0之輪出一直為零）。尤其是， 當v〇ut為尚（低)時為南（低）。 5 熟習此技術之讀者會瞭解第3圖其他元件之結構。電晶 體P1、電阻器R3、R4與R5提供供應電壓Vsuppiy經比例轉換 之形式。電容器C4、C5、以及C6使用標準RC效應，提供一 些有限快速之頻率突增免除。然而，為了使用此種技術提 供更多的頻率突增免除將須要大的RC值，其為面積集約， 1〇 且不適用於實施1C。 電阻器R2與電容器C3提供用於比較器參考信號之低 通濾波器，以去除在此信號中任何不穩定效應。 配置開關S1與S2以及閘NOR1與INV2—起，以提供在 偵測中之遲滯現象。根據開關S1與S2那一個導通，將輸入 15 inp比例轉換。這意味著由比較器/所視之有效供應電壓，根 據此重設是否已被觸發，而可為較高或較低。 一旦至INV1之輪入減少通過爪¥1之跳脫點，則可以使 用閘AND1與電晶體N2 ’藉由將C1連接至接地7而使C1放 電。這是將此電路準備用於下一個積極事件，即，開機 20 (power up) ° 在開機時，使用電晶體N1與輸入init將跨Cl之電壓初 设至接地。在正常情況下，init為低’因此電晶體N1為非活 性。但在UVD電路初設時，將init設定為高而至接地ci。 第5(a)圖概要顯示在兩種情形中電路之時間變化，對於 10 200401111 此兩者而言，UVD電路是在突增頻率不響應狀態。在第5(a) 圖的情升）中由陰影區域5所示，供應電壓vsupply短時間下降 至Vref以下。在此時之前V。為高，但在期間5大約隨著此頻 率突增持續時間成比例地下降。然而，在反相器INV1跳脫 5之前Vsupp丨y上升超過Vref，以致於輸出R〇ut保持在邏輯“丨”， 且並無重設。 然而，相反地，在第5(b)圖中所示的情形中，Vs_y是 低於Vref足夠長的時間，以致於V。下降至反相器ΙΝνι之跳 脫電壓Vc以下，且尺⑽下降至零，即，存有重設。 10 第6圖顯示在緩慢開機與關機期間，R〇ut隨著時間之變 化。 第7圖顯示用於在第2與3圖電路中典型元件值之會造 成重設之突增頻率之最小期間，其用於在UVD電路之突增 頻率不響應狀態中不同大小之頻率突增（即，Vsupply相對於 15 Vref不同之不足值）。在X軸上顯示突增頻率之大小，而在y 軸上顯示此種頻率突增必須持續以便造成重設之時間。如 同由第7圖可看出’超過大約650mV之頻率突增不論其期間 為何，將會造成重設。對於頻率突增大小寬廣的範圍 (200mV至600mV) ’如果頻率突增期間超過大約7|Lls才會造 20 成重設。 雖然以上詳細說明本發明之單一實施例，但對熟習此 技術之讀者是為明顯’可以在本發明之範圍中作各種修正。 【圖式簡單說明】 第1圖為UVD電路實施例之概要圖式； 11 200401111 第2圖為第1圖之比較器之電路圖； 第3圖為實施例之電路圖； 第4圖為比較器之電流輸出，用於兩個輸入電壓之間範 圍之差異； 5 第5圖由第5(a)與5(b)圖所構成，其顯示對兩個不同供 應電壓輪廓響應之實施例； 第6圖顯示在緩慢開機與關機期間實施例之操作；以及 第7圖顯示最小所須頻率突增期間，以觸發相對於頻率 突增大小之實施例。 10 【圖式之主要元件代表符號表】 1.. .比較器單元 3.. .整合器 4.. .鑑別器電路 5.. .陰影區域 7.. .接地 R...重設信號 Vsupply* * * 供應電壓 vref...參考信號電壓 V2V…輸出 V21…輸出 AND卜2…AND閘 C1-C5...電容器 電流輪出 inm...輸入電壓信號 inp...輸入電壓信號 N0-N9...電晶體 P0-P7...電晶體 Pbias...電晶體 INV0-INV5...反相器 R1-R5...電阻器 SI、S2...開關 Voutn··.電壓輸出 ν_...電壓輸出 12

Claims (1)

1. 200401111 拾、申請專利範圍： 1. 一種用於監視供應電壓之UVD電路，包括： 比較器，用於產生電壓不足信號，其顯示供應電壓 相對於參考電壓之不足；_ 5 整合器，用於時間整合電壓不足信號，以形成經整 合信號，其特微為 使用整合器之輸出以產生重設信號。 2. 如申請專利範圍第1項之UVD電路，更包括鑑別器電 路，用於接收經整合信號與比較器之至少另一輸出，並 10 且使用此經整合信號與至少一另一輸出產生重設信號。 3. 如申請專利範圍第2項之UVD電路，其中配置此鑑別器 電路以接收控制信號，此鑑別器電路更包括由控制信號 所控制之開關，以決定是否根據此整合信號或至少另一 輸出信號而產生重設信號。 15 4. 一種包括如申請專利範圍第1至3項中任一項之UVD電 路之微處理器，並且配置重設裝置以接收由UVD電路輸 出之重設信號，以及根據其值啟動微處理器之重設。 5. —種監視供應電壓之方法，其特徵為包括以下步驟： 產生電壓不足信號，以顯示供應電壓相對於參考電 20 壓之不足； 以時間整合電壓不足信號以形成經整合信號；以及 使用此電壓不足信號產生重設信號。 13