TW200423151A - Semiconductor memory device - Google Patents

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TW200423151A
TW200423151A TW093102193A TW93102193A TW200423151A TW 200423151 A TW200423151 A TW 200423151A TW 093102193 A TW093102193 A TW 093102193A TW 93102193 A TW93102193 A TW 93102193A TW 200423151 A TW200423151 A TW 200423151A
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Description

200423151 玫、發明說明： 【發明所屬之技術領域】 本發明係關於半導體記憶裝置，# i 衣直评b之，係關於可藉分 別選擇連接於讀出對象之記憶胞 肥又子兀線、位元線及假想 接地線而選擇該記憶胞，以執行 ^ 机叮‘ fe貝枓之讀出之丰暮騁 記憶裝置。 守 【先前技術】 以往，在遮罩讀（遮罩可程式化唯讀記憶體）及快閃記 憶體寺之非揮發性半導體記憶裝置中，有利用Μ線與假 想接地線執行記憶胞之讀出之方式。以下，使用記憶胞構 造簡單之遮罩ROM之記憶胞加以說明。圖8係表示使用該假 想接地線之讀出方式之概念圖。該方式係在列及行方向以 矩陣狀排列記憶胞之記憶胞陣列中，交互地沿著行方向配 置位元線與假想接地線，沿著列方向配置字元線，在鄰接 之位70線與假想接地線間配置M〇SFET構成之記憶胞電晶 體，5己憶胞電晶體之汲極及源極電極分別連接於位元線與 假想接地線。又，記憶胞電晶體之閘極電極連接於字元線。 1條字元線連接多數個記憶胞電晶體，以提高記憶胞之面積 效率。此記憶胞電晶體之臨限值係在製造階段即被設定（每 1記憶胞寫入2值資料），使其成為臨限值較高之電晶體（臨限 值间於成為閘極電極之字元線之高位準電位且不受字元線 電位影響，經常處於斷電狀態之〇FF電晶體）、與臨限值較 低之電晶體（字元線電位高於臨限值時處於通電狀態之ON 電晶體）中之一種電晶體。在讀出動作中，選擇連接於讀出
O:\90\90774.DOC 200423151 對象之電晶體之字元绩、办-& t 、、泉位70線與假想接地線，將選擇之 位元線充電至特定雷彳立，腺、联挪 / 电位將遠擇之假想接地線接地於接地 電位，將選擇之字亓綠^、 、"又於南位準。利用感測電路檢出 此狀態之ON電晶體與〇FF電晶體之電流差異，以判別記憶 於記憶胞之2值資料。 —般，對大容量半導體記憶裝置，作為高速地讀出記憶 於此等記憶胞陣列之資料之方式，已知有階層位元線方 式。此階層位元線方式之記憶胞陣列係將記憶胞陣列分割 、夕數區鬼纟區塊之位元線稱為副位元線（又稱區域位元 線），將各區塊之副位元線經由區塊選擇電晶體集中連接至 多數條主位元線(又稱全區位元線)所構成，有關記憶胞之選 擇之位元線之選擇係採用選擇主位元線，利用區塊選擇電 晶體選擇連㈣所選擇之主位元線之副位元線之方式執 订。以下，依據圖式說明階層位元線方式之讀出動作。圖9 係表示階層位元線方式之記憶胞陣列之構成例。又，在圖9 所示之記憶胞陣列中’假想接地線也採用與位元線同樣之 構造。 以夹在區塊選擇電晶體之控制信號BLK1、2與blk3、4 之區域内之字元線WL0〜WLn為閘極電極之記憶胞群稱為 區塊，為提高記憶胞之面積效率’在各主位元線廳叩=偶 數）’以區塊單位經由區塊選擇電晶體等連接多數（在 圖9中，為2條副位元線SBj(J =偶數）。以區塊單位經由此主 位7G線存取記憶胞時，即可高速地讀出。 士圖9所不’區塊選擇電晶體BKH等係被存儲體選擇線
O:\90\90774.DOC 200423151 BLK1等所選擇。主位元線MB2等係通過區塊選擇電晶體 BK1 -1而連接於副位元線SB4等。此等記憶胞陣列之主位元 線MBi(i =偶數）係經由選擇讀出區塊之區塊選擇電路20與 充電·接地選擇電路2 1而連接於充電電路22、感測電路23 等，主假想接地線MBi(i =奇數）係經由區塊選擇電路20與充 電·接地選擇電路21而連接於充電電路22或接地線24等。 充電·接地選擇電路21及充電電路22、感測電路23有時也 連接於多數區塊選擇電路20。 其次，說明圖9所示之記憶胞陣列電路之讀出動作。茲考 慮選擇而讀出記憶胞電晶體M4之情形。使連接於電晶體M4 之閘極電極之字元線WL0成高位準，其他字元線WLn為低 位準。為使區塊選擇電晶體BK1-1通電，使區塊選擇電晶體 之控制信號BLK1成高位準，為使區塊選擇電晶體BK3-2通 電，使控制信號BLK3成高位準，而，使其他控制信號 BLK2、BLK4成低位準。如此一來，可在電晶體M4形成由 主位元線至記憶胞之電流路徑（MB2)-(BK1-1HSB4)、與由 記憶胞至主假想接地線之電流路徑（SB5)-(BK3-2HMB3)。 電晶體M4成為ON電晶體時，使BSEL2成高位準，使VGSEL1 成高位準，使BLOCKSEL1成高位準，使BSEL1成低位準， 使VGSEL2成低位準時，所選擇之主位元線MB2成充電電 位，所選擇之主假想接地線MB3成接地電位，可使電流流 過（MB2HBKl-lHSB4HM4HSB5HBK3-2)-(MB3)之路 徑。利用由所選擇之主位元線MB2經由區塊選擇電路20之 電晶體TR1與充電•接地選擇電路21之電晶體TR2所連接
O:\90\90774.DOC 200423151 之感測電路24，檢出所選擇之主位元線MB2之充電電位之 變化等，即可判別記憶胞電晶體M4為ON電晶體。 但，記憶胞電晶體M4為OFF電晶體，而位於與電晶體M4 同一列之非選擇記憶胞之電晶體M3、M2、Μ1、M0為ON 電晶體時，由於各電晶體之閘極線之字元線WL0共通，故 即使電晶體M4為OFF電晶體，也可形成經由電晶體M3、 M2、Ml之電流路徑。也就是說，使所選擇之主位元線MB2 成為充電電位時，可利用（MB2HBK1-1HSB4)-(M3HM2)-(Ml)· ··之路徑而使充電連接於各記憶胞之位元線與假 想接地線之寄生電容之過渡的電流流通。利用此電流路徑 流出之電流暫稱為迂迴排出電流。此結果，儘管讀出對象 之電晶體M4為OFF電晶體，也簡直如ON電晶體一般，可形 成由所選擇之主位元線至各位元線、假想接地線之電流路 徑，降低錯誤讀出動作或讀出動作之動作容許範圍。由於 可防止此種錯誤讀出動作等，故在以往，通常採用將非選 擇之位元線與非選擇之假想接地線充電至特定充電電位之 方法。 在圖9所例示之電路中，係使非選擇之主位元線ΜΒ0、非 選擇之假想接地線MB 1成為充電電位。經由區塊選擇電晶 體使副位元線SB0、副主假想接地線SB 1成為充電電位。如 此，即使記憶胞"t晶體M3、M2、Ml、M0等為ON電晶體時， 也不會有讀出記憶胞電晶體M4時之迂迴排出電流，故可因 電晶體M4成為ON電晶體之情形與成為OFF電晶體之情 形，而在選擇之主位元線MB2之電流變化上出現差異，故
O:\90\90774.DOC 200423151 可執行穩定之記憶胞之讀出動作。 但，充電防止迂迴排出電流用之 开、擇之位7C線與非選 擇之假想接地線之方式則在另—方面，會降低讀出對象之 記憶胞電晶體為ON電晶體時之讀出動作容許範圍。為解決 此種動作容許範圍之降低，例如，在 Μ 仕曰本特開平10-11991 號公報中，曾揭示有關記憶胞電晶體與區塊選擇電晶體之 連接方式之創意之提案。 ^ 其次，以圖9所例示之電路為例，說明利用充電防止迁迴 排出電流用之非選擇之位元線與非選擇之假想接地線之方 式，可能降低讀出動作容許範圍之情形。 與上述說明同樣地，讀出記憶胞電晶體旭4時，所選擇之 之主位元線為MB2 ,所選擇之主假想接地線為MB3，將非 選擇之位元線與非選擇之假想接地線充電，故非選擇之主 位元線ΜΒ0與非選擇之主假想接地線Mm成為充電電位， 此點如剷述。但另外，非選擇之主位元線MB4與非選擇 之主假想接地線MB5也同時被充電。與電晶體％4同一列之 非适擇記憶胞之電晶體]^5、]^16、]\17、]\18為01^電晶體時， 非選擇之主位元線MB4與非選擇之主假想接地線MB5經由 各區塊選擇電晶體而使副位元線SB8與副假想接地線SB9 成為充電電位，故會形成充電沿著（SB8)-(M7HM6HM5)-(SB5)流動之被選擇之副假想接地線SB5之電流路徑。經此 電流路徑流入之電流暫稱迂迴注入電流。記憶胞電晶體M4 成為ON電晶體時，此迂迴注入電流會使副假想接地線SB5 之接地電位上升，並使沿著（MB2HBK1-1)-(SB4)-(M4)- O:\90\90774.DOC -9- 200423151 (SB5)-(BK3_2HMB3)流動之被選擇之主位元線mb2之讀出 電流減少。此讀出電流之減少不僅會延遲記憶胞之讀出速 度，且可能發生所選擇之記憶胞電晶體之錯誤讀出，降低 讀出動作容許範圍。 又，一般雖以一次之讀出動作，並行地讀出多數記憶胞 電晶體，但在圖9所例示之電路之情形，在讀出記憶胞電晶 體M4之同時，也可施行記憶胞電晶體M12之讀出。對此記 隐胞屯晶體Μ12之讀出所採取之防止相當於記憶胞電晶體 Μ4之运迴排出電流之電流之充電相當於在對非選擇之主 位元線ΜΒ4與非選擇之主假想接地線ΜΒ5之充電，因此， 非選擇之主位元線ΜΒ4與非選擇之主假想接地線ΜΒ5之充 電在記憶胞電晶體Μ4成為ON電晶體時，雖讀出電流會減 少，但如考慮記憶胞電晶體M12成為〇FF電晶體時之讀出之 情形時，則成為必要之充電。 ^加5己丨思胞電晶體M12與M4間之非選擇之記憶胞電晶 體，使非選擇之位元線與非選擇之假想接地線之充電維持 最低限度所需之充電，雖然可減少相當於流入上述說明中 之所選擇之位元線之迂迴注入電流之電流，但根本上，相 當於迂迴注入電流之電流仍然存在。也就是說，記憶胞電 晶體Ml 2與M4間之非選擇之記憶胞電晶體全部為〇N電晶 體時’電晶體Μ ί 2成為OFF電晶體時之讀出所需之非選擇之 位元線與非選擇之假想接地線之充電對電晶體M4成為〇N 電晶體時之讀出電流而言，會減少相當於迂迴注入電流之 電流，此情形與減少電晶體M4成為ON電晶體時之讀出電流 O:\90\90774.DOC •10- 200423151 之情形並無改變。 在曰本特開平10_11991號公報所揭示之讀出動作容許範 Z降低對策中’流人所選擇之位元線之此迁迴注入電流也 3減），且為了執行對此等位元線'假想接地線之控制之 阳制在某字兀線長中’有以同-字元線同時讀出之記憶 胞數之限制存在，故可能對記憶胞陣列之大容量化造成妨 礙。 【發明内容】 本毛明之目的係在使用假想接地線之記憶胞陣列構成 中，可防止因由非選擇之位元線等迂迴注入被選擇之位元 線之電流而降低讀出動作容許範圍，以提供可達成大容量 化、南速動作之半導體記憶裝置。 本發明之半導體記憶裝置之特徵在於包含··記憶胞陣 =，其係將包含1個第丨電極與丨對第2電極，可依據前述第工 甩極之電位’藉前述第2電極間之導通狀態，使可讀出記憶 内容之記憶胞在列及行方向排列成矩陣狀，將位於同一列 之則述5己憶胞之前述第丨電極分別連接於共通之字元線，在 郴接於列方向之2個前述記憶胞間，使丨個前述第2電極彼此 連接’將位於行之前述記憶胞之―方之前述第2電極連 接於，、通之位元線，將位於同一行之前述記憶胞之他方之 刖述第2電極連接&共通之假想接地線者·，前述記憶胞陣列 係由至少被分割成多數行之副陣列所構成，前述副陣列兩 端之3己憶胞行係在夾著前述副陣列間之境界而鄰接於列方 向之2個刖述§己憶胞間使前述第2電極彼此不連接而分離，
O:\90\90774.DOC 200423151 且分別連接於獨立之位元線或假想接地線，並構成可以前 述田彳陣列單位分別選擇1條前述字元線、前述位元線及前述 饭想接地線而選擇1個讀出對象之記憶胞。 依據上述特徵構成，在以副陣列單位讀出1個記憶胞之構 成中’為了避免在先前技術攔中所述之迂迴排出電流，對 讀出對象之記憶胞之位置適切地執行非選擇之位元線與假 想接地線之充電時，由於可在副陣列之境界阻斷該充電所 產生之迂迴注入電流，故可避免該迂迴注入電流所引起之 錯誤讀出動作或讀出動作容許範圍之降低。也就是說，可 適切地執行有關副陣列内之記憶胞之行數與位元線與假想 接地線之選擇之解碼，而完全排除上述迂迴排出電流與^ 迴注入電流之影響，實現可防止錯誤讀出動作容許範圍及 頃出速度之降低之記憶胞陣列之構成。 另外，為達成此目的之本發明之半導體記憶裝置 ^ 1叮肢％ •丨思衣：SK符徵 係在上述特徵構成中，取代構成可以前述副陣列單位分別 選擇^條前述字元線、前述位元線與前述假想接地線而選擇 1個讀出對象之記憶胞，或追加地使前述位元線與前述假相 接地線分別包含雙方之機能，㈣成—村揮他方之機能 時’使他方發揮一方之機能。 而，作為本發明之讀出對象之記憶胞雖係包含丄個第1 極與1對第2電極，可依據第i電極之電位利用第2電極間之 導通狀態，讀出記憶内容之記憶胞’但在記憶胞之構成上， :=過第2電極間之電流方向固定之情形、及因寫入狀 怨而成為非對稱之情形。在此種情形中，i對第2電極中何
O:\90\90774.DOC -12- 200423151 者連接於位兀線，何者連接於假想接地線，有時會因寫入 狀態而變化。例如，在丨個記憶胞可記憶2位元之資料之記 憶胞中，在各1位元之資料之讀出中，電流之流通方向分別 相反時，適宜地轉換位元線與假想接地線時，即可將2位元 資料分離而1個位元，即「丨個位元i個位元地」丨個位元㈠固 位元地加以讀出。在適合於此種記憶胞陣列之大容量化之 多值記憶胞之情形，雖然也同樣會發生上述迂迴排出電流 與迂迴注入電流之問題，依據本特徵構成，可排除此等之 景^響，避免錯誤讀出及讀出動作容許範圍之降低。 【實施方式】 以下，依據圖式，說明有關本發明之半導體記憶裝置（以 下適宜地稱為「本發明裝置」）之實施形態。 (第1實施形態） 圖1係本發明裝置之記憶胞陣列丨之構成之第丨實施形態 之要部電路圖。本實施形態係有關資料之讀出動作之技術 内容，故使用記憶胞構成較簡單之單i電晶體構成之遮罩 ROM之記憶胞加以說明。記憶胞一般係採用包含丨個第i電 極與1對第2電極，可依據第丨電極之電位利用第2電極間之 導通狀態，讀出記憶内容之構成，在上述遮罩R〇M之記憶 胞之情形’如圖2所示，構成記憶胞電晶體3之η通道型 MOSFET之閘極'電極相當於第}電極，汲極電極及源極電極 分別相當於第2電極。第2電極之導通狀態決定於M〇SFET 之臨限值電壓，此臨限值電壓係在製造階段依照寫入資料 加以設定。又，有關記憶胞單體之讀出動作及資料之記憶 O:\90\90774.DOC -13- 200423151 方法係與先前技術之攔中所說明之内容相同，在此不作重 複之說明，而同樣地使用相同之用詞。 如圖1所示，記憶胞陣列1係由在列方向（字元線之沿長方 向）與行方向（位元線之沿長方向）以矩陣狀排列有多數記憶 胞所構成，再於列方向利用每4個胞沿著行方向所設之元件 分離帶分割成多數副陣列2。各副陣列2形成（n+l)列χ4行之 記憶胞排列。 在各副陣列2中，將記憶胞電晶體（以下適宜地稱為記憶 胞）之閘極電極分別連接於共通之字元線WLi(i=〇〜n)，在鄰 接於列方向之2個記憶胞間，分別連接彼此之源極電極與彼 此之汲極電極，將位於同一行之前述記憶胞之汲極電極連 接於共通之位元線LBj(j = l，2)，將源極電極連接於共通之 假想接地線LSk(k=l，2，3)。以列方向為左右方向時，由 左异起第1行與第2行、及第3行與第4行之記憶胞係彼此相 鄰而共用位几線，第2行與第3行之記憶胞係彼此相鄰而共 用假想接地線。又，第1行與第4行之記憶胞由於源極電極 係藉元件分離帶而與相鄰之副陣列分離，故分別連接於獨 立之假想接地線。在本實施形態中，係採用先前技術攔所 况明之階層位兀線方式。又，在以下之說明中，僅稱呼位 兀線、假想接地線時，係指副位元線（區域位元線）與副假想 接地線（區域假想接地線）之意。 “ 各副陣列2分別具有丨條全區位元線（}]3與1條全區假想接 地線GS，2條位元線1^1，2分別經由第丨選擇電晶體與 BK2而連接於全區位元線GB , 3條假想接地線⑶，2，3分
O:\90\90774.DOC -14- 200423151 別經由第2選擇電晶體BK3、BK4與βΚ5而連接於全區假想 接地線GS。第1選擇電晶體BK1，2配置於副陣列2之行方向 之:端側，第2選擇電晶體BK3，4, 5集中配置於副陣列2 之行方向之他端侧，在分別控制第！選擇電晶體bki，2之 閘極電極之區塊選擇線A，B與分別控制第2選擇電晶體 BK3，4’ 5之閘極電極之區塊選擇線C，D，E之間配置字元 線WL0〜n 〇 其次，就選擇圖1所示之副陣列2之圖中左端之區塊，以 碩出其中之記憶胞訄丨〜4之情形，說明其動作。 首先，欲讀出記憶胞Ml時，為了可在列方向選擇記憶胞 Μ卜選擇地將字元線WL〇設定於高位準。而，為了可在行 方向選擇記憶胞Ml，選擇連接於記億胞Mli位元線[扪與 假想接地線LSI。位元線LB1與假想接地線LS1之選擇係以 全區位元線GB與全區假想接地線GS為讀出對象加以選 擇，將區塊選擇線B與C設定於高位準，使第丨選擇電晶體 BK1與第2選擇電晶體BK3成通電狀態，將位元線lbi與假 想接地線LSI分別經由第丨選擇電晶體BK1與第2選擇電晶 體BK3而連接至全區位元線GB與全區假想接地線gs。 另外，除此狀態外，將區塊選擇線A設定成高位準，使第 1選擇電晶體BK2成通電狀態。以此狀態，由充電電路（未圖 示）將全區位元線GB充電至特定之充電電位，並使全區假想 接地線GS成為接地電位時，位元線LB1與位元線LB2成為充 電狀悲，假想接地線LS 1成為接地電位。此結果，即可將讀 出對象之記憶胞Μ1之閘極電極設定於高位準，呈現充電電 O:\90\90774.DOC -15- 200423151 位被施加至汲極電極，接地電位被施加至源極電極之狀 態。同時，充電電位也被施加至位元線LB2。 由於位元線LB1之充電電位是否下降係由記憶胞mi成為 ON電晶體（低臨限值電壓）或〇FF電晶體（高臨限值電壓）加 以决疋，故έ己憶胞Μ1之讀出係利用感測電路（未圖示）檢出 追隨位元線LB1之電位變化之全區位元線GB加以執行。在 此，此位元線LB1之電位變化振幅變小時，讀出動作容許範 圍會降低，讀出速度會變慢。… 上述位兀線LB2之充電具有可防止記憶胞M丨成為〇ff電 晶體而非選擇之記憶胞M2〜M4成為0N電晶體時成問題之 先前技術攔所述之迂迴排出電流之作用。在圖9所述之以往 之纪憶胞陣列構成（以往例）中，為防止此迂迴排出電流所執 行之充電由於在讀出對象之記憶胞M1成為〇1^電晶體時，該 充電會發生在發明内容之攔所述之迂迴注入電流，以致於 有降低記憶胞Ml之讀出動作容許範圍之結果。 但，在本實施形態中，記憶胞M1成為〇1^電晶體時，也就 是說，位元線LB1之充電電位下降時，全區位元線GB之電 位也會下降，另外，經由第1選擇電晶體BK2，位元線lb2 之電位也隨著此等而下降，故可避免迂迴注入電流之發 生’不會導致讀出動作容許範圍之降低。 其次，說明讀出記憶胞M2之情形，為了可在列方向選擇 記憶胞M2，選擇地將字元線WL〇設定於高位準。而，為了 可在行方向選擇記憶胞M 2，選擇連接於記憶胞M 2之位元線 LB 1與假想接地線LS2。位元線LB丨與假想接地線LS2之選擇
O:\90\90774.DOC -16- 200423151 係以全區位元線GB與全區假想接地線(3§為讀出對象加以 選擇，將區塊選擇線B與D設定於高位準，使第丨選擇電晶 體BK1與第2選擇電晶體BK4成通電狀態、，將位元線⑶與曰 假想接地線LS2分別經由第}選擇電晶體BK1與第2選擇電 晶體BK4而連接至全區位元線GB與全區假想接地線gs。 以此狀態，由充電電路（未圖示）將全區位元線gb充電至 特定之充電電位，並使全區假想接地線仍成為接地電位 時，位7G線LB1成為充電狀態，假想接地線LS2成為接地電 位。此結果，即可將讀出對象之記憶胞“2之閘極電極設定 於高位準，呈現充電電位被施加至汲極電極，接地電位被 施加至源極電極之狀態。記憶胞“2之讀出動作本身與上述 記憶胞Ml之情形相同。 在此，迂迴排出電流雖會在相鄰之記憶胞乂丨成為〇N電晶 體時成問題，但記憶胞]VU因記憶胞撾2之相反側可藉元件分 離帶而與相鄰之附陣列保持電性的完全分離，故假想接地 線LS!經由記憶胞M1之充電完畢時，就不會再產生迂迴排 出電流。且選擇記憶胞M2作為讀出對象時，僅連接於非選 擇之記憶胞之位元線LB2不被充電，故迂迴注入電流當然不 會產生。因此，記憶胞M2作為讀出對象時，也不會發生讀 出動作容許範圍之降低。在此，即使將區塊選擇線E設定於 高位準，使第2選擇電晶體BK5成通電狀態，經由第2選擇 電曰曰體BK5 ’將假想接地線LS3連接於全區假想接地線gs， 對C憶胞M2之讀出動作也不會有不良影響。若因某些理 由，導致位元線LB2與假想接地線LS3被充電時，在記憶胞
O:\90\90774.DOC •17- 200423151 M3與M4成為ON電晶體時，雖使所選擇之假想接地線LS2 成為接地電位，但對位元線LB2與假想接地線LS3之充電狀 態有不良影響之虞，故利用使第2選擇電晶體BK5成通電狀 態，而使假想接地線LS3成為接地電位，即可期待事先防患 此問題於未然之效果。 其次，說明讀出記憶胞M3之情形，為了可在列方向選擇 記憶胞M3，選擇地將字元線WL0設定於高位準。而，為了 可在行方向選擇記憶胞M3，選擇連接於記憶胞M3之位元線 LB2與假想接地線LS2。位元線LB2與假想接地線LS2之選擇 係以全區位元線GB與全區假想接地線GS為讀出對象加以 選擇，將區塊選擇線A與D設定於高位準，使第1選擇電晶 體BK2與第2選擇電晶體BK4成通電狀態，將位元線LB2與 假想接地線LS2分別經由第1選擇電晶體BK2與第2選擇電 晶體BK4而連接至全區位元線GB與全區假想接地線GS。在 此，基於與在記憶胞M2之讀出時，將區塊選擇線E設定於 高位準，使第2選擇電晶體BK5成通電狀態同樣之理由，在 記憶胞M3之讀出時，也最好將區塊選擇線C設定於高位 準，使第2選擇電晶體BK3成通電狀態。 由於記憶胞M2與記憶胞M3係在副陣列2中，對假想接地 線LS2處於左右對稱關係，故記憶胞M3之讀出與記憶胞M2 之讀出相比，僅所選擇之位元線不同而已，其後，與記憶 胞M2之讀出相同。故省略有關讀出動作及動作容許範圍之 說明。 又，與在上述記憶胞M2之讀出時，將區塊選擇線E設定 O:\90\90774.DOC -18- 200423151 於高位準，使第2選擇電晶體ΒΚ5成通電狀態之情形同樣 ^ ’在記憶胞M3之讀出時，也最好將區塊選擇線c設定於 高位準’使處於左右對稱關係之第2選擇電晶體如成 狀態。 其次，說明讀出記憶胞M4之情形，為了可在列方向選擇 記憶胞M4,選擇地將字元線WL〇設定於高位準。而，為了 可在行方向選擇記憶胞M4,選擇連接於記憶胞“4之位元線 LB2與假想接地線LS3。位元線LB2與假想接地線[μ之選擇 係以全區位元線GB與全區假想接地線〇3為讀出對象加以 選擇，將區塊選擇線A與E設定於高位準，使第丨選擇電晶 體BK2與第2選擇電晶體BK5成通電狀態，將位元線與 假想接地線LS3分別經由第1選擇電晶體BK2與第2選擇電 晶體BK4而連接至全區位元線GB與全區假想接地線gs。另 外，除此狀態外，將區塊選擇線B設定成高位準，使第工選 擇電晶體B K1成通電狀態。 由於§己憶胞M4與記憶胞Μ1係在副陣列2中，對假想接地 線LS2處於左右對稱關係，故記憶胞Μ4之讀出與記憶胞 之讀出相比，僅所選擇之位元線與假想接地線不同而已， 其後，與記憶胞Ml之讀出相同。故省略有關讀出動作及動 作容許範圍之說明。 以上’已依據圖1说明有關記憶胞Μ1〜4之讀出，伸在古己 憶胞Μ1與Μ4 ’也就是說，在副陣列2之左右兩端之記惊胞 之讀出中，也施行對非選擇之位元線（僅連接於非選擇之記 憶胞之位元線）之充電’以防止動作容許範圍之降低。又， O:\90\90774.DOC - 19 - 200423151 在記憶胞M2與M3，也就是說，在副陣列2之中央之2行之記 十思胞之讀出中’不施行非選擇之位元線之充電，以防止動 作容許範圍之降低。換言之，可依照讀出對象之記憶胞在 副陣列2内之位置，決定是否要施行非選擇之位元線之充 電。 又，在記憶胞M2與M3之讀出中，在非選擇之假想接地線 (僅連接於非選擇之記憶胞之假想接地線）内，為使距離讀出 對象之記憶胞較遠之假想接地線處於接地電位，而使對應 之第2選擇電晶體成通電狀態。此結果，即使在讀出任何記 憶胞時，在2個第1選擇電晶體與3個第2選擇電晶體中，也 可使包含第1選擇電晶體與第2選擇電晶體各丨個合計3個選 擇電晶體成通電狀態。此結果，可謀求第i及第2選擇電晶 體之控制邏輯之簡化。 —在此，說明上述充電電路之充電時間。假設以所選擇$ 字70線轉移至南位準後作為讀出動作期間時，也可在讀丘 動作期間之前先開始’在讀出動作期間之開始前或開始卷 束之充電期間中細行該充電，或未特別設定此種充電其 間，而在讀出動作期間中施行該充電，或在充電期間與讀 出動作期間之兩期間中施行該充電也無妨。 又，在副陣列2之位元線與假想接土也線之配置中，也可调 =之配置調換。也就是說，只要以2條位元線咖，2作為 条假想接地線LS1，2，以3條假想接地線⑶，2，3作為: 二摆=LB1 ’ 2，3 ’以第1選擇電晶體BK1與BK2作為第： 晶體而連接於全區假想接地線GS，以第2選擇電晶體
O:\90\90774.DOC -20 - 200423151 BK3、BK4、BK5作為第工選擇電晶體而連接於全區位元線 GB即可。因此，不改變物理的電晶體與各控制信號線之連 接，而呈現將全區位元線GB與全區假想接地線^§調換之形 恶。但，全區位元線GB與全區假想接地線GS所連接之充電 包路及感測電路等之週邊電路之連接必須作物理的變更。 出動作基本上與圖1所示之構成相同，防止迁迴排出電流 用之非選擇位元線之充電也只要以同樣之想法加以決定即 _口』-〇 (第2實施形態） 圖3係本發明裝置之記憶胞陣列10之構成之第2實施形態 之要部電路圖。與第1實施形態同樣地，使用遮罩ROM之記 憶胞加以說明。記憶胞陣列10被分割成多數副陣列2之構成 與第1實施形態相同，副陣列2之構成也與第1實施形態完全 相同。階層位元線方式及與此相關之第1選擇電晶體BK1與 BK2及第2選擇電晶體BK3、BK4與BK5之具體的態樣，也與 第1實施形態相同。 與第1實施形態相異點在於：在2條位元線LB1，2與3條假 U妾地線L S 1 ’ 2 ’ 3之各鄰接線彼此之間’設有使兩者電性 導通用之4個開關電晶體EQ1〜EQ4。具體而言，開關電晶體 EQ1設於假想接地線LS 1與位元線LB 1之間，開關電晶體 EQ2設於假想接地線LS3與位元線LB2之間，開關電晶體 EQ3設於假想接地線LS2與位元線LB 1之間，開關電晶體 EQ4設於假想接地線LS2與位元線LB2之間。開關電晶體 EQ1之閘極電極被EQ線B所控制，開關電晶體EQ2之閘極電 O:\90\90774.DOC -21 - 200423151 極被EQ線A所控制，開關電晶體EQ3及EQ4之閘極電極被eq 線C所控制。對4個開關電晶體EQ1〜EQ4，使用3條控制信號 EQ線A〜C 〇 其次，就選擇圖3所示之副陣列2之圖中左端之區塊，以 5貝出其中之記憶胞Μ1〜4之情形，說明其動作。又，有關讀 出之基本的動作因與第1實施形態相同，故重複之說明在此 適宜地予以省略。 首先，說明讀出記憶胞Ml之情形。有關記憶胞M1之選擇 與第1實施形態相同，第1選擇電晶體BK1與BK2及第2選擇 電晶體BK3設定於通電狀態之點也與第丨實施形態相同。以 下，主要說明有關第2實施形態特有之開關電晶體EQ1〜42 控制。 在控制第1選擇電晶體3!^與8〖2及第2選擇電晶體bk3 之同時，將EQ線Α與EQ線C設定於高位準，使開關電晶體 EQ2〜4成通電狀態。此結果，在第j實施形態中，假想接地 線LS2、LS3在記憶胞M3與M4成為ON電晶體時，係經由該 電晶體被充電，但在此則經由開關電晶體£(^2〜4被充電。 也就疋說，在本實施形態中，不管記憶胞馗3與％4之記憶狀 L及選擇子元線之電位位準如何，位元線之充電均係經由 開關電晶體EQ2〜4而在非選擇之假想接地線（僅連接於非選 擇記憶胞之假想接地線）執行，故比第丨實施形態更能有效 地抑制迁迴排出電流。 又，就迂迴注入電流之影響而言，對非選擇記憶胞及假 想接地線之該充電與第丨實施形態之情形同樣地，係由相同
O:\90\90774.DOC -22- 200423151 之全區位元線gb充電，故不合士、*时 士 ± s成為降低讀出動作容許範圍 及讀出速度之降低之要因。 其次’說明讀出記憶胞M2之愔形 士 μ二 ^ 價幵乂。有關圮憶胞M2之選擇 與第1實施形態相同’區塊選擇線B#D或β、_ε設定於高 位準’第1選擇電晶體BK1及第2選擇電晶體腿或腿與 ΒΚ5設定於通電狀態之點也與第i實施形態相同。以下，主 要說明有目第2實施形態特有之開關電晶體E Q i〜4之控制。 在控制第1選擇電晶體BK1及第2選擇電晶體ΒΚ4或bk4 與ΒΚ5之同時，將Eq線Β設定於高位準，使開關電晶體丑… 成通電狀態。故非選擇之假想接地線L s丨也可通過開關電晶 體EQ1被充畦至位元線lb 1之充電電位，使該充電更有效地 防止迂迴排出電流。 又’也可與EQ線B同時地將EQ線A設定於高位準。此係 由於所選擇之假想接地線LS2已降低至接地電位，故開關電 晶體EQ2成通電狀態，即使非選擇之位元線lB2之電位降 低’也不會對充電動作及讀出動作產生任何影響之故。因 此，與讀出記憶胞Ml之情形同樣地，可利用將2條EQ線設 定於高位準，而簡化EQ線之控制邏輯。 其次’說明讀出記憶胞M3之情形。有關記憶胞M3之選擇 與第1實施形態相同，區塊選擇線A與D或A、D與C設定於 高位準，第1選蘀電晶體BK2及第2選擇電晶體BK4或BK4與 BK3設定於通電狀態之點也與第1實施形態相同。在記憶胞 M3之讀出動作中，在控制上述區塊選擇線之同時，將Eq線 A設定於高位準，使開關電晶體EQ2成通電狀態。故非選擇 O:\90\90774.DOC -23- 200423151 之假想接地線LS3也可通過開關電晶體EQ2被充電至位元 線LB2之充電電位，使該充電更有效地防止迂迴排出電流。 又，也可基於與記憶胞M2之讀出同樣之理由，與Eq線a同 時地將EQ線B設定於高位準。 其次，說明讀出記憶胞M4之情形。有關記憶胞M4之選擇 與第1實施形態相同，第1選擇電晶體]61〇與]31；：2及第2選擇 電曰a體BK5没定於通電狀態之點也與相同。在控制第1選擇 電晶體BK1與BK2及第2選擇電晶體BK5之同時，將EQ線B 與EQ線C設定於高位準，使開關電晶體EQ1，3，4成通電狀 ®。此結果’在第1實施形態中，假想接地線LS1、LS2在 5己fe胞Μ1與M2成為ON電晶體時，係經由該電晶體被充 電’但在此則經由開關電晶體EQ 1，3，4被充電。故比更 能有效地抑制迂迴排出電流。此點與對假想接地線^”處於 左右對稱關係之記憶胞M丨之讀出相同。又，在迂迴注入電 流之影響方面也同樣地，對非選擇記憶胞及假想接地線之 该充電，係由相同之全區位元線GB充電，故不會成為降低 讀出動作容許範圍及讀出速度之降低之要因。 乂上，已依據圖3 έ兒明有關記憶胞μ 1〜4之讀出，但在記 憶胞M1與Μ4，也就是說，在副陣列2之左右兩端之記憶胞 之6貝出中，也施行非選擇之位元線與假想接地線之充電， 以防止動作容許範圍之降低。又，在記憶胞“2與M3，也就 疋况，在副陣列2之中央之2行之記憶胞之讀出中，不施行 非選擇之位元線之充電，而經由開關電晶體施行非選擇之 假想接地線之充電，以防止動作容許範圍之降低。換言之，
O:\90\90774.DOC -24- 200423151 可依照讀出對象之記憶胞在 ^擇之位元線與假想接地線 副陣列2内之位置，決定施行非 中之何者之充電。 女以上所述，追加開關電晶體EQ1〜EQ4時，可更確實地 ^止这迴排出電流’抑制讀出動作容許範圍之降低，執行 :連、出動作。又’選擇地使開關電晶體EQ1〜EQ4成通 電狀態之控制也可在第丨實施形態所說明之充電期間中、讀 出動作期間中或其雙方之期間中執行。 在本第2實施形態中，也與第丨實施形態同樣地，可將副 陣列2之位元線與假想接地線之配置調換，並調換全區位元 線GB與全區假想接地線GS。圖4係調換位元線與假想接地 線之要部電路圖。在第1實施形態之情形，不需要作物理的 電晶體與各控制信號線之連接變更，但在第2實施形態中， 開關電晶體EQ1〜EQ4與其控制信號EQ線A〜C之連接關係卻 有麦更。具體上，不需要EQ線B，而利用EQ線A控制開關 電晶體EQ1之閘極電極。 如圖4所示，與第丨實施形態同樣地，在圖3所示之副陣列 2之構成中，調換位元線與假想接地線之配置時，即可調換 王區位元線GB與全區假想接地線GS。又，反之，調換全區 位元線GB與全區假想接地線GS時，會呈現調換副陣列2之 位70線與假想接地線之配置之結杲。讀出動作基本上與圖3 所不之構成相同，對防止迂迴排出電流用之非選擇位元線 及假想接地線之充電之區塊選擇線A〜E及開關電晶體 EQ1〜EQ4之控制也只要以同樣之想法加以決定即可。 (弟3實施形態）
O:\90\90774.DOC -25· 200423151 圖5係本發明裝置之第3實施形態之要部電路圖。在第3 實施形態中，係在第2實施形態之情形中， 电路，用 於執行在全區位元線與全區假想接地線或位元線與假想接 地線之製造工序時所發生之鄰接位元線間或鄰接假想接地 線間之短路檢查（short check)。採用圖5所示之電路構成 日守，不僅可檢查全區位元線或全區假想接地線之短路，而 且可執行位元線及假想接地線之短路檢查。以下，進行本 實施形態之短路檢查之動作說明。 執行全區位元線、全區假想接地線（以下適宜地將兩者統 一簡稱為全區線）之短路檢查時，使圖5之位元線gnda信號 成高位準，使位元線GNDB信號成低位準。此結果，全區位 元線GB2、全區假想接地線GS1、GS3成接地電位。在此狀 態下，各區塊選擇線、全部字元線、及全部EQ線全部成低 位準。而，以全區假想接地線GS2作為vcc位準（電源電 位），測定流至全區假想接地線GS2之電流。與鄰接之全區 假想接地線GS1或全區位元線GB2發生短路時，使電流通過 以位元線GNDA信號為閘極信號之電晶體而流動。無短路 時，流動之電流成為第丨或第2選擇電晶體等之接合部（擴散 層之接合部）之漏電流程度之電流，故可利用因有無短路而 机動之電流值之層級之差異，執行全區線之短路檢查。可 利用同樣方法Γ執行全部之全區線之短路檢查。 其次，說明位元線、假想接地線（以下適宜地將兩者統一 簡稱為位元線等）之短路檢查例。茲說明假想接地線之 短路檢查之情形。全區線之短路檢查完畢後，使圖5之位元
O:\90\90774.DOC -26- 200423151 線GNDA#號成低位準而由外部將vcc位準施加至全區假 想接地線GS1。其次，使圖5之位元線GNDB信號成高位準 而使全區位元線GB1、全區假想接地線GS2成接地電位。在 此狀態下’使區塊選擇線A、區塊選擇線e成高位準。使其 他區塊選擇線、字元線、及全部EQ線成低位準。在此狀態 下，測定流至全區假想接地線GS丨之電流。由於位元線 LB2、假想接地線LS4成接地電位，故假想接地線[S3與VCC 位準、假想接地線LS3與位元線LB2、或假想接地線LS4發 生短路時’會有漏電流流動。基於同樣之想法，可執行全 部位元線等之短路檢查。 在圖5之電路例中，僅在全區線連接下拉至接地電位之電 晶體，但也可在各全區線檢查短路用之位元線等連接下拉 至接地電位之電晶體。此時，全區線之短路檢查與位元線 等之短路檢查可以不同順序執行。 (另一實施形態） 其次，說明對上述各實施形態之另一實施形態。 在上述各實施形態中，係使用遮罩ROM之記憶胞作為記 憶胞，但也可改用使用快閃記憶體元件或可變電阻元件之 記憶胞。使用各元件作為記憶胞時之記憶胞之等效電路圖 與代表性的剖面如圖6及圖7所示。任何一種情形均構成具 有第1電極與1對第2電極，可依照第丨電極之電位，藉第2電 極間之導通狀態讀出記憶内容。 如圖6所示，在使用快閃記憶體元件*之記憶胞之情形， 構成記憶胞電晶體之浮動閘極構造之M〇SFET之閘極電極
O:\90\90774.DOC -27- 200423151 相當於第1電極 电棧1極電極及源極電極分別相當 極。記憶胞之記愔壯能 弟私 山# , L之交更係利用電子對浮動間極之谁 出’控制記憶胞電晶體之臨 限值電壓之控制值電壓加以變更。又，該臨 技術加以執行即可。 ，为除 如圖7所示，使用可變電阻元件5之記憶胞 接可變電阻元件5之一端與選擇記憶胞用之 之閘極電t成之璉擇電晶體6之汲極電極，以選擇電晶體6 曱。電極作為第1電極，以可變雷P且分杜$ 釔電阻件之他端與選擇 :_ δ電極分別作為第2電極。將可變電阻元件5側 之弟2電極連接於位元線，將選擇電晶體6側之第2電極連接 於U地線。記憶胞之記憶狀態之變更係利用藉由來自 外4之控制變更可變電阻元件5之電阻值之方式加以變 更。該來自外部之控制曾有藉電的應力執行之情形、藉磁 的應力執仃之情形、及藉熱的應力執行之情形 電阻元件之提案。 ★ 丫彳士作為藉電的應力（電壓脈衝等）使電阻值變化之可變 電阻元件，有 RRAM(Resistaneee。謝。ln〇nvGlatiieRand〇m 一 Meni〇ry ·電阻控制型非揮發性隨機存取記憶體） 兀件RRAM兀件係利用電的應力之施加使電阻變化，在電 :應力解除後仍保持變化之電阻，藉以構成可藉該電阻 變化執行資料之記憶之非揮發性記憶元件，例如係將以 〈(| x)CaxMii03、La(卜x)CaxMn03、或 La(1-X —y)CaxPbyMn03(但X <：l、y<1、X+y<1)表示之某些物質，例如，Pi^C^MnC^、
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La0.65Ca0.35Mn〇3、La0.65Ca(M75Pb0.175MnO3等之錳氧化膜，利用 MOCVD(有機金屬化學汽相沉積法）、自旋式塗敷法、雷射 燒蝕法、濺射法等形成薄膜所製成。又，作為電的應力， 可將電壓脈衝施加至RRAM元件之電極間，調整其脈衝寬、 電壓振幅或其雙方，以控制尺尺入“元件之電阻值變化量。 而，作為本發明之讀出對象之記憶胞雖係具有第丨電極與 1對第2電極，可依照第丨電極之電位，藉第2電極間之導通 狀態讀出記憶内容之記憶胞，但在上述各實施形態及另一 實施形態中，在1對第2電極中，將一方固定連接於位元線， 將他方固定連接於假想接地線。此係基於以下之理由：記 憶胞電晶體之汲極電極及源極電極係形成對稱構造，只要 將其中一個固定於汲極電極，而規定一方向之讀出電流即 以足夠，即使調換位元線與假想接地線之配置，其機能也 無變化之情形、或記憶胞在丨對第2電極間呈現非對稱構 造，而有必要將一方之第2電極固定於位元線，將他方固定 於假想接地線之情形等之理由。 仁在上述各實施形態之記憶胞陣列之構成也可利用於 使用可使讀出電流獨立地向雙方向流動之多位元型之際億 元件之記憶胞之情形’可期待獲得與上述各實施形態同樣 之效果。例如在1個記憶胞可記憶2位元資料之記憶胞中， 在各1位元資料之讀出中’電流之流動方向分別相反時，可 矛J用適且地5周換位元線與假想接地線，將2位元資料逐一分 離加以讀丨。在此種適合於記憶胞陣狀大容量化之多值 記憶胞之情形，雖也同樣會發生上述之迁迴排出電流與迂
O:\90\90774.DOC -29- 200423151 迴注入電流之問題，但依據本發明，可排除此等之影響， 避免錯誤讀出及動作容許範圍之降低。 以下，作為1個記憶胞可記憶2位元資料之記憶胞，說明 使用側壁記憶體元件所構成之情形之實施形態。 首先，簡單地說明側壁記憶體元件之構造。又，有關側 壁記憶體70件，在本案發明人之pCT國際申請之國際公開 小冊子（國際公開號碼：W〇 〇3/〇44868)中曾有詳細之解 說。如圖10(A)所示，側壁記憶體元件1〇〇係以包含下列各 構件為特徵之TL件：經由閘極絕緣膜1〇3形成於半導體層 1〇2上之閘極電極1()4、配置於該閘極電極刚下之通道區域 、配置於該通道區域1〇1兩側，且具有與該通道區域⑻ 反導電型之擴散區域1〇5、1〇6、及形成於該閘極電極⑽兩 側之側壁，且具有保持電荷之機能之記憶機能體107、1〇8。 2圖（B)係表示側壁記憶體元件1〇〇之符號。在圖1〇(…中， 即點G、節點S、節點D分別為閘極電極104、源極電極1〇5、 汲極電極H)6，ml、m2分別為記憶機能體。 為了在呂己憶機能體ml執行寫人，將高電遷施加至節點 將—高電壓施加至節點s，使節點D成為GND位準，將電 :由即點S通至節點D。因此所產生之熱電子被植入記憶機 月匕體如’以執仃寫入。反之，為了在記憶機能體m2執行寫 入’使節點S與’節點D之電壓條件相反，將電流之流動方向 由節點D變更為節點s。 - ”人，况明寫入於記憶機能體之資訊之讀出動作。欲讀 出寫入於七憶機能體ml之資訊時，例如將3 V之電廢施加至
O:\90\90774.DOC •30- 200423151 郎點G，將丨.2¥之電壓施加至節點D，使節點s成為gnd位 準。此際，記憶機能體ml未蓄積電子時，汲極電流容易流 通。另一方面，記憶機能體ml已蓄積電子時，在記憶機能 體ml附近難以形成反轉層，導致汲極電流難以流通。藉由 檢出此汲極電流之大小，即可讀出記憶機能體ml之記憶資 訊。此時，記憶機能體ml有無蓄積電荷由於已在節點〇附 近斷離，故對汲極電流不會有影響。又，欲讀出記憶機能 體m2之資訊時，只要調換節點3與節點D之電壓條件即可。 如此，即可實現以一個記憶體元件記憶或讀出2位元之資 訊。 其次，說明使用上述側壁記憶體元件作為記憶胞之本發 明之έ己憶胞陣列之構成。圖丨丨係表示該記憶胞陣列之構 成。圖11所示之記憶胞陣列20之構成實質上相同於圖3所示 之第2實施形態之記憶胞陣列1〇之構成，不同點在於將記憶 胞之記憶體元件置換成側壁記憶體元件之點而已。但，側 壁圯憶體元件如上所述，由於連接於節點s與節點D之位元 線或假想接地線可藉選擇丨個記憶胞内之哪一記憶機能體 而調換位元線與假想接地線之機能，故在圖u之實施形態 中，並不區別位元線與假想接地線，而將其稱為位元源極 線。 其次，說明|| 11所示之記憶胞陣列2〇之寫入及讀出動 作。圖11中，記憶胞“丨之^^與^^為側壁記憶體元件之記憶 柢:此體。茲說明在記憶機能體m2執行寫入動作之情形。首 先，選擇地將字元線WL0設定於高位準之電壓。其次，將
O:\90\90774.DOC -31 - 200423151 全區位元源極線GBS 1設定於高位準之電壓，將全區位元源 極線GBS2設定於低位準（GND位準）之電壓。其次，將區塊 選擇線A、B設定於高位準而使第1選擇電晶體BK1、BK2成 通電狀態，將區塊選擇線C設定於高位準而使第2選擇電晶 體BK3成通電狀態。同時，將LEQ線A設定於高位準而使開 關電晶體EQ2成通電狀態，將LEQ線C設定於高位準而使開 關電晶體EQ3、EQ4成通電狀態。利用此種狀態，可形成自 經由記憶胞Ml之位元源極線LBS2至位元源極線LBS1之電 流路徑，使由位元源極線LBS2至位元源極線LBS1之電流流 至記憶胞Ml。此結果，即可將電子植入記憶機能體m2，以 執行寫入動作。又，在上述選擇狀態下，可藉開關電晶體 EQ3、EQ4、EQ2，使位元源極線LBS2、位元源極線LBS3、 位元源極線LBS4、位元源極線LBS5變成相同電位，電流不 會流通至記憶胞M2、M3、M4，故不對該記憶胞執行寫入 動作。 其次，說明在記憶胞Ml之記憶機能體ml執行寫入動作之 情形。施行與在上述記憶機能體m2執行寫入動作同樣之區 塊選擇線及LEQ線之控制。在此狀態下，使全區位元源極 線GBS 1成為GND位準，將全區位元源極線GBS2設定於高位 準時，可使電流經記憶胞Ml由位元源極線LBS1流至位元源 極線LBS2。此錯果，即可在記憶機能體ml執行電子植入及 寫入動作。此時，位元源極線LBS2、LBS3、LBS4均為GND 位準之相同電位，電流不會流通至記憶胞M2、M3、M4， 故不對該記憶胞執行寫入動作。 O:\90\90774.DOC -32- 200423151 在圖11之記憶胞陣列20中，對記憶胞M2之位元源極線 LBS2側之記憶機能體執行寫入動作之情形，可利用使第1 選擇電晶體BK1、第2選擇電晶體BK4、BK5、開關電晶體 EQ1、EQ2分別成通電狀態，使全區位元源極線GBS1成為 高位準，使全區位元源極線GBS2成為GND位準，以執行寫 入。另一方面，對記憶胞M2之位元源極線LBS3側之記憶機 能體執行寫入動作之情形，可利用使全區位元源極線GBS 1 成為GND位準，使全區位元源極線GBS2成為高位準，以執 行寫入。與對記憶胞M2之全區位元源極線GBS2側之記憶機 能體之寫入動作之不同僅在於全區位元源極線GBS 1、GBS2 之電壓條件反轉而已。 對記憶胞M3之位元源極線LBS3側之記憶機能體執行寫 入動作之情形，可利用使第1選擇電晶體BK2、第2選擇電 晶體BK3、BK4、開關電晶體EQ1、EQ2分另4成通電狀態， 使全區位元源極線GBS 1成為GND位準，使全區位元源極線 GBS2成為高位準，以執行寫入。對記憶胞M3之位元源極線 LBS4側之記憶機能體執行寫入動作之情形，可利用使全區 位元源極線GBS1成為高位準，使全區位元源極線GBS2成為 GND位準，以執行寫入。與對記憶胞M3之位元源極線LBS3 侧之記憶機能體之寫入動作之不同僅在於全區位元源極線 GBS1、GBS2之’電壓條件反轉而已。 對記憶胞M4之LBS4側之記憶機能體執行寫入動作之情 形，可利用使第1選擇電晶體BK1、BK2、第2選擇電晶體 BK5、開關電晶體EQ1、EQ3、EQ4分別成通電狀態，使全 O:\90\90774.DOC -33- 200423151 區位元源極線GBS1成為高位準，使全區位元源極線GBS2 成為GND位準，以執行寫入。對記憶胞M4之GBS5側之記憶 機能體執行寫入動作之情形，可利用使全區位元源極線 GBS1成為GND位準，使全區位元源極線GBS2成為高位準， 以執行寫入。與對記憶胞M4之LBS4側之記憶機能體之寫入 動作之不同僅在於全區位元源極線GBS 1、GBS2之電壓條件 反轉而已。 圖12係表示對全區位元源極線GBShGBS2供應高位準電 壓與低位準電壓之電路之電路構成例。將控制信號A與D設 定為高位準，將控制信號B與C設定為GND位準時，可使全 區位元源極線GBS 1成為GND位準，使全區位元源極線GBS2 成為高位準。此控制信號A、B、C、D之動作可利用輸入至 半導體記憶裝置之位址信號之控制加以實現。又，也可利 用同一位址執行此等控制之時間分隔，即串行之動作。 其次，說明讀出動作。讀出動作也利用與寫入動作同樣 之操作，讀出記憶於記憶胞之2個記憶機能體之資訊。在 此，讀出動作及寫入動作中施加至全區位元源極線GBS 1、 GBS2、字元線WL、區塊選擇線A〜E、LEQ線A〜C之高位準 電壓分別為最適於動作之電壓。 以上，依據本發明，在同一字元線上所能讀出之記憶胞 數呔以往之記德胞陣列構成更多，也可有效應用於一次之 讀出動作可讀出多數記憶胞，且高速地執行其後之讀出動 作之高機能型之記憶體陣列構成。 本發明雖透過實施形態加以記述，但鑑於精通此技術領 O:\90\90774.DOC -34- 200423151 域者在不脫離本發明夕十去'4, JU- >-/- ^月之精神或乾圍之情況下，仍能對此作 種種模仿或變更，因卜 又 LJ此’本發明之範圍應依據後述申請專 利範圍之項予以界定。 【圖式簡單說明】 圖1係本發明之半導體記憶裝置之記憶胞陣列構成之第1 實施形態之要部電路圖。 圖2係遮罩R0M之記憶胞之等效電路圖及概略剖面圖。 圖3係本發明之半導體記憶裝置之記憶胞陣列構成之第2 實施形態之要部電路圖。 圖4係本發明之半導體記憶袭置之第2實施形態之記憶胞 陣列構成之位元線與假想接地線調換時之實施形態之要部 電路圖。 圖5係本發明之半導體記憶裝置之第3實施形態之要部電 路圖。 圖6係使用快閃記憶體元件之記憶胞之等效電路圖及概 略剖面圖。 圖7係使用可變電阻元件之記憶胞之等效電路圖及概略 剖面圖。 圖8係使用假想接地線之讀出方式之概念圖。 圖9係表示使用以往之半導體記憶裝置之階層位元線方 式之記憶胞陣列之構成之一例之要部電路圖。 圖10A與10B係側壁記憶體元件之概略剖面圖與等效電 路圖。 圖11係表示使用側壁記憶體元件作為本發明之半導體記 O:\90\90774.DOC -35- 200423151 fe裝置之圯憶胞陣列構成之記憶胞之另一實施形態之要部 電路圖。 立圖12係表示對圖⑽示之本發明之半導體記憶裝置之記 fe胞陣列構成之全區位元、源極線供應寫人電叙電路之 一電路構成例之電路圖。 記憶胞陣列 副陣列 σ己憶胞電晶體 快閃記憶體元件 可變電阻元件 選擇電晶體 區塊選擇電路 接地選擇電路 充電電路 感測電路 接地線 側壁記憶體元件 通道區域 半導體層 閘極絕緣膜 閘極電極 源極電極 汲極電極 【圖式代表符號說明 1、10 2 3 4 5 6 20 21 22 23 24 100 101 102 103 1 104 105 106
O:\90\9O774.DOC -36- 200423151 107 108 WL0〜WLn BLK1〜4 BLK1 BK1、2 BK3、4、5 BK3 〜2 Ml 〜M4 LB1、B2 LSI〜LS3 TR1
A、B、C、D、E G、S GB、GB1、GB3 GS、GS1、GS3 EQ1 〜EQ4 MBO MB1 MB3、MB5 MB2、MB4 ’ MO〜M8 MB8 SBO 記憶機能體 記憶機能體 字元線 控制信號 被存儲體選擇線 第1選擇電晶體 第2選擇電晶體 區塊選擇電晶體 記憶胞 位元線 假想接地線 電晶體 區塊選擇線 節點 全區位元線 全區假想接地線 開關電晶體 主位元線 假想接地線 主假想接地線 主位元線 電晶體 副位元線 副位元線 O:\90\90774.DOC -37- 200423151 SBl SB4 VGSEL1 VGSEL2 ml、m2 副主假想接地線 副位元線 高位準 低位準 記憶機能體 O:\90\90774.DOC -38-

Claims (1)

  1. 200423151 拾、申請專利範圍： 1. 一種半導體記憶裝置，其包含： C憶胞陣列’其係將具有1個第1電極與1對第2電極， 依據前述第1電極之電位，藉前述第2電極間之導通狀 態，可讀出記憶内容之記憶胞在列及行方向排列成矩陣 狀者； 前述記憶胞陣列係將位於同一列之前述記憶胞之前述 第1電極分別連接於共通之字元線，在鄰接於列方向之2 個别述纪憶胞間連接使丨個前述第2電極彼此，將位於同 一行之前述記憶胞之一方之前述第2電極連接於共通之 位70線，將位於同一行之前述記憶胞之他方之前述第2電 極連接於共通之假想接地線而構成，且進一步至少分割 成多數行之副陣列而構成； 以前述副陣列兩端之記憶胞行係在夹著前述副陣列間 之境界而鄰接於列方向之2個前述記憶胞間，前述第2電 極彼此不連接而分離，分別連接於獨立之位元線或假想 接地線，且 以前述副陣列單位分別選擇丨條前述字元線、前述位元 線及前述μ想接i也線而選擇i個冑^^象之$憶胞之方 式所構成。 2. —種半導體記1憶裝置，其包含： 記憶胞陣列，其係將具有1個第1電極與1對第2電極， 依據前述第1電極之電位，藉前述第2電極間之導通狀 態，可讀出記憶内容之記憶胞在列及行方向排列成矩陣 O:\90\90774.DOC 200423151 狀者； 別述記憶胞陣列係將位於同一列之前述記憶胞之前述 第1電極分別連接於共通之字元線，在鄰接於列方向之2 個前述記憶胞間連接1個前述第2電極彼此，將位於同一 行之前述記憶胞之一方之前述第2電極連接於共通之位 元線，將位於同一行之前述記憶胞之他方之前述第2電極 連接於共通之假想接地線而構成，且進一步至少分割成 . 多數行之副陣列而構成； · 以前述副陣列兩端之記憶胞行係在夾著前述副陣列間春 之境界而鄰接於列方向之2個前述記憶胞間，前述第之電 極彼此不連接而分離，分別連接於獨立之位元線或假想 接地線，且 前述位元線與前述假想接地線分別具有雙方之機能， 一方發揮他方之機能時，他方發揮—方之機能之方式所 構成。 3·如申請專利範圍第1項之半導體記憶裝置，其中 A以前述位S線與前述假想接地線分別具有雙方之機_ 月匕$發揮他方之機能時，他方發揮-方之機能之方 式所構成。 4·如申請專利範圍第1項之半導體記憶裝置，其中 構成前述副·陣列之前述記憶胞之行數為4者。 5·如申請t利範圍第1項之半導體記憶裝置，其中 在各則述副陣列，前述位元線經由第1選擇電晶體連接 於共通之全區位开娩义 綠’則述假想接地線經由第2選擇電晶 O:\90\90774.DOC -2 - 200423151 體連接於共通之全區假想接地線者。 6·如申請專利範圍第1項之半導體記憶裝置，其中 =執行讀出動作’而具備對前述副陣列之前述位元線 ”月j述假想接地線之—部分或全部供應特定充電電位之 充電電路者。 7·如申請專利範圍第6項之半導體記憶裝置，其中 、丑、纟述田〗陣列，兩述位元線經由第1選擇電晶體連接 L之王區位元線，前述假想接地線經由第2選擇電晶 體連接於共通之全區假想接地線； 前述充電電路經由前述全區位元線與前述全區假想接 地線將充電對象之前述位元線與前述假想接地線充電 者。 8，如申請專利範圍第7項之半導體記憶裝置，其中 在含讀出對象之前述記憶胞之前述副陣列中，作為前 述充電對象之前述位元線與前述假想接地線，依照在前 述田彳陣列内之讀出對象之前述記憶胞之位置，包含僅連 接於非讀出對象之前述記憶胞之前述位元線與前述假想 接地線之至少一方； 月’J述充電電路在讀出動作時，將前述充電對象之前述 位元線與前述假想接地線充電者。 9.如申請專利範，圍第7項之半導體記憶裝置，其中 在含讀出對象之前述記憶胞之前述副陣列中，作為前 述充電對象之前述位元線與前述假想接地線，依照在前 述副陣列内之讀出對象之前述記憶胞之位置，包含僅連 O:\90\90774.DOC 200423151 ::於非項出對象之前述記憶胞之前述位元線與前述假想 接地線之至少一方； ⑷述充B $路在伴隨讀出動作之充電期間中，將前述 充電對象之前述位元線與前述假想接地線充電者。 士申仴專利範圍第!項之半導體記憶裝置，其中 在耵述副陣列内鄰接之前述位元線與前述假想接地線 間设有開關電晶體者。 11.如申請專利範圍第10項之半導體記憶裳置，其中 構成前相陣狀前述記憶胞之行數為4,設於前述副 陣列各個之4個前述開關電晶體中之2個被共通地控制， 其他2個被分別獨立地控制者。 以如申請專利範圍第10項之半導體記憶裝置，其中 在含讀出對象之前述記憶胞之前述副陣列中，設於連 接於讀出對象之前述記憶胞之前述位元線與前述假想接 地線間之前述開關電晶體在讀出動作時斷開者。 13.如申請專利範圍第1〇項之半導體記憶裝置，其中 在^賣出對象之前述記憶胞之前述副陣列中，設於連 接於讀出對象之前述記憶胞之前述位元線與前述假想接 地線間之前述開關電晶體在伴隨讀出動作之 斷開者。 ％ 14.如申請專利範·圍第丨項之半導體記憶裝置，其中 在各前述副陣列’前述位元線經由擇電晶體連接 於共通之全區位元線，前述假想接地線經由第2選擇電晶 體連接於共通之全區假想接地線； O:\90\90774.DOC 200423151 在別述全區位TL線與前述全區假想接地線各線設有與 接地線電性連接用之接地用開關電晶體者。 15.如申明專利範圍第i項之半導體記憶裝置，其中 在各前述副陣列’前述位元線經由以選擇電晶體連接 於共通之全區位元線，前述假想接地線經由第2選擇電晶 體連接於共通之全區假想接地線； 二連接於夾著前述副陣列之境界而鄰接之前述位元線或 刚述假想接地線之2個前述第丨選擇電晶體或前述第2選 擇電晶體係分別被共通之控制信號所控制者。 16·如申請專利範圍第i項之半導體記憶裝置，其中 前述記憶胞係使用快閃記憶體元件或可變電阻元件之 任何一方所構成者。 17.如申請專利範圍第i項之半導體記憶裝置，其中 前述記憶胞係以側壁記憶體元件構成，該側壁記憶體 元件具有MOSFET構造，且對閘極在汲極側與源極側至少 一方側之側壁具備記憶機能體者。 18·如申請專利範圍第17項之半導體記憶裝置，其中 為了前述副陣列内之前述記憶胞之寫入動作，構成有 可對連接於寫入對象之前述記憶胞之前述位元線與前述 假想接地線，分別施加相異之寫入電壓，並供應前述寫 入電壓之電路:與前述記憶胞陣列者。 19·如申請專利範圍第18項之半導體記憶裴置，其中 前述側壁記憶體元件係對閘極在汲極側與源極側之兩 側之側壁具備記憶機能體； O:\90\90774.DOC 利用選擇前述記憶胞内之前述記憶機能體ί任何_方 :之記憶機能體選擇信號，執行施加至連接於所選擇之 則述記憶胞之前述位元線與前述假想接地線之電壓控 而對前述所選擇之記憶胞改變電流之 前述2個記憶機能體執行寫入動作或讀 20. 21. 藉因該電麼控制 方向，以個別地對 出動作者。 如:請專利範圍第19項之半導體記憶裝置，其中 引述。己I*機此體選擇信號係位址信號之—部分者。 如:請專利範圍第19項之半導體記憶裝置，其中 遥擇前述記怡始4 σ. , _ "之1個，藉改變前述記憶機能體選擇信 現’在前述記憶機 σ 接於所選擇 、擇#纽變前後，使施加至連 線之電壓反轉，^憶胞之前述位元線與前述假想接地 能體連續地執行^選擇之前述記憶胞之2個前述記憶機 執仃寫入動作或讀出動作者。 O:\90\90774.DOC
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