JPH09231783A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09231783A JPH09231783A JP8038519A JP3851996A JPH09231783A JP H09231783 A JPH09231783 A JP H09231783A JP 8038519 A JP8038519 A JP 8038519A JP 3851996 A JP3851996 A JP 3851996A JP H09231783 A JPH09231783 A JP H09231783A
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- bit line
- memory device
- semiconductor memory
- memory cell
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
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Abstract
(57)【要約】
【課題】 リーク電流などの影響をあまり受けないビッ
ト線の電位を測定することによって、メモリセルの情報
を正確に読み出すことを目的とする。 【解決手段】 センスアンプＳＡは、第２のデータ線Ｄ
Ｌ２と、基準電圧Ｖｒｅｆが供給される基準線とに接続
されている。センスアンプＳＡは、第２のデータ線ＤＬ
２の電位と、基準線の電位とを比較し、比較した結果に
応じた信号ＳＡｏｕｔを出力する。
ト線の電位を測定することによって、メモリセルの情報
を正確に読み出すことを目的とする。 【解決手段】 センスアンプＳＡは、第２のデータ線Ｄ
Ｌ２と、基準電圧Ｖｒｅｆが供給される基準線とに接続
されている。センスアンプＳＡは、第２のデータ線ＤＬ
２の電位と、基準線の電位とを比較し、比較した結果に
応じた信号ＳＡｏｕｔを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に不揮発性記憶装置のメモリセルに記憶されて
いる情報を読み出す回路に関する。
関し、特に不揮発性記憶装置のメモリセルに記憶されて
いる情報を読み出す回路に関する。
【０００２】
【従来の技術】図１４は、不揮発性記憶装置である読み
出し専用記憶装置（ＲＯＭ）を示している。図１４の不
揮発性記憶装置は、ＭＯＳＦＥＴからなるメモリセルＭ
１、Ｍ２、Ｍ３がマトリクス状に配置されたメモリセル
アレイと、メモリセルのゲート電極に接続される複数の
ワード線ＷＬ１、ＷＬ２〜ＷＬｎ〜ＷＬ３２と、メモリ
セルのソース電極に接続される複数のビット線Ｂ２１、
Ｂ２２、Ｂ２３と、ドレイン電極に接続される複数のビ
ット線Ｂ１１、Ｂ１２、Ｂ１３とを備えている。ワード
線ＷＬ１、ＷＬ２〜ＷＬｎ〜ＷＬ３２は、マトリクス状
に配置されたメモリセルアレイの行方向に延びている。
メモリセルのソース電極に接続される複数のビット線Ｂ
２１、Ｂ２２、Ｂ２３と、ドレイン電極は接続される複
数のビット線Ｂ１１、Ｂ１２、Ｂ１３とは、マトリクス
状に配置されたメモリセルアレイの列方向に延びてい
る。
出し専用記憶装置（ＲＯＭ）を示している。図１４の不
揮発性記憶装置は、ＭＯＳＦＥＴからなるメモリセルＭ
１、Ｍ２、Ｍ３がマトリクス状に配置されたメモリセル
アレイと、メモリセルのゲート電極に接続される複数の
ワード線ＷＬ１、ＷＬ２〜ＷＬｎ〜ＷＬ３２と、メモリ
セルのソース電極に接続される複数のビット線Ｂ２１、
Ｂ２２、Ｂ２３と、ドレイン電極に接続される複数のビ
ット線Ｂ１１、Ｂ１２、Ｂ１３とを備えている。ワード
線ＷＬ１、ＷＬ２〜ＷＬｎ〜ＷＬ３２は、マトリクス状
に配置されたメモリセルアレイの行方向に延びている。
メモリセルのソース電極に接続される複数のビット線Ｂ
２１、Ｂ２２、Ｂ２３と、ドレイン電極は接続される複
数のビット線Ｂ１１、Ｂ１２、Ｂ１３とは、マトリクス
状に配置されたメモリセルアレイの列方向に延びてい
る。
【０００３】このような構造を有するＲＯＭのメモリア
レイ中から、所定のメモリセルＭ２の情報を読み出すに
は、選択手段（図示されず）が、アドレス信号に基づい
て所定のメモリセルＭ２に接続されたビット線Ｂ１２お
よびＢ２２を選択する。選択されたビット線Ｂ１２は、
負荷回路ＬＤの一端に接続され、選択されたビット線Ｂ
２２は、グランドＧＮＤに接続される。なお、負荷回路
ＬＤの他端は、端子Ｖｃｃに接続されている。
レイ中から、所定のメモリセルＭ２の情報を読み出すに
は、選択手段（図示されず）が、アドレス信号に基づい
て所定のメモリセルＭ２に接続されたビット線Ｂ１２お
よびＢ２２を選択する。選択されたビット線Ｂ１２は、
負荷回路ＬＤの一端に接続され、選択されたビット線Ｂ
２２は、グランドＧＮＤに接続される。なお、負荷回路
ＬＤの他端は、端子Ｖｃｃに接続されている。
【０００４】予め決められた期間の間、選択されたビッ
ト線Ｂ１２およびＢ２２は、中問電位にプリチャージ
（予備充電）される。選択手段がメモリセルのゲート電
極に接続されたワード線ＷＬｎのレベルをハイにする。
このことにより、端子ＶｃｃとグランドＧＮＤとの間
に、経路１が形成される。ビット線電流が、メモリセル
のソース電極とドレイン電極との間に流れる。負荷回路
ＬＤの一端と他端の間にも、ビット線電流が流れるた
め、負荷回路ＬＤの一端と他端の間に電圧降下が生じ
る。負荷回路ＬＤによって発生する電圧降下から、セン
スアンプはメモリセルの状態を求めることができる。
ト線Ｂ１２およびＢ２２は、中問電位にプリチャージ
（予備充電）される。選択手段がメモリセルのゲート電
極に接続されたワード線ＷＬｎのレベルをハイにする。
このことにより、端子ＶｃｃとグランドＧＮＤとの間
に、経路１が形成される。ビット線電流が、メモリセル
のソース電極とドレイン電極との間に流れる。負荷回路
ＬＤの一端と他端の間にも、ビット線電流が流れるた
め、負荷回路ＬＤの一端と他端の間に電圧降下が生じ
る。負荷回路ＬＤによって発生する電圧降下から、セン
スアンプはメモリセルの状態を求めることができる。
【０００５】具体的には、メモリセルの状態の違いによ
り、ビット線電流が異なる。このため、負荷回路ＬＤに
よって発生する電圧降下量が異なり、電圧Ｖｈｉから、
負荷回路ＬＤによって発生する電圧降下量を引いた電圧
Ｖｂｉｔが異なる。センスアンプは、電圧Ｖｂｉｔと基
準電圧とを比較し、メモリセルの状態を判定する。
り、ビット線電流が異なる。このため、負荷回路ＬＤに
よって発生する電圧降下量が異なり、電圧Ｖｈｉから、
負荷回路ＬＤによって発生する電圧降下量を引いた電圧
Ｖｂｉｔが異なる。センスアンプは、電圧Ｖｂｉｔと基
準電圧とを比較し、メモリセルの状態を判定する。
【０００６】図１５に示すように、メモリセルの状態が
オンである場合、ビット線電圧Ｖｂｉｔは電圧Ｖｏｎと
なり、メモリセルの状態がオフである場合、ビット線電
圧Ｖｂｉｔは電圧Ｖｏｆｆとなる。
オンである場合、ビット線電圧Ｖｂｉｔは電圧Ｖｏｎと
なり、メモリセルの状態がオフである場合、ビット線電
圧Ｖｂｉｔは電圧Ｖｏｆｆとなる。
【０００７】
【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置では、ビット線およびカラム選択線を用いて選
択されたメモリセルの閾値は、そのメモリセルを流れる
ビット線電流が負荷回路ＬＤを通るときに生じる電圧降
下量に基づいて求められていた。メモリセルの情報を読
み出す期間の間、ビット線電流をそのメモリセルおよび
負荷回路ＬＤに流し続ける必要があった。このため、従
来の不揮発性半導体記憶装置で消費される電力が大きく
なるという問題があった。
記憶装置では、ビット線およびカラム選択線を用いて選
択されたメモリセルの閾値は、そのメモリセルを流れる
ビット線電流が負荷回路ＬＤを通るときに生じる電圧降
下量に基づいて求められていた。メモリセルの情報を読
み出す期間の間、ビット線電流をそのメモリセルおよび
負荷回路ＬＤに流し続ける必要があった。このため、従
来の不揮発性半導体記憶装置で消費される電力が大きく
なるという問題があった。
【０００８】ＮＯＲ型不揮発性半導体記憶装置では、後
述する問題があった。
述する問題があった。
【０００９】所定のアドレス信号を入力し、所定のアド
レス信号に相当するメモリセルＭ２を読み出す動作を図
１６を用いて説明する。
レス信号に相当するメモリセルＭ２を読み出す動作を図
１６を用いて説明する。
【００１０】選択手段（図示されず）が、所定のアドレ
ス信号に基づいて、カラム選択線ＢＳ１およびＢＳ３の
レベルをハイにし、カラム選択線ＢＳ２およびＢＳ４の
レベルをロウにする。このことによって、ビット線Ｂ２
およびＢ３が選択される。さらに、選択手段が、所定の
アドレス信号に基づいて、ワード線ＷＬｎのレベルをハ
イレベルにし、ワード線ＷＬｎ以外のワード線のレベル
をロウにする。このことによって、メモリセルＭ２が選
択される。このとき、端子ＶｃｃとグランドＧＮＤとの
間には、経路１が形成され、ビット線電流Ｉｂｉｔ１が
負荷回路ＤＬの間を流れる。
ス信号に基づいて、カラム選択線ＢＳ１およびＢＳ３の
レベルをハイにし、カラム選択線ＢＳ２およびＢＳ４の
レベルをロウにする。このことによって、ビット線Ｂ２
およびＢ３が選択される。さらに、選択手段が、所定の
アドレス信号に基づいて、ワード線ＷＬｎのレベルをハ
イレベルにし、ワード線ＷＬｎ以外のワード線のレベル
をロウにする。このことによって、メモリセルＭ２が選
択される。このとき、端子ＶｃｃとグランドＧＮＤとの
間には、経路１が形成され、ビット線電流Ｉｂｉｔ１が
負荷回路ＤＬの間を流れる。
【００１１】メモリセルの状態は、電圧Ｖｈｉから、ビ
ット線電流Ｉｂｉｔ１が負荷回路ＬＤを流れることによ
って発生する電圧を引いたものに基づいて求められる。
ット線電流Ｉｂｉｔ１が負荷回路ＬＤを流れることによ
って発生する電圧を引いたものに基づいて求められる。
【００１２】ワード線ＷＬｎのレベルがハイになること
により、メモリセルＭ２が選択される。ワード線ＷＬｎ
のレベルがハイになることにより、ワード線ＷＬｎに接
続されているメモリセルＭ１およびＭ３もメモリセルＭ
２と共に選択される。従って、選択されたビット線Ｂ２
に隣接するビット線Ｂ１が、オン状態のメモリセルＭ１
を介してビット線Ｂ２に接統される。また、選択された
ビット線Ｂ３に隣接するビット線Ｂ４が、オン状態のメ
モリセルＭ３を介してビット線Ｂ３に接統される。ビッ
ト線Ｂ１およびＢ４には、前回の読み出し動作による電
荷が蓄積されており、メモリセルＭ１およびＭ３を介し
て経路２および３に電流が流れる。このことによって、
ビット線電流Ｉｂｉｔ１が変動する。このため、メモリ
セルの情報を正確に読み出すことが困難であるという問
題があった。
により、メモリセルＭ２が選択される。ワード線ＷＬｎ
のレベルがハイになることにより、ワード線ＷＬｎに接
続されているメモリセルＭ１およびＭ３もメモリセルＭ
２と共に選択される。従って、選択されたビット線Ｂ２
に隣接するビット線Ｂ１が、オン状態のメモリセルＭ１
を介してビット線Ｂ２に接統される。また、選択された
ビット線Ｂ３に隣接するビット線Ｂ４が、オン状態のメ
モリセルＭ３を介してビット線Ｂ３に接統される。ビッ
ト線Ｂ１およびＢ４には、前回の読み出し動作による電
荷が蓄積されており、メモリセルＭ１およびＭ３を介し
て経路２および３に電流が流れる。このことによって、
ビット線電流Ｉｂｉｔ１が変動する。このため、メモリ
セルの情報を正確に読み出すことが困難であるという問
題があった。
【００１３】さらに、メモリセルＭ１およびＭ３の閾値
はＲＯＭに書き込まれるプログラムによって異なり、メ
モリセルＭ２の閾値が一定の値に固定されていても、電
圧Ｖｂｉｔが変動する。なぜなら、メモリセルＭ１およ
びＭ３の閾値が異なっているため、経路２および３に流
れる電流量が異なり、負荷回路ＬＤに流れるビット線電
流Ｉｂｉｔ１も変化するからである。
はＲＯＭに書き込まれるプログラムによって異なり、メ
モリセルＭ２の閾値が一定の値に固定されていても、電
圧Ｖｂｉｔが変動する。なぜなら、メモリセルＭ１およ
びＭ３の閾値が異なっているため、経路２および３に流
れる電流量が異なり、負荷回路ＬＤに流れるビット線電
流Ｉｂｉｔ１も変化するからである。
【００１４】仮想グランドＧＮＤ方式（特開平３−１４
２８７７号公報）では、選択したビット線に隣接するビ
ット線を中間電位に設定するため、リーク電流が増加
し、メモリセルの情報を正確に読み出すことが困難であ
るという問題があった。
２８７７号公報）では、選択したビット線に隣接するビ
ット線を中間電位に設定するため、リーク電流が増加
し、メモリセルの情報を正確に読み出すことが困難であ
るという問題があった。
【００１５】また、特開平６−３１８６８３号公報に
は、イオン注入量を調整し、一つのメモリセルに、３種
類以上の閾値から１つの閾値を選択し、選択された閾値
をメモリセルに書き込んだＲＯＭが開示されている。こ
のようなＲＯＭでは、閾値電圧の違いによってビット線
に誘起する電位の差が小さくなり、ビット線の電位のマ
ージンが減少し、メモリセルの情報を正確に読み出すこ
とが困難であるという問題があった。
は、イオン注入量を調整し、一つのメモリセルに、３種
類以上の閾値から１つの閾値を選択し、選択された閾値
をメモリセルに書き込んだＲＯＭが開示されている。こ
のようなＲＯＭでは、閾値電圧の違いによってビット線
に誘起する電位の差が小さくなり、ビット線の電位のマ
ージンが減少し、メモリセルの情報を正確に読み出すこ
とが困難であるという問題があった。
【００１６】本発明は、上記問題を鑑みてなされたもの
である。その目的とするところは、リーク電流などの影
響をあまり受けないビット線の電位を測定することによ
って、メモリセルの情報を正確に読み出すことができる
半導体記憶装置を提供することにある。
である。その目的とするところは、リーク電流などの影
響をあまり受けないビット線の電位を測定することによ
って、メモリセルの情報を正確に読み出すことができる
半導体記憶装置を提供することにある。
【００１７】
【課題を解決するための手段】本発明の半導体記憶装置
は、マトリクス状に配置された複数のメモリセルと、複
数のワード線と、複数の第１のビット線と、複数の第２
のビット線と、複数の第１のビット線の中から任意の第
１のビット線を選択する第１のカラム選択手段と、複数
の第２のビット線の中から任意の第２のビット線を選択
する第２のカラム選択手段と、アンプと、を備えた半導
体記憶装置であって、前記複数のメモリセルのそれぞれ
は、ドレイン電極と、ソース電極と、ゲート電極とを有
し、前記複数のメモリセルは複数のカラム群に分類さ
れ、同一カラム群に属するメモリセルのドレイン電極
は、任意の第１のビット線に接続され、同一カラム群に
属するメモリセルのソース電極は、任意の第２のビット
線に接続され、あるカラム群に属するメモリセルのゲー
ト電極は、他のカラム群に属するメモリセルのゲート電
極にワード線を介して接続され、前記アンプが前記選択
された第２のビット線の電位を増幅し、そのことによっ
て、上記目的を達成することができる。
は、マトリクス状に配置された複数のメモリセルと、複
数のワード線と、複数の第１のビット線と、複数の第２
のビット線と、複数の第１のビット線の中から任意の第
１のビット線を選択する第１のカラム選択手段と、複数
の第２のビット線の中から任意の第２のビット線を選択
する第２のカラム選択手段と、アンプと、を備えた半導
体記憶装置であって、前記複数のメモリセルのそれぞれ
は、ドレイン電極と、ソース電極と、ゲート電極とを有
し、前記複数のメモリセルは複数のカラム群に分類さ
れ、同一カラム群に属するメモリセルのドレイン電極
は、任意の第１のビット線に接続され、同一カラム群に
属するメモリセルのソース電極は、任意の第２のビット
線に接続され、あるカラム群に属するメモリセルのゲー
ト電極は、他のカラム群に属するメモリセルのゲート電
極にワード線を介して接続され、前記アンプが前記選択
された第２のビット線の電位を増幅し、そのことによっ
て、上記目的を達成することができる。
【００１８】ある実施形態は、前記選択された第１のビ
ット線を第１の電位にチャージする第１のチャージ手段
をさらに備えていてもよい。
ット線を第１の電位にチャージする第１のチャージ手段
をさらに備えていてもよい。
【００１９】ある実施形態は、前記選択された第２のビ
ット線を第２の電位にチャージする第２のチャージ手段
をさらに備えていてもよい。
ット線を第２の電位にチャージする第２のチャージ手段
をさらに備えていてもよい。
【００２０】ある実施形態は、前記選択された第１のビ
ット線をディスチャージする第１のディスチャージ手段
と、前記選択された第２のビット線をディスチャージす
る第２のディスチャージ手段とをさらに備えていてもよ
い。前記実施形態は、前記第１および２のディスチャー
ジ手段が、予め決められた時刻から一定の期間の間、前
記選択された第１のビット線および第２のビット線をそ
れぞれディスチャージし、前記予め決められた時刻から
前記一定の期間が経過した後、前記第１のチャージ手段
が、前記選択された第１のビット線を第１の電位にチャ
ージすることが好ましい。
ット線をディスチャージする第１のディスチャージ手段
と、前記選択された第２のビット線をディスチャージす
る第２のディスチャージ手段とをさらに備えていてもよ
い。前記実施形態は、前記第１および２のディスチャー
ジ手段が、予め決められた時刻から一定の期間の間、前
記選択された第１のビット線および第２のビット線をそ
れぞれディスチャージし、前記予め決められた時刻から
前記一定の期間が経過した後、前記第１のチャージ手段
が、前記選択された第１のビット線を第１の電位にチャ
ージすることが好ましい。
【００２１】ある実施形態は、前記選択された第１のビ
ット線をディスチャージする第１のディスチャージ手段
とをさらに備えていてもよい。
ット線をディスチャージする第１のディスチャージ手段
とをさらに備えていてもよい。
【００２２】ある実施形態は、前記選択された第２のビ
ット線に流れる電流をリークするリーク手段とをさらに
備えていてもよい。
ット線に流れる電流をリークするリーク手段とをさらに
備えていてもよい。
【００２３】
【発明の実施の形態】以下に、本発明の原理を以下に説
明する。
明する。
【００２４】図１の半導体記憶装置では、選択手段（図
示されず）は、所定のアドレス信号に基づいて、ワード
線ＷＬｎのレベルをハイにし、ワード線ＷＬｎ以外のワ
ード線のレベルをロウにし、カラム選択線ＢＳ１２およ
びＢＳ２２のレベルをハイにし、 カラム選択線ＢＳ１
２およびＢＳ２２以外のカラム選択線のレベルをロウに
する。このことによって、メモリセルＭ２と、ビット線
Ｂ１２およびＢ２２とが選択される。
示されず）は、所定のアドレス信号に基づいて、ワード
線ＷＬｎのレベルをハイにし、ワード線ＷＬｎ以外のワ
ード線のレベルをロウにし、カラム選択線ＢＳ１２およ
びＢＳ２２のレベルをハイにし、 カラム選択線ＢＳ１
２およびＢＳ２２以外のカラム選択線のレベルをロウに
する。このことによって、メモリセルＭ２と、ビット線
Ｂ１２およびＢ２２とが選択される。
【００２５】メモリセルＭ２の情報を読み出す前に、デ
ィスチャージ手段は、ディスチャージ信号ＤＩＳのレベ
ルに従って、選択されたビット線Ｂ１２およびＢ２２の
レベルが所定の値になるまで、ビット線Ｂ１２およびＢ
２２の電荷を放電する。このことによって、前回のメモ
リセルの情報を読み出し動作によって、ビット線Ｂ１２
およびＢ２２に蓄積されている電荷が放電される。この
結果、ビット線Ｂ１２およびＢ２２の電位は、初期状態
になる。その後、ビット線Ｂ１２の電位が電圧Ｖｈｉに
なるまで電荷が充電される。
ィスチャージ手段は、ディスチャージ信号ＤＩＳのレベ
ルに従って、選択されたビット線Ｂ１２およびＢ２２の
レベルが所定の値になるまで、ビット線Ｂ１２およびＢ
２２の電荷を放電する。このことによって、前回のメモ
リセルの情報を読み出し動作によって、ビット線Ｂ１２
およびＢ２２に蓄積されている電荷が放電される。この
結果、ビット線Ｂ１２およびＢ２２の電位は、初期状態
になる。その後、ビット線Ｂ１２の電位が電圧Ｖｈｉに
なるまで電荷が充電される。
【００２６】図２に示すように、電圧Ｖｂｉｔは、電圧
Ｖｈｉから、選択トランジスタＴ１２、メモリセルＭ
２、およびトランジスタＴ２２の閾値を引いた値とな
る。その後、ビット線Ｂ２２を流れる電流は、リーク手
段を介してわずかに流れるリーク電流のみとなる。リー
ク手段によって生じる電圧Ｖｂｉｔと基準電圧とを比較
することによって、選択されたメモリセルＭ２の情報を
読み出すことができる。
Ｖｈｉから、選択トランジスタＴ１２、メモリセルＭ
２、およびトランジスタＴ２２の閾値を引いた値とな
る。その後、ビット線Ｂ２２を流れる電流は、リーク手
段を介してわずかに流れるリーク電流のみとなる。リー
ク手段によって生じる電圧Ｖｂｉｔと基準電圧とを比較
することによって、選択されたメモリセルＭ２の情報を
読み出すことができる。
【００２７】図３のＮＯＲ型半導体記憶装置では、ワー
ド線ＷＬｎに接続されるメモリセルが複数存在する。こ
のため、ワード線ＷＬｎのレベルがハイになると、ワー
ド線ＷＬｎに接続されるメモリセルＭ１、Ｍ２、Ｍ３が
オン状態になる。この結果、ビット線電流Ｉｂｉｔ１
は、例えば３つに分かれ、経路１から３を流れる。経路
２または３などを流れるリーク電流が発生すると、ビッ
ト線電流Ｉｂｉｔ１の量が変化する。しかしながら、メ
モリセルＭ２のソース電極とドレイン電極との間の抵抗
がトランジスタＴ１１、Ｔ１２、Ｔ１３、Ｔ１４のオフ
抵抗に比べて比較的大きいため、ビット線Ｂ２を流れる
ビット線電流Ｉｂｉｔ２の変化は、ビット線Ｂ３を流れ
るビット線電流Ｉｂｉｔ１の変化に比べて小さい。ビッ
ト線Ｂ２にカラム選択手段を介して接続されているリー
ク手段によって生じる電圧Ｖｂｉｔと基準電圧とを比較
することによって、選択されたメモリセルＭ２の情報を
読み出すことができる。
ド線ＷＬｎに接続されるメモリセルが複数存在する。こ
のため、ワード線ＷＬｎのレベルがハイになると、ワー
ド線ＷＬｎに接続されるメモリセルＭ１、Ｍ２、Ｍ３が
オン状態になる。この結果、ビット線電流Ｉｂｉｔ１
は、例えば３つに分かれ、経路１から３を流れる。経路
２または３などを流れるリーク電流が発生すると、ビッ
ト線電流Ｉｂｉｔ１の量が変化する。しかしながら、メ
モリセルＭ２のソース電極とドレイン電極との間の抵抗
がトランジスタＴ１１、Ｔ１２、Ｔ１３、Ｔ１４のオフ
抵抗に比べて比較的大きいため、ビット線Ｂ２を流れる
ビット線電流Ｉｂｉｔ２の変化は、ビット線Ｂ３を流れ
るビット線電流Ｉｂｉｔ１の変化に比べて小さい。ビッ
ト線Ｂ２にカラム選択手段を介して接続されているリー
ク手段によって生じる電圧Ｖｂｉｔと基準電圧とを比較
することによって、選択されたメモリセルＭ２の情報を
読み出すことができる。
【００２８】図４に示すＮＡＮＤ型半導体記憶装置で
は、列方向のメモリセル群の一端が端子Ｖｃｃと第１カ
ラム選択手段とを介して接続され、列方向のメモリセル
の他端がグランドＧＮＤと、リーク手段と、第２カラム
選択手段とを介して接続されている。第２カラム選択手
段とグランドＧＮＤとの間のリーク手段によって生じる
電圧Ｖｂｉｔを測定するため、図４のＮＡＮＤ型半導体
記憶装置は、図１の半導体記憶装置と同様に動作する。
は、列方向のメモリセル群の一端が端子Ｖｃｃと第１カ
ラム選択手段とを介して接続され、列方向のメモリセル
の他端がグランドＧＮＤと、リーク手段と、第２カラム
選択手段とを介して接続されている。第２カラム選択手
段とグランドＧＮＤとの間のリーク手段によって生じる
電圧Ｖｂｉｔを測定するため、図４のＮＡＮＤ型半導体
記憶装置は、図１の半導体記憶装置と同様に動作する。
【００２９】（実施形態１）以下に、本発明による半導
体記憶装置の第１の実施形態を説明する。本発明の半導
体記憶装置は、センスアンプが、選択されたメモリセル
のソース側に接続される第２のビット線の電位と基準線
の電位とを比較することを特徴とする。図５は、本発明
の半導体記憶装置の一実施形態を示している。
体記憶装置の第１の実施形態を説明する。本発明の半導
体記憶装置は、センスアンプが、選択されたメモリセル
のソース側に接続される第２のビット線の電位と基準線
の電位とを比較することを特徴とする。図５は、本発明
の半導体記憶装置の一実施形態を示している。
【００３０】図５の半導体記憶装置は、マトリクス状に
配置された複数のメモリセルＭ１、Ｍ２、Ｍ３、Ｍ４
と、メモリセルのゲート電極に接続された複数のワード
線ＷＬ１、ＷＬ２〜ＷＬｎ〜ＷＬ３２と、メモリセルの
ソース電極に接続された複数の第１のビット線Ｂ１１
と、メモリセルのドレイン電極に接続された複数の第２
のビット線Ｂ１２と、複数の第１のビット線および複数
の第２のビット線から、第１のビット線および第２のビ
ット線のうち少なくとも１つを選択するカラム選択手段
Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２、Ｔ３１、Ｔ３２、Ｔ
３３、Ｔ３４と、カラム選択手段Ｔ１１、Ｔ１２、Ｔ２
１、Ｔ２２、Ｔ３１、Ｔ３２、Ｔ３３、Ｔ３４によって
選択された第１のビット線および第２のビット線をディ
スチャージするディスチャージ手段ＴＤ１、ＴＤ２と、
カラム選択手段Ｔ１１、Ｔ１２、Ｔ３１、Ｔ３２によっ
て選択された第１のビット線に電荷をチャージするチャ
ージ手段ＴＣ１と、リーク手段ＴＲ１と、センスアンプ
ＳＡとを備えている。
配置された複数のメモリセルＭ１、Ｍ２、Ｍ３、Ｍ４
と、メモリセルのゲート電極に接続された複数のワード
線ＷＬ１、ＷＬ２〜ＷＬｎ〜ＷＬ３２と、メモリセルの
ソース電極に接続された複数の第１のビット線Ｂ１１
と、メモリセルのドレイン電極に接続された複数の第２
のビット線Ｂ１２と、複数の第１のビット線および複数
の第２のビット線から、第１のビット線および第２のビ
ット線のうち少なくとも１つを選択するカラム選択手段
Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２、Ｔ３１、Ｔ３２、Ｔ
３３、Ｔ３４と、カラム選択手段Ｔ１１、Ｔ１２、Ｔ２
１、Ｔ２２、Ｔ３１、Ｔ３２、Ｔ３３、Ｔ３４によって
選択された第１のビット線および第２のビット線をディ
スチャージするディスチャージ手段ＴＤ１、ＴＤ２と、
カラム選択手段Ｔ１１、Ｔ１２、Ｔ３１、Ｔ３２によっ
て選択された第１のビット線に電荷をチャージするチャ
ージ手段ＴＣ１と、リーク手段ＴＲ１と、センスアンプ
ＳＡとを備えている。
【００３１】複数のメモリセルＭ１、Ｍ２、Ｍ３、Ｍ４
は、複数のカラム群に分類される。メモリセルは、ドレ
イン電極と、ソース電極と、ゲート電極とを備えてい
る。同一カラム群に属するメモリセルのドレイン電極
は、同一第１のビット線に接続されている。また、同一
カラム群に属するメモリセルのソース電極は、同一第２
のビット線に接続されている。あるカラム群に属するメ
モリセルのゲート電極は、他のカラム群に属するメモリ
セルのゲート電極にワード線を介して接続されている。
本願明細書では、第１のビット線に接続されているメモ
リセルの電極をドレイン電極と呼び、第２のビット線に
接続されているメモリセルの電極をソース電極と呼ぶ
が、それぞれの電極の名称は、逆であってもよい。な
お、メモリセルには、予め情報が書き込まれている。情
報の書き込みは、ボロン（Ｂ）などのイオンをメモリセ
ルのチャネル領域に打ち込むことによって行われていて
もよい。ボロン（Ｂ）などのイオンを打ち込む量を変化
させることにより、メモリセルのドレイン電極とソース
電極間の閾値電圧を変えることができる。メモリセル
は、イオン注入量によって、デプレッション型と、エン
ハンスメント型とに分類される。選択されたメモリセル
がデプレッション型の場合には、ゲート電極に電圧Ｖｘ
を与えても、メモリセルはオフ状態のままであり、ビッ
ト線電流は流れない。選択されたメモリセルが、エンハ
ンスメント型の場合には、ゲート電極に電圧Ｖｘを与え
るとメモリセルはオン状態となり、ビット線電流が流れ
る。また、ＥＥＰＲＯＭでは浮遊ゲートに蓄積された電
荷量を変化させることにより、メモリセルのドレイン電
極とソース電極間の閾値電圧を変えることができる。
は、複数のカラム群に分類される。メモリセルは、ドレ
イン電極と、ソース電極と、ゲート電極とを備えてい
る。同一カラム群に属するメモリセルのドレイン電極
は、同一第１のビット線に接続されている。また、同一
カラム群に属するメモリセルのソース電極は、同一第２
のビット線に接続されている。あるカラム群に属するメ
モリセルのゲート電極は、他のカラム群に属するメモリ
セルのゲート電極にワード線を介して接続されている。
本願明細書では、第１のビット線に接続されているメモ
リセルの電極をドレイン電極と呼び、第２のビット線に
接続されているメモリセルの電極をソース電極と呼ぶ
が、それぞれの電極の名称は、逆であってもよい。な
お、メモリセルには、予め情報が書き込まれている。情
報の書き込みは、ボロン（Ｂ）などのイオンをメモリセ
ルのチャネル領域に打ち込むことによって行われていて
もよい。ボロン（Ｂ）などのイオンを打ち込む量を変化
させることにより、メモリセルのドレイン電極とソース
電極間の閾値電圧を変えることができる。メモリセル
は、イオン注入量によって、デプレッション型と、エン
ハンスメント型とに分類される。選択されたメモリセル
がデプレッション型の場合には、ゲート電極に電圧Ｖｘ
を与えても、メモリセルはオフ状態のままであり、ビッ
ト線電流は流れない。選択されたメモリセルが、エンハ
ンスメント型の場合には、ゲート電極に電圧Ｖｘを与え
るとメモリセルはオン状態となり、ビット線電流が流れ
る。また、ＥＥＰＲＯＭでは浮遊ゲートに蓄積された電
荷量を変化させることにより、メモリセルのドレイン電
極とソース電極間の閾値電圧を変えることができる。
【００３２】カラム選択手段Ｔ１１、Ｔ１２、Ｔ２１、
Ｔ２２、Ｔ３１、Ｔ３２、Ｔ３３、Ｔ３４は、複数の第
１のビット線の中からある第１のビット線を選択する第
１のカラム選択手段Ｔ１１、Ｔ１２、Ｔ３１、Ｔ３２
と、複数の第２のビット線の中からある第２のビット線
を選択する第２のカラム選択手段Ｔ２１、Ｔ２２、Ｔ３
３、Ｔ３４とを備えている。図５の半導体記憶装置で
は、第１のカラム選択手段Ｔ１１、Ｔ１２、Ｔ３１、Ｔ
３２は、複数の第１のカラム選択線ＣＳ１１、ＣＳ１
２、ＢＳ１、ＢＳ２と、複数の第１のビット線Ｂ１１
と、第１のデータ線ＤＬ１とに接続され、第２のカラム
選択手段Ｔ２１、Ｔ２２、Ｔ３３、Ｔ３４は、複数の第
２のカラム選択線ＣＳ２１、ＣＳ２２、ＢＳ３、ＢＳ４
と、複数の第２のビット線Ｂ１２と、第２のデータ線Ｄ
Ｌ２とに接続される。
Ｔ２２、Ｔ３１、Ｔ３２、Ｔ３３、Ｔ３４は、複数の第
１のビット線の中からある第１のビット線を選択する第
１のカラム選択手段Ｔ１１、Ｔ１２、Ｔ３１、Ｔ３２
と、複数の第２のビット線の中からある第２のビット線
を選択する第２のカラム選択手段Ｔ２１、Ｔ２２、Ｔ３
３、Ｔ３４とを備えている。図５の半導体記憶装置で
は、第１のカラム選択手段Ｔ１１、Ｔ１２、Ｔ３１、Ｔ
３２は、複数の第１のカラム選択線ＣＳ１１、ＣＳ１
２、ＢＳ１、ＢＳ２と、複数の第１のビット線Ｂ１１
と、第１のデータ線ＤＬ１とに接続され、第２のカラム
選択手段Ｔ２１、Ｔ２２、Ｔ３３、Ｔ３４は、複数の第
２のカラム選択線ＣＳ２１、ＣＳ２２、ＢＳ３、ＢＳ４
と、複数の第２のビット線Ｂ１２と、第２のデータ線Ｄ
Ｌ２とに接続される。
【００３３】複数のメモリセルの中から特定のメモリセ
ルを選択するために用いられるアドレス信号の一部は、
第１のカラム選択線ＣＳ１１、ＣＳ１２、ＢＳ１、ＢＳ
２を介して第１のカラム選択手段Ｔ１１、Ｔ１２、Ｔ３
１、Ｔ３２に入力される。アドレス信号は、ｎビットの
デジタル信号である。第１のカラム選択手段Ｔ１１、Ｔ
１２、Ｔ３１、Ｔ３２は、アドレス信号の一部に基づい
て、第１のデータ線ＤＬ１と選択された第１のビット線
とを電気的に接続する。
ルを選択するために用いられるアドレス信号の一部は、
第１のカラム選択線ＣＳ１１、ＣＳ１２、ＢＳ１、ＢＳ
２を介して第１のカラム選択手段Ｔ１１、Ｔ１２、Ｔ３
１、Ｔ３２に入力される。アドレス信号は、ｎビットの
デジタル信号である。第１のカラム選択手段Ｔ１１、Ｔ
１２、Ｔ３１、Ｔ３２は、アドレス信号の一部に基づい
て、第１のデータ線ＤＬ１と選択された第１のビット線
とを電気的に接続する。
【００３４】アドレス信号の他の一部は、第２のカラム
選択線ＣＳ２１、ＣＳ２２、ＢＳ３、ＢＳ４を介して第
２のカラム選択手段Ｔ２１、Ｔ２２、Ｔ３３、Ｔ３４に
入力される。第２のカラム選択手段Ｔ２１、Ｔ２２、Ｔ
３３、Ｔ３４は、アドレス信号の他の一部に基づいて、
第２のデータ線ＤＬ２と選択された第１のビット線とを
電気的に接続する。
選択線ＣＳ２１、ＣＳ２２、ＢＳ３、ＢＳ４を介して第
２のカラム選択手段Ｔ２１、Ｔ２２、Ｔ３３、Ｔ３４に
入力される。第２のカラム選択手段Ｔ２１、Ｔ２２、Ｔ
３３、Ｔ３４は、アドレス信号の他の一部に基づいて、
第２のデータ線ＤＬ２と選択された第１のビット線とを
電気的に接続する。
【００３５】ディスチャージ手段ＴＤ１、ＴＤ２は、デ
ィスチャージ信号ＤＩＳを受け取る。ディスチャージ信
号ＤＩＳは、ハイレベルまたはロウレベルの２つのレベ
ルをとる。ディスチャージ信号ＤＩＳがハイレベルであ
る間、カラム選択手段Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２
２、Ｔ３１、Ｔ３２、Ｔ３３、Ｔ３４によって選択され
た第１のビット線および第２のビット線の電位をグラン
ドＧＮＤの電位と同じにする。このことによって、メモ
リセルの情報を正確に読み出すことができる。
ィスチャージ信号ＤＩＳを受け取る。ディスチャージ信
号ＤＩＳは、ハイレベルまたはロウレベルの２つのレベ
ルをとる。ディスチャージ信号ＤＩＳがハイレベルであ
る間、カラム選択手段Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２
２、Ｔ３１、Ｔ３２、Ｔ３３、Ｔ３４によって選択され
た第１のビット線および第２のビット線の電位をグラン
ドＧＮＤの電位と同じにする。このことによって、メモ
リセルの情報を正確に読み出すことができる。
【００３６】ディスチャージ信号ＤＩＳは、図６に示す
変化検出部１および期間設定部２によって生成される。
変化検出部１は、アドレス信号を受け取る。変化検出部
１は、アドレス信号の変化を検出し、アドレス信号の変
化に応答して、信号ＡＴＤを期間設定部２に出力する。
信号ＡＴＤは、ハイレベルまたはロウレベルの２つのレ
ベルをとる。期間設定部２は、変化検出部１から信号Ａ
ＴＤを受け取る。期間設定部２は、信号ＡＴＤに基づい
て予め決められた期間の間、ハイレベルのディスチャー
ジ信号ＤＩＳをディスチャージ手段ＴＤ１、ＴＤ２およ
びチャージ手段ＴＣ１に出力する。
変化検出部１および期間設定部２によって生成される。
変化検出部１は、アドレス信号を受け取る。変化検出部
１は、アドレス信号の変化を検出し、アドレス信号の変
化に応答して、信号ＡＴＤを期間設定部２に出力する。
信号ＡＴＤは、ハイレベルまたはロウレベルの２つのレ
ベルをとる。期間設定部２は、変化検出部１から信号Ａ
ＴＤを受け取る。期間設定部２は、信号ＡＴＤに基づい
て予め決められた期間の間、ハイレベルのディスチャー
ジ信号ＤＩＳをディスチャージ手段ＴＤ１、ＴＤ２およ
びチャージ手段ＴＣ１に出力する。
【００３７】チャージ手段ＴＣ１は、ディスチャージ信
号ＤＩＳがロウレベルの間、カラム選択手段によって選
択された第１のビット線に電荷を供給する。このとき、
選択された第１のビット線に接続されているメモリセル
のソース電極に接続されている第２のビット線の電位
は、選択された第１のビット線の電位に比べて低くな
る。
号ＤＩＳがロウレベルの間、カラム選択手段によって選
択された第１のビット線に電荷を供給する。このとき、
選択された第１のビット線に接続されているメモリセル
のソース電極に接続されている第２のビット線の電位
は、選択された第１のビット線の電位に比べて低くな
る。
【００３８】リーク手段ＴＲ１は、第２のデータ線ＤＬ
２とグランドＧＮＤとに接続されている。リーク手段Ｔ
Ｒ１は、第２のカラム選択手段Ｔ２１、Ｔ２２、Ｔ３
３、Ｔ３４によって選択された第２のビット線を通る電
流Ｉｂｉｔ２によって電圧降下を生じる。なお、図５の
半導体記憶装置がリーク手段を備えている場合には、図
５の半導体記憶装置は、ディスチャージ手段ＴＤ２を必
ずしも備えている必要はない。
２とグランドＧＮＤとに接続されている。リーク手段Ｔ
Ｒ１は、第２のカラム選択手段Ｔ２１、Ｔ２２、Ｔ３
３、Ｔ３４によって選択された第２のビット線を通る電
流Ｉｂｉｔ２によって電圧降下を生じる。なお、図５の
半導体記憶装置がリーク手段を備えている場合には、図
５の半導体記憶装置は、ディスチャージ手段ＴＤ２を必
ずしも備えている必要はない。
【００３９】センスアンプＳＡは、第２のデータ線ＤＬ
２と、基準電圧Ｖｒｅｆが供給される基準線とに接続さ
れている。センスアンプＳＡは、第２のデータ線ＤＬ２
の電位と、基準線の電位とを比較し、比較した結果に応
じた信号ＳＡｏｕｔを出力する。センスアンプＳＡは、
周知の差動増幅型のセンスアンプであってもよい。ま
た、端子Ｖｃｃの電圧Ｖｈｉは電源電圧から昇圧した電
位でもよい。
２と、基準電圧Ｖｒｅｆが供給される基準線とに接続さ
れている。センスアンプＳＡは、第２のデータ線ＤＬ２
の電位と、基準線の電位とを比較し、比較した結果に応
じた信号ＳＡｏｕｔを出力する。センスアンプＳＡは、
周知の差動増幅型のセンスアンプであってもよい。ま
た、端子Ｖｃｃの電圧Ｖｈｉは電源電圧から昇圧した電
位でもよい。
【００４０】なお、図５の半導体記憶装置は、同一カラ
ム群に属するメモリセルのソース電極が同一第１のビッ
ト線に接続され、同がじカラム群に属するメモリセルの
ドレイン電極が同一第２のビット線に接続されるＮＯＲ
型マスクＲＯＭの一例を示している。図１または図４に
示すような他の種類の不揮発性半導体記憶装置において
も、第２のデータ線ＤＬ２とグランドＧＮＤとに接続さ
れたリーク手段が発生する電位差に基づいて、アドレス
信号によって指定されたメモリセルの情報を読み出すこ
とができる。
ム群に属するメモリセルのソース電極が同一第１のビッ
ト線に接続され、同がじカラム群に属するメモリセルの
ドレイン電極が同一第２のビット線に接続されるＮＯＲ
型マスクＲＯＭの一例を示している。図１または図４に
示すような他の種類の不揮発性半導体記憶装置において
も、第２のデータ線ＤＬ２とグランドＧＮＤとに接続さ
れたリーク手段が発生する電位差に基づいて、アドレス
信号によって指定されたメモリセルの情報を読み出すこ
とができる。
【００４１】以下に、図５の半導体記憶装置が、メモリ
セルＭ３に書き込まれている情報を読み出す動作を図７
のタイミングチャートを用いて説明する。
セルＭ３に書き込まれている情報を読み出す動作を図７
のタイミングチャートを用いて説明する。
【００４２】変化検出部１は、アドレス信号を受け取
る。時刻Ｔ１で、アドレス信号が変化すると、変化検出
部１は信号ＡＴＤを期間設定手段２に出力する。期間設
定手段２は、信号ＡＴＤに基づいて、ディスチャージ信
号ＤＩＳをディスチャージ手段ＴＤ１およびＴＤ２とチ
ャージ手段ＴＣ１とに出力する。ディスチャージ信号Ｄ
ＩＳはパルス信号であり、アドレス信号が変化した後、
時刻Ｔ２から時刻Ｔ３までの一定期間だけハイレベルに
なる。
る。時刻Ｔ１で、アドレス信号が変化すると、変化検出
部１は信号ＡＴＤを期間設定手段２に出力する。期間設
定手段２は、信号ＡＴＤに基づいて、ディスチャージ信
号ＤＩＳをディスチャージ手段ＴＤ１およびＴＤ２とチ
ャージ手段ＴＣ１とに出力する。ディスチャージ信号Ｄ
ＩＳはパルス信号であり、アドレス信号が変化した後、
時刻Ｔ２から時刻Ｔ３までの一定期間だけハイレベルに
なる。
【００４３】ディスチャージ信号ＤＩＳがハイレベルに
なる前は、第１のビット線および第２のビット線の電位
は、前回メモリセルの情報を読み出したときの電位のま
まである。ディスチャージ信号ＤＩＳがハイレベルであ
る期間の間に選択された第１のビット線Ｂ１１および第
２のビット線Ｂ１２は初期化される。具体的には、トラ
ンジスタＴＤ１およびＴＤ２がオン状態になり、第１の
ビット線および第２のビット線の電位は、グランドＧＮ
Ｄの電位と等しくなる。このとき、チャージ手段ＴＣ１
は、オフ状態である。
なる前は、第１のビット線および第２のビット線の電位
は、前回メモリセルの情報を読み出したときの電位のま
まである。ディスチャージ信号ＤＩＳがハイレベルであ
る期間の間に選択された第１のビット線Ｂ１１および第
２のビット線Ｂ１２は初期化される。具体的には、トラ
ンジスタＴＤ１およびＴＤ２がオン状態になり、第１の
ビット線および第２のビット線の電位は、グランドＧＮ
Ｄの電位と等しくなる。このとき、チャージ手段ＴＣ１
は、オフ状態である。
【００４４】時刻Ｔ２では、アドレス信号の一部が、第
１のカラム選択手段に入力される。第１のカラム選択手
段は、アドレス信号の一部に基づいてトランジスタＴ１
１およびＴ３１をオン状態し、トランジスタＴ１２およ
びＴ３２をオフ状態にする。このことによって、第１の
ビット線Ｂ１１が選択される。アドレス信号の他の一部
が、第２のカラム選択手段に入力される。第２のカラム
選択手段は、アドレス信号の他の一部に基づいてトラン
ジスタＴ２１およびＴ３３をオン状態し、トランジスタ
Ｔ２２およびＴ３４をオフ状態にする。このことによっ
て、第２のビット線Ｂ１２が選択される。アドレス信号
のさらに他の一部に基づいて、ワード線ＷＬｎが選択さ
れる。従って、所定のアドレス信号に基づいて、メモリ
セルＭ３が選択される。
１のカラム選択手段に入力される。第１のカラム選択手
段は、アドレス信号の一部に基づいてトランジスタＴ１
１およびＴ３１をオン状態し、トランジスタＴ１２およ
びＴ３２をオフ状態にする。このことによって、第１の
ビット線Ｂ１１が選択される。アドレス信号の他の一部
が、第２のカラム選択手段に入力される。第２のカラム
選択手段は、アドレス信号の他の一部に基づいてトラン
ジスタＴ２１およびＴ３３をオン状態し、トランジスタ
Ｔ２２およびＴ３４をオフ状態にする。このことによっ
て、第２のビット線Ｂ１２が選択される。アドレス信号
のさらに他の一部に基づいて、ワード線ＷＬｎが選択さ
れる。従って、所定のアドレス信号に基づいて、メモリ
セルＭ３が選択される。
【００４５】時刻Ｔ３で、ディスチャージ信号ＤＩＳが
ロウレベルになると、ディスチャージ手段ＴＤ１および
ＴＤ２はオフ状態になる。しかしながら、チャージ手段
ＴＣ１は、オン状態になる。データ線ＤＬ１の電位は電
圧Ｖｈｉになる。電圧Ｖｈｉは、０ボルトより高い電圧
である。第１のビット線Ｂ１１の一部Ｂ４の電位は、デ
ータ線ＤＬ１の電位から、トランジスタＴ１１およびＴ
３１の閾値電圧だけ低下した電位になる。第２のビット
線Ｂ１２の一部Ｂ３の電位は、第１のビット線Ｂ１１の
一部Ｂ４の電位からメモリセルＭ３の閾値だけ低下した
電位になる（図２）。
ロウレベルになると、ディスチャージ手段ＴＤ１および
ＴＤ２はオフ状態になる。しかしながら、チャージ手段
ＴＣ１は、オン状態になる。データ線ＤＬ１の電位は電
圧Ｖｈｉになる。電圧Ｖｈｉは、０ボルトより高い電圧
である。第１のビット線Ｂ１１の一部Ｂ４の電位は、デ
ータ線ＤＬ１の電位から、トランジスタＴ１１およびＴ
３１の閾値電圧だけ低下した電位になる。第２のビット
線Ｂ１２の一部Ｂ３の電位は、第１のビット線Ｂ１１の
一部Ｂ４の電位からメモリセルＭ３の閾値だけ低下した
電位になる（図２）。
【００４６】つまり、データ線ＤＬ２の電位は、データ
線ＤＬ１の電位から、トランジスタＴ１２、Ｔ３１、Ｔ
３３、Ｔ２１の閾値電圧と、メモリセルＭ３の閾値電圧
との和である電圧Ｖｔｈだけ低下した電圧Ｖｈｉ−Ｖｔ
ｈとなる。
線ＤＬ１の電位から、トランジスタＴ１２、Ｔ３１、Ｔ
３３、Ｔ２１の閾値電圧と、メモリセルＭ３の閾値電圧
との和である電圧Ｖｔｈだけ低下した電圧Ｖｈｉ−Ｖｔ
ｈとなる。
【００４７】メモリセルＭ３の閾値が低い状態（オン状
態）では、トランジスタＴ１２、Ｔ３１、Ｔ３３、Ｔ２
１の閾値電圧と、メモリセルＭ３の閾値電圧との和であ
る電圧Ｖｔｈが電圧Ｖｈｉと接地電位Ｖｏｆｆとの間の
電圧となり、データ線ＤＬ２の電位は接地電位Ｖｏｆｆ
より高い電圧Ｖｏｎとなる。メモリセルＭ４がオン状態
の場合、リーク電流がメモリセルＭ４を介して第２のビ
ット線の一部Ｂ４から第２のビット線の一部Ｂ５へ流入
する場合があるが、第２のビット線の一部Ｂ３に流れる
電流の変化量は、主ビットに流れる電流の変化量に比べ
て小さい。
態）では、トランジスタＴ１２、Ｔ３１、Ｔ３３、Ｔ２
１の閾値電圧と、メモリセルＭ３の閾値電圧との和であ
る電圧Ｖｔｈが電圧Ｖｈｉと接地電位Ｖｏｆｆとの間の
電圧となり、データ線ＤＬ２の電位は接地電位Ｖｏｆｆ
より高い電圧Ｖｏｎとなる。メモリセルＭ４がオン状態
の場合、リーク電流がメモリセルＭ４を介して第２のビ
ット線の一部Ｂ４から第２のビット線の一部Ｂ５へ流入
する場合があるが、第２のビット線の一部Ｂ３に流れる
電流の変化量は、主ビットに流れる電流の変化量に比べ
て小さい。
【００４８】接地電位Ｖｏｆｆは、第２のビット線Ｂ１
２をディスチャージした後のデータ線ＤＬ２での電位で
ある。メモリセルのドレイン電極とソース電極との間の
抵抗値がトランジスタの抵抗より大きいため、第１のビ
ット線に流れ込む電流が変化しても、リーク手段ＴＲ１
に流れ込む電流は変動しにくい。
２をディスチャージした後のデータ線ＤＬ２での電位で
ある。メモリセルのドレイン電極とソース電極との間の
抵抗値がトランジスタの抵抗より大きいため、第１のビ
ット線に流れ込む電流が変化しても、リーク手段ＴＲ１
に流れ込む電流は変動しにくい。
【００４９】また、メモリセルＭ３の閾値が高い状態
（オフ状態）では、ビット線電流は流れない。このた
め、データ線ＤＬ２の電位は、ディスチャージ手段ＴＤ
２によって放電された状態の電位である接地電位Ｖｏｆ
ｆを維持する。
（オフ状態）では、ビット線電流は流れない。このた
め、データ線ＤＬ２の電位は、ディスチャージ手段ＴＤ
２によって放電された状態の電位である接地電位Ｖｏｆ
ｆを維持する。
【００５０】なお、リーク手段ＴＲ１、第２のビット線
の一部Ｂ３、データ線ＤＬ２の潜在的なリーク電流が無
視できるほど小さい場合には、データ線ＤＬ２の電位の
変動は無視できるほど小さくなり、極めて安定して、メ
モリセルの情報を読み出すことができるということは言
うまでもない。
の一部Ｂ３、データ線ＤＬ２の潜在的なリーク電流が無
視できるほど小さい場合には、データ線ＤＬ２の電位の
変動は無視できるほど小さくなり、極めて安定して、メ
モリセルの情報を読み出すことができるということは言
うまでもない。
【００５１】センスアンプＳＡは、イコライズ信号ＥＱ
Ｕのレベルがハイである時刻Ｔ２〜時刻Ｔ３の間、つま
り、ディスチャージ期問に、センスアンプＳＡを非活性
にする。アドレス信号が変化した直後、データ線ＤＬ２
のレベルが変動するが、時刻Ｔ２〜時刻Ｔ３の間、セン
スアンプＳＡは、データ線ＤＬ２に接続されている端子
と、基準線に接続されている端子とを短絡するため、セ
ンスアンプＳＡは、不安定な状態にならない。イコライ
ズ信号ＥＱＵは、ディスチャージ信号ＤＩＳに基づいて
生成される。センスアンプＳＡは、データ線ＤＬ２の電
位と基準線の基準電圧Ｖｒｅｆとを比較し、比較した結
果に応じた出力電圧ＳＡｏｕｔを出力する。基準電圧Ｖ
ｒｅｆは、電圧Ｖｏｎと電圧Ｖｏｆｆとの中間の電圧で
あってもよい。
Ｕのレベルがハイである時刻Ｔ２〜時刻Ｔ３の間、つま
り、ディスチャージ期問に、センスアンプＳＡを非活性
にする。アドレス信号が変化した直後、データ線ＤＬ２
のレベルが変動するが、時刻Ｔ２〜時刻Ｔ３の間、セン
スアンプＳＡは、データ線ＤＬ２に接続されている端子
と、基準線に接続されている端子とを短絡するため、セ
ンスアンプＳＡは、不安定な状態にならない。イコライ
ズ信号ＥＱＵは、ディスチャージ信号ＤＩＳに基づいて
生成される。センスアンプＳＡは、データ線ＤＬ２の電
位と基準線の基準電圧Ｖｒｅｆとを比較し、比較した結
果に応じた出力電圧ＳＡｏｕｔを出力する。基準電圧Ｖ
ｒｅｆは、電圧Ｖｏｎと電圧Ｖｏｆｆとの中間の電圧で
あってもよい。
【００５２】図４に示すＮＡＮＤ型半導体記憶装置で
は、列方向のメモリセル群の一端が端子Ｖｃｃと第１カ
ラム選択手段Ｔ１１、Ｔ１２を介して接続され、列方向
のメモリセルの他端が、グランドＧＮＤと、リーク手段
と、第２カラム選択手段Ｔ１３、Ｔ１４とを介して接続
されている。図４に示すＮＡＮＤ型半導体記憶装置は、
第２カラム選択手段とグランドＧＮＤとの間に接続され
たリーク手段によって生じる電圧Ｖｂｉｔと基準電圧と
を比較することによって、選択されたメモリセルＭ２の
情報を読み出すことができる。このため、図４のＮＡＮ
Ｄ型半導体記憶装置は、図５の半導体記憶装置と同様の
効果を有する。
は、列方向のメモリセル群の一端が端子Ｖｃｃと第１カ
ラム選択手段Ｔ１１、Ｔ１２を介して接続され、列方向
のメモリセルの他端が、グランドＧＮＤと、リーク手段
と、第２カラム選択手段Ｔ１３、Ｔ１４とを介して接続
されている。図４に示すＮＡＮＤ型半導体記憶装置は、
第２カラム選択手段とグランドＧＮＤとの間に接続され
たリーク手段によって生じる電圧Ｖｂｉｔと基準電圧と
を比較することによって、選択されたメモリセルＭ２の
情報を読み出すことができる。このため、図４のＮＡＮ
Ｄ型半導体記憶装置は、図５の半導体記憶装置と同様の
効果を有する。
【００５３】なお、図５の半導体記憶装置では、センス
アンプＳＡはデータ線ＤＬ２と直接接続されているが、
図８に示すように、センスアンプＳＡはデータ線ＤＬ２
とトランジスタＴＳ２を介して接続されていてもよい。
このような構成によって、ディスチャージ期間にセンス
アンプＳＡとデータ線ＤＬ２とを電気的に切り離すこと
ができる。このため、ディスチャージ期間の間、センス
アンプの動作が安定する。
アンプＳＡはデータ線ＤＬ２と直接接続されているが、
図８に示すように、センスアンプＳＡはデータ線ＤＬ２
とトランジスタＴＳ２を介して接続されていてもよい。
このような構成によって、ディスチャージ期間にセンス
アンプＳＡとデータ線ＤＬ２とを電気的に切り離すこと
ができる。このため、ディスチャージ期間の間、センス
アンプの動作が安定する。
【００５４】また、図８の半導体記憶装置では、チャー
ジ手段ＴＣ１をＮチャネルＭＯＳＦＥＴで構成すること
によって、メモリセルアレイの全てをＮチャネルＭＯＳ
ＦＥＴで構成することができる。このため、図８の半導
体記憶装置は、図５の半導体記憶装置に比べて、チップ
面積を縮小させることができる。
ジ手段ＴＣ１をＮチャネルＭＯＳＦＥＴで構成すること
によって、メモリセルアレイの全てをＮチャネルＭＯＳ
ＦＥＴで構成することができる。このため、図８の半導
体記憶装置は、図５の半導体記憶装置に比べて、チップ
面積を縮小させることができる。
【００５５】（実施形態２）以下に、本発明による半導
体記憶装置の第２の実施形態を説明する。図９は、本発
明の半導体記憶装置の一実施形態を示している。第１の
実施形態と同じ構成には同じ参照符号を付し、基本的に
は説明を省略する。
体記憶装置の第２の実施形態を説明する。図９は、本発
明の半導体記憶装置の一実施形態を示している。第１の
実施形態と同じ構成には同じ参照符号を付し、基本的に
は説明を省略する。
【００５６】図９の半導体記憶装置は、マトリクス状に
配置された複数のメモリセルＭ１、Ｍ２、Ｍ３、Ｍ４
と、メモリセルのゲート電極に接続された複数のワード
線ＷＬ１、ＷＬ２〜ＷＬｎ〜ＷＬ３２と、複数の第１の
主ビット線Ｂ１１と、複数の第２の主ビット線ＢＴ２
と、複数の第３の主ビット線ＢＴ４と、複数の第１の副
ビット線Ｂ１２と、複数の第２の副ビット線ＢＴ１と、
複数の第３の副ビット線ＢＴ３と、複数の第４の副ビッ
ト線ＢＴ５と、複数の主ビット線および複数の副ビット
線から、主ビット線および副ビット線のうち少なくとも
１つを選択するカラム選択手段Ｔ１１、Ｔ１２、Ｔ２
１、Ｔ２２、Ｔ３１、Ｔ３２、Ｔ３３、Ｔ３４、Ｔ３５
と、カラム選択手段によって選択された主ビット線およ
び副ビット線をディスチャージするディスチャージ手段
ＴＤ１、ＴＤ２と、カラム選択手段Ｔ１１、Ｔ１２、Ｔ
３１、Ｔ３２によって選択された主ビット線に電荷をチ
ャージするチャージ手段ＴＣ１と、リーク手段ＴＲ１
と、センスアンプＳＡとを備えている。
配置された複数のメモリセルＭ１、Ｍ２、Ｍ３、Ｍ４
と、メモリセルのゲート電極に接続された複数のワード
線ＷＬ１、ＷＬ２〜ＷＬｎ〜ＷＬ３２と、複数の第１の
主ビット線Ｂ１１と、複数の第２の主ビット線ＢＴ２
と、複数の第３の主ビット線ＢＴ４と、複数の第１の副
ビット線Ｂ１２と、複数の第２の副ビット線ＢＴ１と、
複数の第３の副ビット線ＢＴ３と、複数の第４の副ビッ
ト線ＢＴ５と、複数の主ビット線および複数の副ビット
線から、主ビット線および副ビット線のうち少なくとも
１つを選択するカラム選択手段Ｔ１１、Ｔ１２、Ｔ２
１、Ｔ２２、Ｔ３１、Ｔ３２、Ｔ３３、Ｔ３４、Ｔ３５
と、カラム選択手段によって選択された主ビット線およ
び副ビット線をディスチャージするディスチャージ手段
ＴＤ１、ＴＤ２と、カラム選択手段Ｔ１１、Ｔ１２、Ｔ
３１、Ｔ３２によって選択された主ビット線に電荷をチ
ャージするチャージ手段ＴＣ１と、リーク手段ＴＲ１
と、センスアンプＳＡとを備えている。
【００５７】なお、第１の主ビット線Ｂ１１と、第２の
主ビット線ＢＴ２と、第３の主ビット線ＢＴ４とを第１
のビット線と呼んでもよいし、第１の副ビット線Ｂ１２
と、第２の副ビット線ＢＴ１と、第３の副ビット線ＢＴ
３と、第４の副ビット線ＢＴ５とを第２のビット線と呼
んでもよい。
主ビット線ＢＴ２と、第３の主ビット線ＢＴ４とを第１
のビット線と呼んでもよいし、第１の副ビット線Ｂ１２
と、第２の副ビット線ＢＴ１と、第３の副ビット線ＢＴ
３と、第４の副ビット線ＢＴ５とを第２のビット線と呼
んでもよい。
【００５８】複数のメモリセルＭ１、Ｍ２、Ｍ３、Ｍ４
は、複数のグループに分類される。複数のグループのう
ちの少なくとも１つのグループは、第１のカラム、第２
のカラム、第３のカラム、および第４のカラムを備えて
いる。あるグループに含まれるカラムうちの少なくとも
１つは、複数のメモリセルを備えている。メモリセル
は、ドレイン電極と、ソース電極と、ゲート電極とを備
えている。
は、複数のグループに分類される。複数のグループのう
ちの少なくとも１つのグループは、第１のカラム、第２
のカラム、第３のカラム、および第４のカラムを備えて
いる。あるグループに含まれるカラムうちの少なくとも
１つは、複数のメモリセルを備えている。メモリセル
は、ドレイン電極と、ソース電極と、ゲート電極とを備
えている。
【００５９】あるグループに属する第１のカラムに含ま
れるメモリセルＭ１のソース電極は、第２の副ビット線
にＢＴ１接続され、あるグループに属する第１のカラム
に含まれるメモリセルＭ１のドレイン電極は、第２の主
ビット線ＢＴ２に接続されている。
れるメモリセルＭ１のソース電極は、第２の副ビット線
にＢＴ１接続され、あるグループに属する第１のカラム
に含まれるメモリセルＭ１のドレイン電極は、第２の主
ビット線ＢＴ２に接続されている。
【００６０】あるグループに属する第２のカラムに含ま
れるメモリセルＭ２のソース電極は、第３の副ビット線
ＢＴ３に接続され、あるグループに属する第２のカラム
に含まれるメモリセルＭ２のドレイン電極は、第２の主
ビット線ＢＴ２に接続されている。
れるメモリセルＭ２のソース電極は、第３の副ビット線
ＢＴ３に接続され、あるグループに属する第２のカラム
に含まれるメモリセルＭ２のドレイン電極は、第２の主
ビット線ＢＴ２に接続されている。
【００６１】あるグループに属する第３のカラムに含ま
れるメモリセルＭ３のソース電極は、第３の副ビット線
ＢＴ３に接続され、あるグループに属する第３のカラム
に含まれるメモリセルＭ３のドレイン電極は、第３の主
ビット線ＢＴ４に接続されている。
れるメモリセルＭ３のソース電極は、第３の副ビット線
ＢＴ３に接続され、あるグループに属する第３のカラム
に含まれるメモリセルＭ３のドレイン電極は、第３の主
ビット線ＢＴ４に接続されている。
【００６２】あるグループに属する第４のカラムに含ま
れるメモリセルＭ４のソース電極は、第４の副ビット線
ＢＴ５に接続され、あるグループに属する第４のカラム
に含まれるメモリセルＭ４のドレイン電極は、第３の主
ビット線ＢＴ４に接続されている。
れるメモリセルＭ４のソース電極は、第４の副ビット線
ＢＴ５に接続され、あるグループに属する第４のカラム
に含まれるメモリセルＭ４のドレイン電極は、第３の主
ビット線ＢＴ４に接続されている。
【００６３】第１の主ビット線Ｂ１１は、カラム選択手
段の一部Ｔ３２を介して、第２の主ビット線ＢＴ２と接
続され、カラム選択手段の一部Ｔ３１を介して、第３の
主ビット線ＢＴ４と接続されている。
段の一部Ｔ３２を介して、第２の主ビット線ＢＴ２と接
続され、カラム選択手段の一部Ｔ３１を介して、第３の
主ビット線ＢＴ４と接続されている。
【００６４】第１の副ビット線Ｂ１２は、カラム選択手
段の一部Ｔ３３を介して、第２の副ビット線ＢＴ１と接
続され、カラム選択手段の一部Ｔ３４を介して、第３の
副ビット線ＢＴ３と接続され、カラム選択手段の一部Ｔ
３５を介して、第４の副ビット線ＢＴ５と接続されてい
る。
段の一部Ｔ３３を介して、第２の副ビット線ＢＴ１と接
続され、カラム選択手段の一部Ｔ３４を介して、第３の
副ビット線ＢＴ３と接続され、カラム選択手段の一部Ｔ
３５を介して、第４の副ビット線ＢＴ５と接続されてい
る。
【００６５】カラム選択手段Ｔ１１、Ｔ１２、Ｔ２１、
Ｔ２２、Ｔ３１、Ｔ３２、Ｔ３３、Ｔ３４、Ｔ３５に
は、カラム選択線ＣＳ１１、ＣＳ１２、ＢＳ１、ＢＳ
２、ＢＳ３、ＢＳ４、ＢＳ５が接続されている。カラム
選択手段Ｔ１１、Ｔ２１、Ｔ１２、Ｔ２２、Ｔ３１、Ｔ
３２、Ｔ３３、Ｔ３４、Ｔ３５は、ハイレベルの信号を
受け取るとオン状態になり、ロウレベルの信号を受け取
るとオフ状態になる。
Ｔ２２、Ｔ３１、Ｔ３２、Ｔ３３、Ｔ３４、Ｔ３５に
は、カラム選択線ＣＳ１１、ＣＳ１２、ＢＳ１、ＢＳ
２、ＢＳ３、ＢＳ４、ＢＳ５が接続されている。カラム
選択手段Ｔ１１、Ｔ２１、Ｔ１２、Ｔ２２、Ｔ３１、Ｔ
３２、Ｔ３３、Ｔ３４、Ｔ３５は、ハイレベルの信号を
受け取るとオン状態になり、ロウレベルの信号を受け取
るとオフ状態になる。
【００６６】ディスチャージ手段ＴＤ１、ＴＤ２は、デ
ィスチャージ信号ＤＩＳを受け取る。ディスチャージ信
号ＤＩＳは、ハイレベルまたはロウレベルの２つのレベ
ルをとる。ディスチャージ信号ＤＩＳがハイレベルであ
る間、カラム選択手段によって選択された主ビット線お
よび副ビット線の電位をグランドＧＮＤの電位と同じに
する。このことによって、メモリセルの情報を正確に読
み出すことができる。
ィスチャージ信号ＤＩＳを受け取る。ディスチャージ信
号ＤＩＳは、ハイレベルまたはロウレベルの２つのレベ
ルをとる。ディスチャージ信号ＤＩＳがハイレベルであ
る間、カラム選択手段によって選択された主ビット線お
よび副ビット線の電位をグランドＧＮＤの電位と同じに
する。このことによって、メモリセルの情報を正確に読
み出すことができる。
【００６７】ディスチャージ信号ＤＩＳは、図６に示す
構成によって、アドレス信号に基づいて生成される。
構成によって、アドレス信号に基づいて生成される。
【００６８】チャージ手段ＴＣ１は、ディスチャージ信
号ＤＩＳがロウレベルの間、カラム選択手段によって選
択された主ビット線に電荷を供給する。
号ＤＩＳがロウレベルの間、カラム選択手段によって選
択された主ビット線に電荷を供給する。
【００６９】センスアンプＳＡは、データ線ＤＬ２とト
ランジスタＴＳ２を介して接続されている。このような
構成によって、ディスチャージ期間にセンスアンプＳＡ
とデータ線ＤＬ２とを電気的に切り離すことができる。
このため、ディスチャージ期間の間、センスアンプの動
作が安定する。
ランジスタＴＳ２を介して接続されている。このような
構成によって、ディスチャージ期間にセンスアンプＳＡ
とデータ線ＤＬ２とを電気的に切り離すことができる。
このため、ディスチャージ期間の間、センスアンプの動
作が安定する。
【００７０】図９の半導体記憶装置では、チャージ手段
ＴＣ１をＮチャネルＭＯＳＦＥＴで構成することによっ
て、メモリセルアレイの全てをＮチャネルＭＯＳＦＥＴ
で構成することができる。このため、図９の半導体記憶
装置は、図５の半導体記憶装置に比べて、チップ面積を
縮小させることができる。
ＴＣ１をＮチャネルＭＯＳＦＥＴで構成することによっ
て、メモリセルアレイの全てをＮチャネルＭＯＳＦＥＴ
で構成することができる。このため、図９の半導体記憶
装置は、図５の半導体記憶装置に比べて、チップ面積を
縮小させることができる。
【００７１】また、図９の半導体記憶装置では、あるグ
ループは、オフ状態のカラムすなわち分離領域ＢＡＲを
挟んで、他のグループと隣接している。この結果、ある
グループに属する、第２および第３の主ビット線ＢＴ
２、ＢＴ４および第２〜第４の副ビット線ＢＴ１、ＢＴ
３、ＢＴ５は、他のグループに属する主および副ビット
線と電気的に分離される。このため、グループ間でリー
ク電流が流れることを防止することができ、消費電流を
低減することができる。
ループは、オフ状態のカラムすなわち分離領域ＢＡＲを
挟んで、他のグループと隣接している。この結果、ある
グループに属する、第２および第３の主ビット線ＢＴ
２、ＢＴ４および第２〜第４の副ビット線ＢＴ１、ＢＴ
３、ＢＴ５は、他のグループに属する主および副ビット
線と電気的に分離される。このため、グループ間でリー
ク電流が流れることを防止することができ、消費電流を
低減することができる。
【００７２】メモリセルＭ３の情報を読み出す場合に
は、所定のアドレス信号が選択手段（図示されず）に入
力される。選択手段が、所定のアドレス信号の一部に基
づいて、カラム選択線ＣＳ１１，ＢＳ１，ＢＳ４をハイ
レベルにし、カラム選択線ＣＳ１１，ＢＳ１，ＢＳ４以
外のカラム選択線をロウレベルにする。このことによっ
て、トランジスタＴ１１、Ｔ２１、Ｔ３１、Ｔ３４がオ
ン状態になり、第１の主ビット線ＢＴ１１、第１の副ビ
ット線ＢＴ１２、第３の副ビット線ＢＴ３、および第３
の主ビット線ＢＴ４が選択される。選択手段は、所定の
アドレス信号の一部に基づいて、ワード線ＷＬｎをハイ
レベルにし、ワード線ＷＬｎ以外のワード線をロウレベ
ルにする。このことによって、メモリセルＭ３が選択さ
れる。
は、所定のアドレス信号が選択手段（図示されず）に入
力される。選択手段が、所定のアドレス信号の一部に基
づいて、カラム選択線ＣＳ１１，ＢＳ１，ＢＳ４をハイ
レベルにし、カラム選択線ＣＳ１１，ＢＳ１，ＢＳ４以
外のカラム選択線をロウレベルにする。このことによっ
て、トランジスタＴ１１、Ｔ２１、Ｔ３１、Ｔ３４がオ
ン状態になり、第１の主ビット線ＢＴ１１、第１の副ビ
ット線ＢＴ１２、第３の副ビット線ＢＴ３、および第３
の主ビット線ＢＴ４が選択される。選択手段は、所定の
アドレス信号の一部に基づいて、ワード線ＷＬｎをハイ
レベルにし、ワード線ＷＬｎ以外のワード線をロウレベ
ルにする。このことによって、メモリセルＭ３が選択さ
れる。
【００７３】図５の半導体記憶装置がメモリセルの情報
を読み出す動作と同様に、図９の半導体記憶装置は動作
する。従って、図９の半導体記憶装置は図５の半導体記
憶装置と同様の効果を得る。
を読み出す動作と同様に、図９の半導体記憶装置は動作
する。従って、図９の半導体記憶装置は図５の半導体記
憶装置と同様の効果を得る。
【００７４】（実施形態３）以下に、本発明による半導
体記憶装置の第３の実施形態を説明する。図１０は、本
発明の半導体記憶装置の一実施形態を示している。第１
の実施形態と同じ構成には同じ参照符号を付し、基本的
には説明を省略する。
体記憶装置の第３の実施形態を説明する。図１０は、本
発明の半導体記憶装置の一実施形態を示している。第１
の実施形態と同じ構成には同じ参照符号を付し、基本的
には説明を省略する。
【００７５】図１０の半導体記憶装置の構成は、図５の
半導体記憶装置の構成と、以下に示す構成が異なる。図
５の半導体記憶装置は、データ線ＤＬ１に接続されるデ
ィスチャージ手段ＴＤ１と、データ線ＤＬ２に接続され
るリーク手段ＴＲ１とを備えているが、図１０の半導体
記憶装置はそれらの構成を備えていない。図５の半導体
記憶装置は、チャージ手段ＴＣ２を備えていないが、図
１０の半導体記憶装置は、データ線ＤＬ２に接続される
チャージ手段ＴＣ２を備えている。
半導体記憶装置の構成と、以下に示す構成が異なる。図
５の半導体記憶装置は、データ線ＤＬ１に接続されるデ
ィスチャージ手段ＴＤ１と、データ線ＤＬ２に接続され
るリーク手段ＴＲ１とを備えているが、図１０の半導体
記憶装置はそれらの構成を備えていない。図５の半導体
記憶装置は、チャージ手段ＴＣ２を備えていないが、図
１０の半導体記憶装置は、データ線ＤＬ２に接続される
チャージ手段ＴＣ２を備えている。
【００７６】チャージ手段ＴＣ１は、チャージ信号ＣＨ
Ｇ１に基づいて、端子Ｖｃｃとデータ線ＤＬ１とを接続
する。チャージ信号ＣＨＧ１のレベルは、ハイまたはロ
ウの２つのレベルをとる。チャージ信号ＣＨＧ１のレベ
ルがハイであると、チャージ手段ＴＣ１は端子Ｖｃｃと
データ線ＤＬ１とを接続する。チャージ信号ＣＨＧ１の
レベルがロウであると、チャージ手段ＴＣ１は端子Ｖｃ
ｃとデータ線ＤＬ１とを接続しない。
Ｇ１に基づいて、端子Ｖｃｃとデータ線ＤＬ１とを接続
する。チャージ信号ＣＨＧ１のレベルは、ハイまたはロ
ウの２つのレベルをとる。チャージ信号ＣＨＧ１のレベ
ルがハイであると、チャージ手段ＴＣ１は端子Ｖｃｃと
データ線ＤＬ１とを接続する。チャージ信号ＣＨＧ１の
レベルがロウであると、チャージ手段ＴＣ１は端子Ｖｃ
ｃとデータ線ＤＬ１とを接続しない。
【００７７】チャージ手段ＴＣ２は、チャージ信号ＣＨ
Ｇ２に基づいて、端子Ｖｃｃとデータ線ＤＬ２とを接続
する。チャージ信号ＣＨＧ２のレベルは、ハイまたはロ
ウの２つのレベルをとる。チャージ信号ＣＨＧ２のレベ
ルがハイであると、チャージ手段ＴＣ２は端子Ｖｃｃと
データ線ＤＬ２とを接続する。チャージ信号ＣＨＧ２の
レベルがロウであると、チャージ手段ＴＣ２は端子Ｖｃ
ｃとデータ線ＤＬ２とを接続しない。
Ｇ２に基づいて、端子Ｖｃｃとデータ線ＤＬ２とを接続
する。チャージ信号ＣＨＧ２のレベルは、ハイまたはロ
ウの２つのレベルをとる。チャージ信号ＣＨＧ２のレベ
ルがハイであると、チャージ手段ＴＣ２は端子Ｖｃｃと
データ線ＤＬ２とを接続する。チャージ信号ＣＨＧ２の
レベルがロウであると、チャージ手段ＴＣ２は端子Ｖｃ
ｃとデータ線ＤＬ２とを接続しない。
【００７８】チャージ信号ＣＨＧ１およびＣＨＧ２は、
図１１に示す変化検出部１および期間設定部３によって
生成される。変化検出部１は、アドレス信号を受け取
る。変化検出部１は、アドレス信号の変化を検出し、ア
ドレス信号の変化に応答して、信号ＡＴＤを期間設定部
２に出力する。信号ＡＴＤは、ハイレベルまたはロウレ
ベルの２つのレベルをとる。期間設定部３は、変化検出
部１から信号ＡＴＤを受け取る。期間設定部３は、信号
ＡＴＤに応答して、ロウレベルのチャージ信号ＣＨＧ１
をチャージ手段ＴＣ１に出力し、信号ＡＴＤに基づいて
予め決められた期間の間、ロウレベルのチャージ信号Ｃ
ＨＧ２をチャージ手段ＴＣ２に出力する。また、期間設
定部３は、ロウレベルのチャージ信号ＣＨＧ２が出力さ
れてから予め決められた期間が過ぎると、ハイレベルの
ディスチャージ信号ＤＩＳをディスチャージ手段ＴＤ２
に出力する。チャージ信号ＣＨＧ１およびＣＨＧ２の初
期レベルは、ハイであり、ディスチャージ信号ＤＩＳの
初期レベルは、ロウである。
図１１に示す変化検出部１および期間設定部３によって
生成される。変化検出部１は、アドレス信号を受け取
る。変化検出部１は、アドレス信号の変化を検出し、ア
ドレス信号の変化に応答して、信号ＡＴＤを期間設定部
２に出力する。信号ＡＴＤは、ハイレベルまたはロウレ
ベルの２つのレベルをとる。期間設定部３は、変化検出
部１から信号ＡＴＤを受け取る。期間設定部３は、信号
ＡＴＤに応答して、ロウレベルのチャージ信号ＣＨＧ１
をチャージ手段ＴＣ１に出力し、信号ＡＴＤに基づいて
予め決められた期間の間、ロウレベルのチャージ信号Ｃ
ＨＧ２をチャージ手段ＴＣ２に出力する。また、期間設
定部３は、ロウレベルのチャージ信号ＣＨＧ２が出力さ
れてから予め決められた期間が過ぎると、ハイレベルの
ディスチャージ信号ＤＩＳをディスチャージ手段ＴＤ２
に出力する。チャージ信号ＣＨＧ１およびＣＨＧ２の初
期レベルは、ハイであり、ディスチャージ信号ＤＩＳの
初期レベルは、ロウである。
【００７９】図１０の半導体記憶装置では、チャージ信
号ＣＨＧ１およびＣＨＧ２がロウレベルの期間だけ、チ
ャージ手段ＴＣ１およびＴＣ２を用いて、データ線ＤＬ
１およびＤＬ２の電位が端子Ｖｃｃの電圧Ｖｈｉになる
まで、電荷が充電される。ディスチャージ信号ＤＩＳが
ハイレベルになると、チャージ手段ＴＣ２がデータ線Ｄ
Ｌ２への電荷の充電を停止し、ディスチャージ手段ＴＤ
２によってデータ線ＤＬ２の電荷をクランドに放電す
る。
号ＣＨＧ１およびＣＨＧ２がロウレベルの期間だけ、チ
ャージ手段ＴＣ１およびＴＣ２を用いて、データ線ＤＬ
１およびＤＬ２の電位が端子Ｖｃｃの電圧Ｖｈｉになる
まで、電荷が充電される。ディスチャージ信号ＤＩＳが
ハイレベルになると、チャージ手段ＴＣ２がデータ線Ｄ
Ｌ２への電荷の充電を停止し、ディスチャージ手段ＴＤ
２によってデータ線ＤＬ２の電荷をクランドに放電す
る。
【００８０】以下に、図１０の半導体記憶装置がメモリ
セルＭ３の情報を読み出す動作を図１２を用いて説明す
る。選択手段（図示されず）は、アドレス信号に基づい
て、カラム選択線ＢＳ１、ＢＳ３、ＣＳ１１、およびＣ
Ｓ２１をハイレベルにする。このことによって、第１の
ビット線Ｂ１１および第２のビット線Ｂ１２が選択され
る。
セルＭ３の情報を読み出す動作を図１２を用いて説明す
る。選択手段（図示されず）は、アドレス信号に基づい
て、カラム選択線ＢＳ１、ＢＳ３、ＣＳ１１、およびＣ
Ｓ２１をハイレベルにする。このことによって、第１の
ビット線Ｂ１１および第２のビット線Ｂ１２が選択され
る。
【００８１】チャ一ジ手段ＴＣ１およびＴＣ２は、チャ
ージ信号ＣＨＧ１およびＣＨＧ２がロウレベルの期間、
選択された第１のビット線および第２のビット線に電荷
を充電する。
ージ信号ＣＨＧ１およびＣＨＧ２がロウレベルの期間、
選択された第１のビット線および第２のビット線に電荷
を充電する。
【００８２】チャージ信号ＣＨＧ２がハイレベルになる
とチャージ手段ＴＣ２はオフ状態になり、変わってディ
スチャージ手段ＴＤ１がオン状態になる。
とチャージ手段ＴＣ２はオフ状態になり、変わってディ
スチャージ手段ＴＤ１がオン状態になる。
【００８３】これにより、データ線ＤＬ２の電位は、端
子Ｖｃｃの電圧Ｖｈｉから、トランジスタＴ１１および
Ｔ３１、メモリセルＭ３、トランジスタＴ３３およびＴ
２１の閾値電圧Ｖｔｈだけ低下した電位まで電荷が放電
される。
子Ｖｃｃの電圧Ｖｈｉから、トランジスタＴ１１および
Ｔ３１、メモリセルＭ３、トランジスタＴ３３およびＴ
２１の閾値電圧Ｖｔｈだけ低下した電位まで電荷が放電
される。
【００８４】アドレス信号に基づいて選択されたメモリ
セルの状態によって、閾値電圧Ｖｔｈと端子Ｖｃｃの電
圧Ｖｈｉとの関係は変化する。
セルの状態によって、閾値電圧Ｖｔｈと端子Ｖｃｃの電
圧Ｖｈｉとの関係は変化する。
【００８５】メモリセルＭ３の閾値が低い状態（オン状
態）の場合には、閾値電圧Ｖｔｈが端子Ｖｃｃの電圧Ｖ
ｈｉより低くなり、データ線ＤＬ２の電位は接地電位ｏ
ｆｆより高い電位Ｖｏｎとなる（図１３）。
態）の場合には、閾値電圧Ｖｔｈが端子Ｖｃｃの電圧Ｖ
ｈｉより低くなり、データ線ＤＬ２の電位は接地電位ｏ
ｆｆより高い電位Ｖｏｎとなる（図１３）。
【００８６】一方、メモリセルＭ３の閾値が高い状態
（オフ状態）の場合には、第１のビット線Ｂ１１と副ビ
ットＢ１２との間に電流は流れず、データ線ＤＬ２の電
位が接地電位Ｖｏｆｆまでディスチャージ手段ＴＤ２が
電荷を放電する（図１３）。
（オフ状態）の場合には、第１のビット線Ｂ１１と副ビ
ットＢ１２との間に電流は流れず、データ線ＤＬ２の電
位が接地電位Ｖｏｆｆまでディスチャージ手段ＴＤ２が
電荷を放電する（図１３）。
【００８７】センスアンプＳＡには、データ線ＤＬ２の
電圧および基準電圧Ｖｒｅｆが印加される。センスアン
プＳＡは、データ線ＤＬ２の電圧および基準電圧Ｖｒｅ
ｆに基づいて、出力電圧ＳＡｏｕｔを出力する。
電圧および基準電圧Ｖｒｅｆが印加される。センスアン
プＳＡは、データ線ＤＬ２の電圧および基準電圧Ｖｒｅ
ｆに基づいて、出力電圧ＳＡｏｕｔを出力する。
【００８８】従って、図１０の半導体記憶装置は、図５
の半導体記憶装置と同様に、リーク電流による影響が少
ない第２のビット線の電位を測定するため、極めて安定
した読み出し動作を行うことができる。
の半導体記憶装置と同様に、リーク電流による影響が少
ない第２のビット線の電位を測定するため、極めて安定
した読み出し動作を行うことができる。
【００８９】
【発明の効果】本発明の半導体記憶装置によれば、マス
クＲＯＭやＥＥＰＲＯＭ等の不揮発性半導体記憶装置の
メモリセルの情報を読み出す場合、リーク電流が、選択
されたビット線に隣接するビット線へ流れても、リーク
電流の影響を受けにくいビット線の電位を測定すること
ができる。このため、半導体記憶装置のメモリセルの情
報を安定して読み出すことが可能になる。さらに、本発
明の半導体記憶装置は、半導体記憶装置のメモリセルの
情報を読み出している場合には、従来の半導体記憶装置
に比べて、ビット線に流す電流量を減らすことができ
る。
クＲＯＭやＥＥＰＲＯＭ等の不揮発性半導体記憶装置の
メモリセルの情報を読み出す場合、リーク電流が、選択
されたビット線に隣接するビット線へ流れても、リーク
電流の影響を受けにくいビット線の電位を測定すること
ができる。このため、半導体記憶装置のメモリセルの情
報を安定して読み出すことが可能になる。さらに、本発
明の半導体記憶装置は、半導体記憶装置のメモリセルの
情報を読み出している場合には、従来の半導体記憶装置
に比べて、ビット線に流す電流量を減らすことができ
る。
【図１】本発明の半導体記憶装置の一例である。
【図２】図１の半導体記憶装置のビット線の電位を示す
図である。
図である。
【図３】本発明の半導体記憶装置の一例である。
【図４】本発明の半導体記憶装置の一例である。
【図５】本発明の第１の実施形態である。
【図６】ディスチャージ信号を生成する回路の図であ
る。
る。
【図７】図５の半導体記憶装置のタイミングチャートで
ある。
ある。
【図８】本発明の半導体記憶装置の一例である。
【図９】本発明の第２の実施形態である。
【図１０】本発明の第３の実施形態である。
【図１１】ディスチャージ信号およびチャージ信号を生
成する回路の図である。
成する回路の図である。
【図１２】図１０の半導体記憶装置のタイミングチャー
トである。
トである。
【図１３】図１０の半導体記憶装置のビット線の電位を
示す図である。
示す図である。
【図１４】従来の半導体記憶装置の一例である。
【図１５】図１４の半導体記憶装置のビット線の電位を
示す図である。
示す図である。
【図１６】従来の半導体記憶装置の一例である。
ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２、ＢＳ１〜
４、ＢＳ１１、ＢＳ１２、ＢＳ１３、ＢＳ２１、ＢＳ２
２、ＢＳ２３ カラム選択線 ＷＬ１〜ＷＬ３２ ワード線 Ｂ１１ 第１のビット線 Ｂ１２ 第２のビット線 ＤＬ１、ＤＬ２ データ線 Ｍ１〜Ｍ４ メモリセル Ｔ１１〜Ｔ３４、ＴＳ２ トランジスタ ＴＤ１、ＴＤ２ ディスチャージ手段 ＴＣ１、ＴＣ２ チャージ手段 ＴＲ１ リーク手段 ＳＡ センスアンプ Ｖｃｃ 端子 ＧＮＤ グランドＧＮＤ
４、ＢＳ１１、ＢＳ１２、ＢＳ１３、ＢＳ２１、ＢＳ２
２、ＢＳ２３ カラム選択線 ＷＬ１〜ＷＬ３２ ワード線 Ｂ１１ 第１のビット線 Ｂ１２ 第２のビット線 ＤＬ１、ＤＬ２ データ線 Ｍ１〜Ｍ４ メモリセル Ｔ１１〜Ｔ３４、ＴＳ２ トランジスタ ＴＤ１、ＴＤ２ ディスチャージ手段 ＴＣ１、ＴＣ２ チャージ手段 ＴＲ１ リーク手段 ＳＡ センスアンプ Ｖｃｃ 端子 ＧＮＤ グランドＧＮＤ
Claims (7)
- 【請求項１】 マトリクス状に配置された複数のメモリ
セルと、複数のワード線と、複数の第１のビット線と、
複数の第２のビット線と、複数の第１のビット線の中か
ら任意の第１のビット線を選択する第１のカラム選択手
段と、複数の第２のビット線の中から任意の第２のビッ
ト線を選択する第２のカラム選択手段と、アンプと、を
備えた半導体記憶装置であって、 該複数のメモリセルのそれぞれは、ドレイン電極と、ソ
ース電極と、ゲート電極とを有し、該複数のメモリセル
は複数のカラム群に分類され、同一カラム群に属するメ
モリセルのドレイン電極は、任意の第１のビット線に接
続され、同一カラム群に属するメモリセルのソース電極
は、任意の第２のビット線に接続され、 あるカラム群に属するメモリセルのゲート電極は、他の
カラム群に属するメモリセルのゲート電極にワード線を
介して接続され、 該アンプが該選択された第２のビット線の電位を増幅す
る半導体記憶装置。 - 【請求項２】 前記選択された第１のビット線を第１の
電位にチャージする第１のチャージ手段をさらに備えた
請求項１に記載の半導体記憶装置。 - 【請求項３】 前記選択された第２のビット線を第２の
電位にチャージする第２のチャージ手段をさらに備えた
請求項１または２に記載の半導体記憶装置。 - 【請求項４】 前記選択された第１のビット線をディス
チャージする第１のディスチャージ手段と、前記選択さ
れた第２のビット線をディスチャージする第２のディス
チャージ手段をさらに備えた請求項１から３のいずれか
に記載の半導体記憶装置。 - 【請求項５】 前記選択された第１のビット線をディス
チャージする第１のディスチャージ手段をさらに備えた
請求項１から３のいずれかに記載の半導体記憶装置。 - 【請求項６】 前記選択された第２のビット線に流れる
電流をリークするリーク手段をさらに備えた請求項１ま
たは４に記載の半導体記憶装置。 - 【請求項７】 前記第１および２のディスチャージ手段
が、予め決められた時刻から一定の期間の間、前記選択
された第１のビット線および第２のビット線をそれぞれ
ディスチャージし、該予め決められた時刻から該一定の
期間が経過した後、前記第１のチャージ手段が、該選択
された第１のビット線を第１の電位にチャージする請求
項４に記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8038519A JPH09231783A (ja) | 1996-02-26 | 1996-02-26 | 半導体記憶装置 |
| TW085106435A TW326534B (en) | 1996-02-26 | 1996-05-30 | Semiconductor memory device |
| US08/724,929 US5757709A (en) | 1996-02-26 | 1996-10-02 | Semiconductor memory device |
| KR1019960057236A KR100211009B1 (ko) | 1996-02-26 | 1996-11-21 | 반도체 기억 장치 |
| EP97100468A EP0791936B1 (en) | 1996-02-26 | 1997-01-14 | Semiconductor memory device |
| DE69731015T DE69731015T2 (de) | 1996-02-26 | 1997-01-14 | Halbleiterspeicheranordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8038519A JPH09231783A (ja) | 1996-02-26 | 1996-02-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09231783A true JPH09231783A (ja) | 1997-09-05 |
Family
ID=12527529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8038519A Pending JPH09231783A (ja) | 1996-02-26 | 1996-02-26 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5757709A (ja) |
| EP (1) | EP0791936B1 (ja) |
| JP (1) | JPH09231783A (ja) |
| KR (1) | KR100211009B1 (ja) |
| DE (1) | DE69731015T2 (ja) |
| TW (1) | TW326534B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6188612B1 (en) | 1999-05-25 | 2001-02-13 | Sharp Kabushiki Kaisha | Semiconductor memory |
| JP2005025917A (ja) * | 2003-06-30 | 2005-01-27 | Hynix Semiconductor Inc | フラッシュメモリの読出し方法 |
| JP2006040442A (ja) * | 2004-07-28 | 2006-02-09 | Innotech Corp | データ読出し回路 |
| WO2008013135A1 (en) * | 2006-07-27 | 2008-01-31 | Nec Corporation | Audio data decoding device |
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| KR100240418B1 (ko) * | 1996-12-31 | 2000-03-02 | 윤종용 | 반도체 독출 전용 메모리 및 그의 독출 방법 |
| JP3919879B2 (ja) * | 1997-05-16 | 2007-05-30 | 株式会社ルネサステクノロジ | メモリ装置 |
| KR100282705B1 (ko) * | 1998-09-02 | 2001-02-15 | 윤종용 | 마스크 롬 |
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| ITMI20011150A1 (it) | 2001-05-30 | 2002-11-30 | St Microelectronics Srl | Multiplatore di colonna per memorie a semiconduttore |
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-
1996
- 1996-02-26 JP JP8038519A patent/JPH09231783A/ja active Pending
- 1996-05-30 TW TW085106435A patent/TW326534B/zh not_active IP Right Cessation
- 1996-10-02 US US08/724,929 patent/US5757709A/en not_active Expired - Lifetime
- 1996-11-21 KR KR1019960057236A patent/KR100211009B1/ko not_active Expired - Fee Related
-
1997
- 1997-01-14 DE DE69731015T patent/DE69731015T2/de not_active Expired - Lifetime
- 1997-01-14 EP EP97100468A patent/EP0791936B1/en not_active Expired - Lifetime
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