TW200423208A - Semiconductor device and the manufacturing method thereof - Google Patents

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Description

200423208 玖、發明說明： 【發明所屬之技術領域】 本發明係關於包含電容，特別是包含MIM(Metal Insulator Metal :金屬-絕緣-金屬）電容之半導體裝置及其製造方法。 【先前技術】 伴隨著通信技術之發達，近年，大量的個人電腦（PC)或 掌上型電腦（PDA)與網路連線使用。今後，預測於多數的家 用電器產品（錄放影機、冰箱、空調等）亦將與網路連線使用。 以如此多數的機器形成網路之情形，特別是於一般家庭 内，並不適用施行於辦公室等將各個機器間以配置LAN線 構成網路之方法，認為今後將會以利用無線之無線連接成 為主流。因此，認為於今後大部分的LSI晶片將附加RF通信 功能。 該種LSI於先前係以複數晶片構成。例如由RF類比裝置 (SiGe-BiCMOS等）之晶片與CMOS邏輯裝置之晶片所構 成。由於在掌上型電腦等重視小型化，要求上述LSI以RF 混載LSI小型化。RF混載LSI係將RF類比裝置與CMOS邏輯 裝置單晶片化。 為將RF類比裝置與CMOS邏輯裝置單晶片化，需要整合 兩裝置之製造步驟。RF類比裝置係由電阻、電感、電容等 構成。CMOS邏輯裝置係由複數CMOS電晶體所構成。因 此，為實現RF混載LSI，將產生需要開發新穎的RF-CMOS 製程，例如將CMOS邏輯製程作為基礎，於此整合RF類比 裝置之製程。
O:\91\91429.DOC 200423208 於整合兩製程，首先成為問題的是MIM電容之構造及其 製程。其理由如下。 作為在RF混載LSI中的RF類比裝置用之MIM電容之特徵 之一，可舉出電容面積大到數百平方微米。因此，電容面 積之削減，即，增加單位面積之電容量，對於晶片面積之 削減及電路Q值之增加非常重要。 又，RF類比裝置用之MIM電容被要求有良好的配對性。 因為，RF類比電路係包含利用對稱電路進行輸出差分之演 算電路，以配對使用於該演算電路之電容容量，回應特性 需以非常高的精度一致。 為提高面積大的MIM電容之容量密度，以從先前被用於 DRAM之電容之將電極3維化增大側邊面積之方法並無效 果。其理由如下。 由於DRAM之電容由上所看之面積（S1)非常小，故將電極 3維化增大側邊面積（S2)之情形S2/S1之比呈非常高。因此， 於DRAM電容之情形，藉由將電極3維化，可容易地增加電 容密度。 另一方面，使用於RF混載LSI之電容，與DRAM之電容相 比，S1非常的大，稍微將S2變大，S2/S1之比並不會變大很 多。單只是，藉由將電極加工成柱狀使側邊面積變大，以 使S2/S 1之比充分增大，需要數十微米高之電極。但如此高 的電極，並不實際。 不使用如此南的電極增大S 2之方法’已知有於電極之側 面形成細微的凹凸。但是使用具有如此複雜的形狀之電極
O:\9l\91429.DOC 200423208 之情形’難以實現具有良好的配對性之MIM電容。 不將電極3維化而增加容量密度之其他方法，可考慮將 MIM電容之介電質膜材料，由先前所使用之氮氧化矽取 j、使用氧化组（丁&2〇5)、氧化銳（Nb2〇5)或者鈦酸鋇等高介 :常數材料，(例如，專利文獻卜2)。但是，使用該種：： 質材料之情形，本發明者發現有後述之問題。 [專利文獻1] 特開2000_183289號公報 [專利文獻2] 特開2000_208720號公報 [發明所欲解決之課題] ^上述，作為增加RF混載LSI中之⑽員比裝置用之咖 电谷之容量密度之手段’已知有將電極3維化、或者於電極 側面形成多數細微凹凸。但是，前者之手法需要數十微米 南之電極故不實際，後者之手法難以實現良好的配對性。 本《明係考慮上述情事所進行者’其目的係提供可容易 地增加電容密度之MIM電容之半導體裝置及其製造方法。 【發明内容】 [解決課題之手段] 於本案所揭示之發明之中，將具有代表性 說明如下。 奶 即’為達成上述目的，於關於本發明之半導體裝置，I 備··半導體基板’及設於前述半導體基板之上方之電容/，' 其特徵在於：前述電容具備：下部電極，其包含金屬；第！
O:\91\91429.DOC 200423208 介電質膜’其係設於下部電極之上方，包含氧化组或氧化 =作，於上面含有凸部；上部電極，其包含金屬，且設於 前述第1介電質膜之凸部上方；第2介電質膜，其設於前述 下部電極與前述第1介電f膜之間，具有較前述介電質 膜小之介電常數；以及第3介電f膜，其係設於前述第^介 電質膜之前述凸部與前述上部電極之間，具有較前述^ 介電質膜小之介電常數。 _ Μ不赞明之半導體裝置之製造方法，其具有：準 I半導體基板之步驟；於前述半導體基板之上方，形成包 2.含有金屬之下部電極；積層介電質膜；及較前述下部 :極::含有金屬之上部電極之電容之步驟，其特徵在 迷形成電容之步驛具有：形成成為前述下部電極之 電膜之步驟；於前述第1導電膜上，形成包含氧化如 鈮：第1介電質膜;形成具有較第1介電質膜2小之介 二之/ 2及弟3介電f膜’且，將該等介電質膜以前述 弟2介電質膜、第i介電質膜、 _電膜上形成一前述第3 = =前述上部電極之第2導電臈之步驟；_前述第巧電 去料t部電極之㈣；實施前述第3介電體膜，除 之：：U部電極之側面更外側部分之前述第3介電質膜 =驟；韻刻前述第〗介電質膜，除去由前述 質膜 之上面到前述第1介電質膜之中途之部八B —貝膑 電極之侧面更外側部分之前述第,介電^之=前述上部 本發明之上述《及其他目的舆新賴之特徵，應由本說明
0 \91\91429.DOC 200423208 書之記載以及附圖可以明瞭。 【實施方式】 首先’ 兄明成為本發明之基礎之發明者之研究结果及呀 論結果等。 如鈾述，作為不將電極3維化而增加容量密度之手法，作 為MIM電容之介電質膜之材料，可考慮使用氧化鈕、氧化 鈮等高介電常數材料。 特別是氧化鈕，可認為是實現低漏電流且高容量密度之 電容之最佳材料。作為其理由之一係，氧化鈕即使在非晶 狀態仍可呈現30左右之高介電常數。作為其他理由有，氧 化鈕之結晶化溫度高達70(rc前後（高介電常數材料一般結 晶化則漏電流容易增大。）。 #然而，根據本發明者之銳意研究，了解到使用氧化鈕或 氧化鈮之電容，較使用先前以PECVD(piasma Enhanced
Chemical Vap〇r Dep〇siti〇n:電製辅助化學氣相沈積法）法所 形成之矽氮化膜（PECVD_SiN膜）之電容，配對性差。 於此探九其原因之結果，了解到以下原因。 =容施加電壓，於電容蓄積電荷，則如，⑷所示，由 ::電極93經由介電質膜92至下部電極91之電力線94之大 邛分’會成為將上部電極93與下部電極91以最短聯繫之直 線’:於電容之外緣部則電力線94會超出電容之外部。如 此之屯力線94之超出程度’ 一般下部電極91較上部電極％ 大之灯類比電路之MIM電容，較上部電極與下部電極之尺 寸大致相等之電容為大。
O:\91\91429.DOC 200423208 带—電谷之向外部超出之電力線94，會受到電容周圍之 了或電场、磁场之影響。因此，超出電容外部之電力線 94 ’影響電容之回應。 MIM電容具有數百微米之外周，由周圍所受之影響大。 tt電路之MIM電容’異於用在數位電路之〇讓電 容，被要求線性或配對性之回應性。 因此，此種MIM電容，大大地受到超出電容外部之電力 線與電#周圍之電場、磁場之交談之影響，進—步使用上 述MIM電容之類比雷^^主 、匕包路特性亦大大地受到上述交談之影 響0 當然，關於如此由外部受到擾亂㈣題，於使时氮化 膜作為介電質膜之先前所使用之MIM電容亦存在。 但是，氧化叙或氧化銘等高介電常數材料作為mim電容 之介電質膜之材料使用之情形，如圖1(b)所示，電力線％ 將大大地超出電容之外部（電力線94之密度表示電場之強 度。）。於圖1(b)，顯示電容外部之電場到與圖⑼之與其 成為相同強度之處之電力線94。 於此’覆蓋圖2之電容之層間絕緣臈（無圖示），通常係以 si〇2為基礎之絕緣膜，由於該介電數為3〜4左右。因此，介 電質膜92之介電常數，比上述層間絕緣膜之介電常數大。 電力線94之密度，向與電力線94之方向垂直之方向連續 地變化。電力線94之密度可以變化的是，只有上部電極％ 及下部電極91之表面，或者具有相異介電常數之材料之間 之介面（上部電極93/介電質膜92、介電質膜92/下部電極
O:\91\9I429.DOC -10- 200423208 91)0 因此，使用氧化鈕等之高介電常數材料之情形，由電場 之連續性，電場，即由於電力線94容易超出電容外部，入 射於圖1(b)之介電質膜92附近之電力線94之密度非常高。此 為，招致使用高介電常數膜之MIM電容之配對性惡化。 於w電質材料使用氧化鈕或氧化鈮之MIM電容，於電極 材料使用白金之情形，可得非常低的漏電流。 但是，於該種MIM電容，於介電質材料使用氧化鈕或氧 化鈮之情形，發現由於上部/下部電極之電極材料會還原氧 化鈕或氧化鈮，產生難以實現低漏電流之新問題。 以下，參照圖面，說明可以解決上述問題之關於本發明 實施形態之高容量密度MIM電容。 (苐1實施形態） 於圖2’表示作為高介電質材料使用氧化鈕或氧化鈮之關 於本發明之第1實施形態之MIM電容之構造及電力線。於圖 2’僅顯示MIM電容之一邊半部。又，MIM電容係形成於係 基板之上方，於矽基板與MIM電容之間，形成有例如，未 示於圖之多層導線層、半導體元件等。 本實施形態之MIM電容，具備：第丨介電質膜2，其係設 於下部電極i，與下部電極!之上方，以氧化鈕或氧化鈮作 為主成分，於中央部含有凸部；上部電極]，其係設於第1 介電質膜2之凸部上方；第2介電質膜4，其設於下部電極工 共第1 ;1電負膜2之間，具有較第1介電質膜2小之介電常 數，以及第3 ;丨包枭膜5，其係設於上部電極3與第丨介電質
O:\91\91429.DOC -11 - 200423208 '之凸σ卩之間，具有較第1介電質膜2小之介電常數。 下部電極1與上部電極3之材料為，例如氮化鈦或者氮化 1-第1 " «貝膜2之材料為，例如氧化组或氧化銳（介電常 數均約為30)。 下部電極1與上部電極3之材料為，例如氮化鈦或者氮化 叙之情形」第1及第3介電質膜2、5之材料，以氧化銘 (2 3)氮化矽、氧化铪及氧化錘之至少一種為佳。其理 由如下。 上述介電質材料’不與氮化鈦及氮化域應。因此，使 用上述介電質材料之情形，下部電極i與第2介電質膜*之介 上部電極3與第3介電質膜5之介面可以形成良好的蕭特 基障壁。藉此，可以圖謀漏電流之減低。 产又’上述介電質材料之介電常數為75〜2〇，較氧化如及 ==之介電數低，較叫系之相絕緣臈之介電常數 (3〜3.9)大。因此’適於實現本實施形態之效果。 具有如此構造之職電容，藉由如下步驟而得，例如， 於下部電極1(第1導電膜）上，依序沈積第2介電質臈4、糾 介電質联2、第3介電質膜5、上部電極3(第2導電膜），其後， 依序蝕刻上部電極3、第3介電質膜5、第…電 此時’上部電極3及第3介電質膜5之周緣部全由勉 除，惟第1介電質膜2之周邊部僅餘刻去除到中途之、、罙声 又，第2介電質膜4完全不韻刻。因此，可 ： :上二電極3、第3介電質膜5及第i介電質膜2，特別= 弟书質版2時對第2介電質膜4之損傷為起因之漏電流之
O:\91\91429.DOC -12- 200423208 增加。 為減低漏電流，盡量使上部電極3較下部電極〗小，使上 部電極3之㈣面與下部電極以側面之間之距離大為有效。 當使上部電極3變小則電荷之f積量會減少，惟藉由使用氧 化組或氧化銳作為高介電f材料，故可確保蓄積量。而且， 根據本實施形態’如以下所說明，即使利用氧化鈕或氧化 鈮亦可抑制配對性之惡化。 本實施形態之MIM電容，如圖2所示，較示於圖吵）之麵 電容，可抑制超出MIM電容外部之電力線6。因此，可以抑 制麵電容周邊之電場或磁場之交談。上述電場或磁場， 係由例如MIM電容周圍之導線等所產生。 示於圖2之電力線6之分布（電場分布），係於第^電質膜 2之材料使用氧化紐、第丄及第3介電質膜2、5之材料使用氧 化鋁之情形者。 抑制電力線6超出MIM電容外部之理由係，電場於麵電 容側面需具有連續性（於圖2電力線6之密度需相等。）其結 果，電力線6，被封入第2介電質臈4中。 又，本實施形態之情形，由於上部電極3與第…電質膜2 之間，设有第1介電質膜2之介電常數之-半程度以下(<15) 之第3介電質膜5,減少了上部電極3附近之介電常數。 其結果，由電場之連續性，較上部電極3直接設於第沙 電鲁膜2之情形(圖1⑻)’可以抑制通過第1介電質膜2之電 力線？夢出(圖2)。此亦為抑制電力線6超出廳電容之外 部（電場之參出）之理由之一。
O:\91\91429.DOC -13- 200423208 惟，於上部電極3與第1介電質膜2之間設，較第丨介電質 膜2介電常數低之第3介電質膜5，由MIM電容之觀點係損 失，因此第3介電質膜5之膜厚薄為佳。 焉 又，如圖3所示，於裝置中之MIM電容上，一般沈積較第 1介電質膜2介電常數小之層間絕緣膜7。其結果，於第 電質膜2之凸部周圍以較其介電常數小之層間絕緣膜（第* W電質膜）7包圍。藉此，上部電極3附近之介電常數變小， 抑制超出電容外部之電力線（電場之滲出）。 所如此根據本實施形態，用氧化鈕膜或氧化鈮膜作為介電 質膜’可以抑制惡化配對性之原因之電力線6(電場之滲 超出MIM電容外部。 因此，根據本實施形態，可實現高配對性、低漏電流及 南容量密度之聰電容。藉此，可使被預測將搭載於今後 所有機器之職載LSI晶片之面積小，從而可以實現上述機 器之小型化。 再者，於本實施形態，_第2介電質膜4，直接與下部電 極1及第^介電質膜2相接，惟亦可介由其他膜間接地接觸。 同樣地’第3介電質膜5,直接與上部電極3及第α電質膜2 相接，惟亦可介由其他膜間接地接觸。 (第2實施形態） ^4及圖5係表示包含關於本發明之第2實施形態之麵 私谷之半導體裝置之製造步驟之剖面圖。 上述麵電容之上部電極及下部電極，係藉由濺鑛法形 成之乳化鈦。又，上述麵電容之介電質膜，係包含：藉
O:\91\91429.DOC -14- 200423208 由反應性濺鍍法形成之下部氧化鋁膜（第2介電質膜）；於下 部氧化鋁膜上藉由反應性濺鍍法形成氧化鈕膜（第丨介電質 膜）；於上述氧化鈕膜上藉由反應性濺鍍法形成上部氧化鋁 膜（第3介電質膜）之積層介電質膜。 以下詳細說明本實施形態之MIM電容之製造方法。 圖4⑷係表示，習知之包含M0S電晶體、元件隔離區域、 多層導線層之矽基板。於本實施形態，於圖4(a)之多層導線 層上製造MIM電容。 本實施形恶之MIM電容，係例如類比電路用之電容、特 別是包含RF電路之類比電路（例如，RF收信部之濾波器）用 之黾谷。上述RF電路係RF混載L SI中之電路。 圖4(a)所示習知構造，藉由習知之標準的邏輯製程所形 成。以下，簡單說明為形成圖4(a)之構造之步驟。 首先，於矽基板11上，形成元件隔離區域（STI)12、閘極 電極部（閘極絕緣膜、閘極電極、閘極上部絕緣膜、閘極侧 壁絕緣膜）13、源極/汲極區域14，其後，於基板之全面沈積 層間、、、邑緣膜15，平坦化裝置面之表面。源極/没極區域14， 係具有LDD構造者，惟圖中省略ldD構造。 其次，蝕刻層間絕緣膜15,形成接觸孔，其後，於該接 觸孔内形成插塞16。 其次，依序於基板之全面上形成矽氮化膜17、層間絕緣 膜18，蝕刻層間絕緣膜18、矽氮化膜17開介層孔，其後， 藉由雙鑲嵌製程，於上述介層孔内形成阻障金屬膜19、導 線及插塞（DD導線）20。如此地得到第1層之金屬導線層。阻
O:\91\91429.DOC -15- 200423208 P羊金屬膜19係例如氮化鈦膜，DD導線20為例如Cu-DD導 線。又，於各DD導線步驟，係藉由例如電鍍法於導線溝及 連接孔内部進行埋入金屬之步驟。 其後’藉由與第1層金屬導線層同樣的方法，藉由形成矽 氮化膜21、層間絕緣膜22、阻障金屬膜23、DD導線24、矽 氮化膜25、層間絕緣膜26、阻障金屬膜27、DD導線28、矽 氣化膜29 ’得到第2層金屬導線層、第3層金屬導線。 其次’如圖4(b)所示，於矽氮化膜29上，以濺鍍法依序 形成成為下部電極之鈦膜3〇、氮化鈦膜31。鈦膜3〇，經由 開口於矽氮化膜29中之接觸孔及於該接觸孔内形成之插 基，與上述多層導線層電性連接。上述插塞為，例如，藉 由雙鑲嵌製程，與鈦膜30同時形成之鈦插塞。 其-人，藉由使用鋁金屬靶之反應性濺鍍法，如同圖（b)所 不，於氮化鈦膜31上形成由氧化鋁所成之第2介電質膜（以 下，於本實施形態，稱為下部氧化鋁膜。）32。製程氣體為 Ar與〇2之混合氣體，成膜溫度為室溫，Ar/〇2流量比為u， 濺鍍功率為1.8 kW。濺鍍裝置為使用DC型者。下部氧化鋁 膜32之膜厚為3 nm。 其次，藉由使用鈕金屬靶之反應性濺鍍法，如同圖（…所 示，於下部氧化鋁膜32上形成由氧化鈕所成之第1介電質膜 (以下，於本實施形態，稱為氧化鈕膜。）33。製程氣體為 Ar與〇2之混合氣體，成膜溫度為2〇〇。〇，A"〇2流量比為 1.3，濺鍍功率為丨kW。濺鍍裝置為使用DC型者。氧化鈕 膜33之膜厚為30 nm，介電常數為25。
0:\91\91429.D0C -16 - 200423208 其次:如同圖（b)所示’以反應性濺鍍法S氧化叙膜33上 形成由氧化鋁所成之第3介電質膜（以下，於本實施形態， 稱為上部氧化紹膜。）34，接著，不打破真空，連續地藉由 賤鑛法於上：氧化紹膜34上形成成為上部電極之氮化鈦膜 35 ’其後’藉由PECVD法，於氮化鈦膜35之上形成石夕氮化 膜36。上部氧化_34之條件係與下部氧化銘㈣相同。 氧化鋁34之膜厚為8 nm。 其次，如圖4(c)所示，於矽氮化膜36上形成光阻圖案”， 以光阻圖案37作為掩膜兹刻秒氮化膜％，將光阻圖案η轉 印至矽氮化膜36。其後藉由去光阻去除光阻圖案”。 其次，如圖4(d)所示，以矽氮化膜36作為掩膜，使用氟 系蝕刻氣體之RIE製程蝕刻氮化鈦膜35，接著，將氟系蝕刻 氣體變更為氯系蝕刻氣體，以RIE製程蝕刻上部氧化鋁膜 34，進一步，將氯系蝕刻氣體變更為氟系蝕刻氣體與氧氣 之混合氣體，將氧化鈕膜33以指定時間之RIE製程蝕刻5nm 右猎此 了件特疋形狀之上部電極35及於上部電極35 下方具有凸部之氧化麵膜33。 其次’如圖5(a)所示，矽氮化膜36及氧化鈕膜33上形成光 阻圖案38,其後，以光阻圖案38作為掩膜藉由RIE製程依序 蝕刻氧化鈕膜33、下部氧化鋁膜32、氮化鈦膜31、鈦膜3〇， 得到特定形狀之氧化鈕膜33、下部氧化鋁膜32及下部電極 30、31。其後藉由去光阻去除光阻圖案％。 於以上之步驟，完成MIM電容之基本構造。其後，如圖 5(b)所示，於基板之全面形成層間絕緣膜39,而接著形成上
0:\91\9I429.D0C -17- 200423208 邛2極35之引出電極4〇ι及下部電極31之引出電極402之步 驟等白知步驟。於圖6，表示經由以上之製造步驟所得本實 施形態之半導體裝置之剖面圖。 、 引出電極4〇1、4〇2之具體製程係如下，首先，藉由微影製 程及RIE製程，蝕刻形成分別連通層間絕緣膜39、矽氮化膜 36、氧化鈕膜33、下部氧化鋁膜32形成分別連通，上部電 極35、下部電極31及多層導線層之第1、第2及第3接觸孔。 於上述RIE製程，使用氟系蝕刻氣體。 其次，埋入第1、第2及第3之接觸孔内的方式，藉由濺鍍 法於基板之全面上形成鋁膜，其後，藉由微影製程及rie 製程加工得到引出電極4〇ι、4〇2。 於此’層間絕緣膜39之介電常數以低於氧化鈕膜33之介 電常數為佳。通常，於層間絕緣膜39,使用所謂被稱為比…斗 膜之低介電常數膜，因此可以滿足上述要件。 當層間絕緣膜3 9形成於基板之全面上，則於氧化鈕膜3 3 之凸部周邊上形成層間絕緣膜39，氧化鈕膜33之凸部之周 圍以較其介電常數低之層間絕緣膜39包圍。其結果，上述 電極36附近之介電常數變小，可抑制電力線超出電容外部 (電場之滲出）。 本貫施形悲之MIM電容之谷ϊ為’ 3·5 ίΤ/ μπι2。於本實施 形態，與第1實施形態相同地，可實現高配對性、低漏電流 及高容量密度之ΜΙΜ電容。藉此，可使被預估將搭載於今 後所有機裔之RF混載LSI晶片之面積小’從而可以實現上述 機器之小型化。
O:\9I\91429.DOC -18 - 200423208 本發明者，準備如圖7所示之七個MIM電容作為比較例 (reference)。於比較例1〜7之MIM電容，相當於本實施形態 之MIM電容之部分，付予與本實施形態之MIM電容相同之 參照符號。又，為求簡單省略矽氮化膜29、層間絕緣膜39 及引出電極4(h、402。 比較例1(圖7(a))係作為介電質膜使用一個氧化钽膜之電 容，即係由本實施形態之MIM電容去除下部及上部氧化鋁 膜32、34之MIM電容。 比較例2(圖7(b))係由本實施形態之MIM電容去除下部及 上部氧化鋁膜32、34者，且係具備於上部電極35之下方沒 有凸部之平坦的氧化鈕膜33之MIM電容。 比較例3(圖7(c))係作為介電質膜，使用氧化鈕膜，及僅 於氧化鈕膜與上部電極之間設氧化鋁膜之電容，即係由本 實施形態之MIM電容去除下部氧化鋁膜32之MIM電容。 比較例4(圖7(d))係由本實施形態之MIM電容去除下部氧 化鋁膜32之MIM電容者，且係具備於上部電極35之下方沒 有凸部之平坦的氧化鈕膜33之MIM電容。 比較例5(圖7(e))係作為介電質膜，使用氧化鈕膜，及僅 於氧化钽膜與下部電極之間設氧化鋁膜之電容，即係由本 實施形態之MIM電容去除上部氧化鋁膜34之MIM電容。 比較例6(圖7(f))係由本實施形態之MIM電容去除上部氧 化鋁膜34之MIM電容者，且係具備於上部電極35之下方沒 有凸部之平坦的氧化钽膜33之MIM電容。 比較例7(圖7(g))係除了具備於上部電極35之下方沒有凸 O:\91\91429.DOC -19- 200423208 部之平坦的氧化钽膜33之MIM電容之外，與本實施形態相 同之MIM電容。 比較例1〜6之氧化鈕膜33之膜厚，以使比較例1〜6之電容 容量與本實施形態之電容容量相同的方式選擇。比較例7 之氧化钽膜33之膜厚，與本實施形態之氧化鈕膜33之膜厚 相同。 於表1表示，對於比較例1〜7及本實施形態之MIM電容， 以電容之配對性（3 σ匹配）之值，及以100°C施加條件土3.6V 評價漏電流之值。 [表1] 凸部 3σ matching 漏電流[+3.6V] 漏電流[-3.6V] 比較例l(Ta205) 有 3.1%μπι2 2.7E-6A/mm2 3.2E-6A/mm2 比較例2(Ta205) 無 6.6%μπι2 8.2E-7A/mm2 9.5E-7A/mm2 比較例 3(Ta205/Al203) 有 2.9%μηι2 2.8E-llA/mm2 1.5E-9A/mm2 比較例 4(Ta205/Al203) 無 6.5%μηι2 2.9E-llA/mm2 2.1E-10A/mm2 比較例 5(Al2〇3/Ta2〇5) 有 1.8%μηι2 1.5E-9A/mm2 2.3E-9A/mm2 比較例 6(A1203/Ta205) 無 3.8%μπι2 2.1E-10A/mm2 2.8E-llA/mm2 實施形態 (Al203/Ta205/Al203) 有 1 Α%μτη2 8.2E-12A/mm2 8.8E-12A/mm2 比較例7 (Al203/Ta205/Al203) 無 4.4%μιη2 8.1E-12A/mm2 8.5E-12A/mm2 由表1，使用表面為平坦之氧化钽膜33之MIM電容（比較 例1)，與使用於上部電極35之下方具有凸部之氧化钽膜33 之MIM電容（比較例3、5、實施形態）相比，可知配對性差。 又，不是氧化鋁膜32/氧化鈕膜33/氧化鋁膜34之3層構造 (實施形態），而為氧化钽膜33之單層構造、或以氧化钽膜33 與氧化鋁膜32(或氧化鋁膜34)之2層構造之情形、使用於上 部電極35之下方具有凸部之氧化鈕膜33之情形（比較例1、 O:\91\91429.DOC -20- 200423208 5)可知均可得到良好的配對性。但是，漏電流與本實施 形恶相比反映出氧化鈕膜33與氮化鈦膜3 ι(或氮化鈦膜35) 之反應而差。 又’使用僅於下部電極設氧化鋁膜之2層構造之電容介電 貝膜之h形（比較例3)，雖漏電流顯示某種程度的低值，但 僅於上部電極，設氧化鋁膜之2層構造之電容介電質膜之情 形（比較例5)，與比較例3相比可知漏電流大。 該理由可認為如下，使用於上部電極35之下方具有凸部 之氧化鈕膜33之電容之製造製程，包含藉由Rm製程蝕刻之 氧化鈕膜33之步驟（圖4(d))。於此時之步驟，於氧化鈕膜33 中產生缺陷’氧化鈕膜33之絕緣性大幅地降低。認為如此 之絕緣性降低為增加漏電流之原因。因此，了解到於電容 之至少下部電極侧需要夾氧化鋁膜等介電質膜。 又’使用於上部電極35之下方具有凸部之氧化鈕膜33之 情形，亦可知與上部電極35接觸之介電質膜為氧化鋁膜34 之情形（比較例5、實施形態）之方，較與上部電極35接觸之 介電質膜為氧化鈕膜33之情形（比較例卜3)可得良好的配對 性。 口此，可知上部電極3 5與氧化組膜3 3之間，設介電常數 較氧化鈕小之材料所成之介電質膜，不僅可抑制漏電流， 於貫現良好的配對性亦有效。 (第3實施形態） 本實施形態之MIM電容與第2之實施形態相異之點係，使 用氧化錐（ΖΓ〇2)膜作為第2及第3之介電質膜，使用氧化鈮作
O:\91\91429.DOC -21 - 200423208 為第1介電質膜。 本實施形態之MIM電容與第2實施形態之MIM電容具有 相同構造，故參照用於說明第2實施形態之圖4及圖5，說明 本實施形態之包含MIM電容之半導體裝置之製造方法。 首先，如圖4(a)所示，以習知製程形成包含MOS電晶體、 元件隔離區域、多層導線層之石夕基板。 其次，如圖4(b)所示，於矽氮化膜29上，以濺鍍法依序 形成成為下部電極之鈦膜3 〇、氮化鈦膜3 1。至此與第2實施 形態相同。 其次，藉由使用鍅金屬靶之反應性濺鍍法，如同圖化）所 示，於氮化鈦膜31上形成由氧化鋁所成之第2介電質膜（以 下，於本實施形態，稱為下部氧化鍅膜。）32。製程氣體為 Ar與A之混合氣體，成膜溫度為3〇〇t，Ar/〇2流量比為 1.〇〇,濺鍍功率為i.O kW。濺鍍裝置為使用DC型者。下部 氧化錯膜32之膜厚為9nm，介電常數為18。 其次，藉由使用鈮金屬靶之反應性濺鍍法，如同圖（^所 不，於下部氧化錘膜32上形成由氧化鈮所成之第丨介電質膜 (以下’於本實施形態，稱為氧化錕膜。）33。製 體兔 Ar與Ο,之混合氣體，成膜溫度為3〇〇。〇 ’ "/ο。流量比為 1.3,雜功率為！ kW。賤錄裝置為使用此型者。氧化銳 膜33之膜厚為36 nm，介電常數為18。 匕 其次，以反應性雜法，如同圖（b)所示，於氧⑽_ 上形成由氧化锆所成之第3介電質膜（以下，於本實施 態，稱為上部氧化鍅膜。）34，接著，I 4 貝也> +打破真空，連續地 O:\91\91429.DOC -22- 200423208 藉由濺鍍法於上部氧化鍅膜34上形成成為上部電極之氮化 鈦膜35，其後，藉由pECVD法，於氮化鈦膜35之上形成矽 氮化膜36。上部氧化錯膜34之條件係與下部氧化锆膜32相 同。氧化錘34之膜厚為15 nm。 其次，如圖4(c)所示，於矽氮化膜36上形成光阻圖案37， 以光阻圖案37作為掩膜蝕刻矽氮化膜36，將光阻圖案”轉 印至矽氮化膜36。其後藉由去光阻去除光阻圖案37。 其次，如圖4(d)所示，以矽氮化膜36作為掩膜，使用氟 系蝕刻氣體之RIE製程蝕刻氮化鈦膜35,接著，將氟系蝕刻 氣體變更為氯系蝕刻氣體，以RIE製程蝕刻上部氧化錯膜 34 ’進一步，將氯系蝕刻氣體變更為氟系蝕刻氣體與氧氣 之混合氣體，將氧化鈮膜33以指定時間之RIE製程蝕刻5 nm 左右。藉此’可得特定形狀之上部電極35及於上部電極35 下方具有凸部之氧化鈮膜33。 其次’如圖5(e)所示，矽氮化膜36及氧化鈮膜33上形成光 阻圖案38,其後，以光阻圖案38作為掩膜藉由RIE製程依序 蝕刻氧化鈮膜33、下部氧化鍅膜32、氮化鈦膜31、鈦膜3〇， 得到特定形狀之氧化鈮膜33、下部氧化鍅膜32及下部電極 30、31。其後藉由去光阻去除光阻圖案％。 於以上之步驟，完成MIM電容之基本構造。其後，如圖 5(f)所示，於基板之全面形成層間絕緣膜39，而接著形成上 4電極35之引出電極4(^及下部電極31之引出電極4〇2之步 驟等習知步驟。由以上製造方法所得本實施形態之半導體 裝置之製造步驟之剖面圖，與表示第2實施形態之半導體裝
O:\91\91429.DOC -23- 200423208 置之製造步驟之剖面之圖6相同。 引出電極40!、4〇2之具體製程係如下，首先，藉由微影製 私及RIE製程，蝕刻形成分別連通層間絕緣膜39、矽氮化膜 36、氧化鈮膜33、下部氧化錘膜32形成分別連通，上部電 極35、下部電極31及多層導線層之第丨、第2及第3接觸孔。 於上述RIE製程，使用氟系蝕刻氣體。 其次，埋入第1、第2及第3之接觸孔内的方式，藉由濺鍍 法於基板之全面上形成鋁膜，其後，藉由微影製程及 製程加工得到由上述鋁膜所成之引出電極4〇1、4〇2。 本實施形態之MIM電容之容量為，3_5Γρ/μιη2。又，評價 本實施形態之ΜΙΜ電容之配對性，以3σ匹配得到21%μιη2 之值’得到與第2實施形態同樣的良好結果。因此，於本實 施形態亦可與第1實施形態同樣地實現，高配對性、低漏電 流及尚容罝密度之ΜΙΜ電容。藉此，可使被預估將搭載於 今後所有機器之RF混載LSI晶片之面積小，從而可以實現上 述機器之小型化。 (第4實施形態） 本實施形態之MIM電容與第2實施形態相異之點係，使用 氧化鈕（Ta：2〇5)膜作為第2及第3之介電質膜，使用石夕氮化膜 作為第1介電質膜。 本實施形態之MIM電容與第2實施形態之MIM電容具有 相同構造，故參照用於說明第2實施形態之圖4及圖5，說明 本實施形態之包含MIM電容之半導體裝置之製造方法。 首先，如圖4(a)所示，以習知製程形成包含m〇s電晶體、 O:\91\91429.DOC -24- 200423208 元件隔離區域、多層導線層之矽基板。 其次，如圖4(b)所示，於矽氮化膜29上，以濺鍍法依序 形成成為下部電極之鈦膜3〇、氮化鈦膜3丨。至此與第2實施 形態相同。 /、夂，藉由使用燒結氮化矽陶瓷革巴之反應性濺鍍法，如 同圖（b)所示，於氮化鈦膜31上形成由氮化矽所成之第2介電 貝膜（以下，於本實施形態，稱為下部矽氮化膜。）。製程 耽體為Ar與&之混合氣體，成膜溫度為3〇(rc，Ar/N〗流量 比為10，濺鍍功率為1〇 kw。濺鍍裝置為使用型者。下 部矽氮化膜32之膜厚為2 nm，介電常數為75。 其次，藉由使用鈕金屬靶之反應性濺鍍法，如同圖卬)所 不於下α卩矽氮化膜32上形成由氧化鈕所成之第i介電質膜 (以下，於本貫施形態，稱為氧化鈕膜。）33。製程氣體為
Ar與A之混合氣體，成膜溫度為2〇〇t，Ar/〇2流量比為 1_5 ’濺鍍功率為ukw。濺鍍裝置為使用dc型者。氧化鈕 膜33之膜厚為25 nm。 一 、尺以反應（生濺鍍法，如同圖（b)所示，於氧化鈕膜33 上形成由氮化矽所成之第3介電質膜（以下，於本實施形 f，稱為上部石夕氮化膜。）34,接I，不打破真空，連續地 猎由韻法於上部錢化膜34上形成成為上部電極之氮化 鈦膜35，其後，藉由托咖法，於氮化鈦膜35之上形成石夕 氮化膜36。上部錢化膜34之條件係與下部石夕氮化膜叫目 同。矽氮化膜34之膜厚為1〇 nm。 其次’如圖4(C)所示，於石夕氮化膜36上形成光阻圖案37，
O:\91\91429.DOC -25- 200423208 以光阻圖案3 7作為掩膜餘刻石夕氮化膜3 6，將光阻圖案3 7轉 印至石夕氮化膜36。其後藉由去光阻去除光阻圖案37。 其次，如圖4(d)所示，以矽氮化膜36作為掩膜，使用氟 系钱刻氣體之RIE製程蝕刻氮化鈦膜35。此時，上部矽氮化 膜34與掩膜（矽氮化膜36)為相同材料，故上部矽氮化膜34 幾乎不被蝕刻。 其次’如同圖（d)所示，將氟系蝕刻氣體變更為溴系蝕刻 氣體，以RIE製程蝕刻上部矽氮化膜34，進一步，將溴系蝕 刻氣體變更為氟系蝕刻氣體與氧氣之混合氣體，將氧化钽 · 膜33以指定時間之RIE製程蝕刻5 nm左右。藉此，可得特定 形狀之上部電極35及於上部電極35下方具有凸部之氧化鈕 膜33 〇 其次，如圖5(e)所示，矽氮化膜36及氧化鈕膜33上形成光 阻圖案38,其後，以光阻圖案38作為掩膜藉由Rm製程依序 蝕刻氧化鈕膜33、下部矽氮化膜32、氮化鈦膜31、鈦膜3〇， 得到特定形狀之下部電極30、31。其後藉由去光阻去除光 阻圖案38。 讎 於以上之步驟，完成MIM電容之基本構造。其後，如圖 · 5(f)所不，於基板之全面形成層間絕緣膜39，而接著形成上 部電極35之引出電極4〇1及下部電極31之引出電極々I之步 驟等習知步驟。由以上製造方法所得本實施形態之半導體 衮置之製造步驟之剖面圖，與表示第2實施形態之半導體裝 置之製造步驟之剖面之圖6相同。 引出電極40^ 402之具體製程係如下，首先，藉由微影製
O:\91\91429.DOC -26- 200423208 程及RIE製程，蝕刻形成分別連通層間絕緣膜39、矽氮化膜 36、氧化钽膜33、下部矽氮化膜32形成分別連通，上部電 極35、下部電極31及多層導線層之第1、第2及第3接觸孔。 於上述RIE製程，使用氟系蝕刻氣體。 其次’埋入第1、第2及第3之接觸孔内的方式，藉由濺鍍 法於基板之全面上形成鋁膜，其後，藉由微影製程及RIE 製程加工得到由上述鋁膜所成之引出電極4〇ι、4〇2。 本實施形態之MIM電容之容量為，3.5 fF/μηι2。又，評價 本實施形態之MIM電容之配對性，以3 〇·匹配得到1 .g%pm2 之值，得到與第2及第3實施形態同樣的良好結果。因此可 實現與第1實施形態同樣地，高配對性、低漏電流及高容量 密度之MIM電容。藉此，可使被預估將搭載於今後所有機 器之RF混載LSI晶片之面積小，從而可以實現上述機器之小 型化。 再者，本發明，並非限定於上述實施形態者。例如，於 上述實施形態，使用鈦膜30與氮化鈦膜之積層膜作為上部 電極35及下部電極31，惟亦可將其替之以鈦膜3〇、氮化鎢 膜、氮化鈕膜等之含有金屬之單層導電膜，或者，氮化鈦 膜/AlCu膜/氮化鈦膜等含有金屬之多層導電膜等。又，於 上述實施形態，使用氮化鈦膜，作為上部電極35，惟以可 與下部電極3 1之情形，同樣地可以各種導電膜代替使用。 又，於上述實施形態，使用矽基板，惟亦可將其替之以， SOI基板、SiGe基板、歪石夕基板。 進一步，於上述實施形態含有種種階段之發明，藉由適
〇：\91\9l429.D〇C -27- 200423208 當组合揭示之複數之構成要件可萃取出種種發明。例如， 即使由示於實施形態之全構成要件删除幾個構成要件，亦 可解決發明所欲解決之課題之攔所述課題之情形，該構成 要件被刪除之構成可做為發明萃取出。 [發明之效果] 如以上所述，根據本發日柯實現可容易地增加mim電容 之電容密度之半導體裝置及其製造方法。 【圖式簡單說明】 圖1(a)、（b)係表示先前之電容所產生之電力線。 圖2係表示第1實施形態之MIM電容之構造及電力線。 圖3係表示第2實施形態之裝置中之Mm電容之剖面圖 圖4(a) (d)係表示關於第2實施形態之包含MIM電容之半 導體裝置之製造步驟之剖面圖。 圖5(a)、（b)係接續圖4表示同半導體裝置之製造步驟之剖 面圖。 圖6係表示關於第2實施形態之包含mim電容之半導體裝 置之剖面圖。 圖7(a)〜(g)係表示比較例！〜7之MIM電容之剖面圖。 【圖式代表符號說明】 下部電極 2 第1介電質膜 上部電極 4 第2介電質膜 5 第3介電質膜
O:\91\91429.DOC -28 - 200423208 6 電力線 7 層間絕緣膜 11 矽基板 12 元件隔離區域 13 閘極電極部 14 源極/汲極區域 15 層間絕緣膜 16 插塞 17 矽氮化膜 18 層間絕緣膜 19 阻障金屬膜 21 導線及插塞（DD導線） 22 矽氮化膜 23 阻障金屬膜 24 DD導線 25 矽氮化膜 26 層間絕緣膜 27 阻障金屬膜 28 DD導線 29 矽氮化膜 30 鈦膜（下部電極） 31 氮化鈦膜（下部電極） 32 第2介電質膜 33 第1介電質膜 O:\91\91429.DOC -29- 200423208 34 第3介電質膜 35 氮化鈦膜（上部電極） 38 矽氮化膜 39 層間絕緣膜（第4介電質膜） 4〇ι - 4〇2 引出電極 O:\91\91429.DOC -30-

Claims (1)

  1. 200423208 拾、申請專利範園： 1. 一種半導體裝置，其特徵在於具備： 半導體基板；及 設於前述半導體基板上方之電容器； 前述電容器具備： 下部電極，其包含金屬； 弟1介電質膜，其係設於前述下部電極之上方，包 化鈕或氧化鈮，於上面含有凸部； 虱 上部電極，其設於前述第丨介 且包含金屬； $貝臈之别述凸部上方， 第2介電質膜’其設於前 P電極與丽述第1介電質 、之間，"電常數較前述第丨介電質膜小；及 =介電質膜，其係、設於前述第i介電f膜之前述凸部 2 ::上部電極之間’介電常數較前述第】介電質膜小。 • 〇申明專利範圍第1項之之半導體裝置，其中 别述上部電極、前述第3介電質膜义 冤貝膜及别述第1介電質膜 之則述凸部，由上所見形狀及尺寸為相同。 3.如申請專利範圍第丨或2項之半導體裝置，其中 前述金屬係鈦或鈕。 如：巧專利範圍第!至2項中任一項之半導體裝置，苴中 前述第2及第3介電質膜之材料係氮化石夕、氧化紹、、氧 化給及氧化錯之至少一種。 士申明專利範圍第i至2項中任一項之半導體袭置，1中 進-步具備：設於前述電容器上，介電常數較前述第丄 O:\91\91429.DOC 200423208 介電質膜低之第4介電質膜。 6. 一種半導體裝置之製造方法，其特徵在於具有： 準備半導體基板之步驟；及 币於所述半導體基板之上方，形成包含：含有金屬之下 私極、層登介電質膜及較前述下部電極小而含有金屬 上部電極之電容器之步驟； 之 心成别述電容器之步驟具有·· 形成成為前述下部電極之第1導電臈之步驟； 於前述第1導電膜上，艰人& / 人 、上形成包3虱化鈕或氧化鈮之第1 "笔質膜及介電當I產六楚 讀車又弟^電質臈小之第2及第3介電 貝fe，且將該等介電皙膜 丨电 貝膑以刖述弟2介電質膜、前述第！ 介電質膜、前述第3介#^ ^ ^ 忒弟1 膜上之步驟； 電貝膜之順序形成於前述第1導電 於前述第3介電質膜上形成成 電膜之步驟； |电位之弟2V 钱刻前述第2導電膜，蒂屮a、+、 、形成則述上部電極之步驟； 側部二==:=增極之_ ㈣前述叫電質膜，除去由前述 面到前述第！介電質臈之中途 弟/電貝膜之上 部電極之側面夕卜侧部分之度之# ’且較前述上 刀之别迷弟1介雷暂脸 7·如申請專利範圍第㈣ 1貝《之步驟。 前述上部電極及下:β 衣置之製造方法，其中 Ρ電極及下部電極含有金屬。 8·如申請專利範圍第6至7項中任—s 、任一項之半導體裝置之製造 O:\91\91429.DOC 200423208 方法，其中 化石夕、氧化鋁 氧 前述第2及第3介電質臈之材料係二 化給及氧化鍅之至少一種。 ’、 9·如申請專利範圍第8項之半導辦壯 前述金屬係鈦或鈕。 I k方法，其中 10·如申請專利範圍第9項之半 $ n裹置之絮 使用氟系氣體颠刻前述第2導泰+ ° / /、中 前述第3介電質膜，使用氣系使用氯系氣體颠刻 糸氣體與氧翕 、日 ， 刻前述第1介電質膜。 八—之此S氟體蝕 U·如申請專利範圍第6至7項中任一 方法，其中 員之+導體裝置之製造 進-步含有㈣前述第2介電質膜、前述”介 及雨述第1導電膜，形成前述下部電極之步驟。、、 12.如申請專利範圍第6至7項中任一 方法，其中 項之縣置之製造 進一步具有：於前述電容器上形成介電常數較前述第】 介電質膜低之第4介電質膜之步驟。 O:\91\91429.DOC
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