TW200423401A

TW200423401A - Nitride-encapsulated FET (NNCFET)

Info

Publication number: TW200423401A
Application number: TW092133504A
Authority: TW
Inventors: Kevin K Chan; Hussein I Hanafi; Paul M Solomon
Original assignee: Ibm
Priority date: 2002-12-23
Filing date: 2003-11-28
Publication date: 2004-11-01
Also published as: US20040119115A1; US20060252241A1; US7648880B2; US7078773B2; TWI240414B; JP2004207726A; CN1531103A; CN1294657C; US20080286930A1; JP4110089B2; US7442612B2

Description

200423401 五、發明說明（1) 一、【技術領域】本發明係關於雙閘極場效應電晶體（DGFETs)，而特別是關於含有自我對準之隔離區域的DGFETs。本發明亦針對一種製造具前述各項特性之DGFET的方法，可利用氮化物或類似者之保護材料，在構成此自我對準隔離區域的過程中封裝此含石夕質通道。二、【先前技術】

為製作積體電路（1C)，像是具有比起現今可用者更高整合密度的記憶體、邏輯及其他裝置，必須要尋得方法以進一步縮小在其内出現的FET裝置。此外，隨著FET維度微化’藉傳統方式來控制短通道效應會變得更為困.難。短通道效應’即如熟諳本項技藝之人士所知，為短通道（亦即次於0 · 1微米）裝置内因此閘極及此源/汲極間所分享的二維靜電電荷之故而生的門檻電壓v t減少。

一種跨出標準式單閘極金屬氧化半導體場效應電晶體 (M0SFET)之演進是雙閘極M〇SFET，其中會將此裝置通道侷限於此頂部及底部閘極介電層之間。相較於傳統的單閘極 M0SFET結構’這種具有對稱性的閘極結構之結構能夠被微縮約至此通道長度的一半。眾知二閘極或雙閘極m〇sfet裝置會具有多項佳於傳统單閘極M0SFET裝置的優點。詳細地說’雙閘極M0SFET裝置佳於彼等的單閘極等同物的優點包含：較高的傳導性、較低的寄生電容及經改善的短通道效

4IBM03125TW.ptd 第6頁 200423401 五、發明說明（2) 應。例如先前即已對30奈米雙閘極M0SFET裝置進行過 Monte-Carl 〇模擬，並已顯示出雙閘極裝置具有極高的傳導性（2300 mS/mm)，以及快速的切換速度（對於nMOSFET為 1 · 1 ps ) 〇此外，可獲得經改善的短通道特徵低達2 0奈米通道長度而無須於此通道區域内予以摻質。此點可克服通常出現在單閘極M0SFET裝置内，而與通道摻質處理相關的隨穿崩潰、摻質之量化及摻質耗竭問題。可於如的範例： |美國專利第閘極並非自 j十分不同於含有當藉氮準隔離氧化隔離氧化區 I美國專利第閘極結構。區域的過程 j這些先前技到目前，用數控制而言下參考文獻中獲得一些先前技藝雙閘極mosfet 5, 1 88, 973號案！描述一雙閘極結構，其中底部我對準於頂部閘極。此先前技藝雙閘極結構係本發明所述之雙閘極結構，因為本發明dgfet 化物來封裝此矽質通道區域時所構成的自我對 ^域。在此’ 973專利裡並未揭示這種自我域及封裝。 ^ 1 40,3 9 1號及第5, 349, 228號案描述另外的雙 ===雙閉極結構，在構成氧化= 藝結通道區域。此外，於Ϊ作雙間極的先前技藝方法，按=參 ’要不非常複雜要不就是具有嚴重缺陷!^參 4IBM03125TW.ptd $ 7頁 200423401 五、發明說明（3) 外，有些業界已知結構會在背置閘極和源極/汲極區域之間具有很高的寄生電容。這可藉由增加此背置閘極介°電厚度來減少，然其代價是降低對背置閘極的控制，以及不佳的縮小性質。當所欲者為低電容時，此背置閘極介電庶為約此前置閘極介電的20倍厚度，但是.當希望的更高的g 效控制時，此背置閘極介電應為約此前置閘極介電$ 2一倍厚度。、— 共同受讓之美國專利第5, 773, 33 1號案描述一結構及用以製造一雙閘極MOSFET結構之方法，其中上述各^員問題已獲解決。特別是，此’ 331號專利描述一種雙閘極 σ Μ 0 S F Ε Τ ’其具有側壁源極及j；及極接觸，和自我對準之底部和頂部閘極氧化物。這種如，331專利所揭示之結構具有^ 此底部閘極的低寄生電容，及相較於其他的先前技藝雙閘極M0SFET，有低的汲極及源極電阻。 κ 在此，331專利中，可藉如下步驟獲得此具上述各項特徵之雙閘極M0SFET:構成一通道層；於此通道層上構成一頂部閘絕緣層；於此頂部閘極絕緣層上構成一頂部閘極；於此頂部閘極上構成^閘極支柱；鄰接於此頂部閘極及此閘極支柱構成一絕緣側壁層；藉引入摻質物來在此通道層内構成一整合源極/沒極區域；於任一側上構成導體非aa質側壁’且鄰接於此絕緣側壁層，非晶質側壁之一者係連接於此汲極區域，而另一者係連接於此源極區域；以

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及利用這些頂部閘極、閘極壁作為遮罩來餘刻此通道層通進入此通道層，而此整: 撐結構而被提昇。支柱、絕緣側壁層及非晶質側，藉此令此遮罩的橫向延伸傳源極/没極區域會相對於此支雖夠提供自我對準頂部及底部閘極，然如，3 j案所揭不之先前技藝雙閘極M0SFET並無法提供自我對準的氧化物隔離區域，以及完整的矽質通道區域氮化物封裝。從而，此’331專利案並未提供具有其最低可能之電容的DGFET。 ^ 三、【發明内容】本發明提供一種DGFET及構成此種結構之方法，其中可大幅地降低在源極/汲極區域下的寄生電容。在本發明裡供置有自我對準之隔離區域，以降低DGFET結構内的寄生電容。此外，本發明將此含矽質通道層加以封裝，讓此背置閘極氧化至一更大範圍，藉此甚可進一步減少此結構之寄生電容。全篇說明書中所採用之名詞「含矽質」係為表示一含有矽質的半導體材料。這種含矽質材料的範例包含矽、鍺化矽、碳化矽、碳鍺化矽及其他類似之含矽質半導體。本發明申請人既已決定藉一氮化物或另一 _似保護性材料來保護含矽質區域的側壁，可消除通道侧壁氧化的問

4IBM03125TW.ptd 第9頁 200423401 五、發明說明（5) 題’這通常會出現在缺少封裝的情況下。此外，既已決定在背置閘極介電底下的氮化物層可將含矽質通道的氧化作用阻離於此底部。在氧化及構成此自我對準隔離區域後’ 會移除掉來自此含矽質通道的保護性材料，即如氮化物’ 以曝出此含矽質通道之一邊緣，此者可藉由在此自我對準隔離區域上構成含矽質區域之含矽質過發展處理而延伸。可實作這些含矽質區域，而於其内構成經延伸之源極/汲極區域’同時可在此所延伸之源極/汲極區域上構成一石夕化物。本發明之DGFET具有大幅降低之寄生電容，其中包含·· 一播質背置平面區域，具有位於鄰接至此之隔離區域；一背置閘極介電堆疊，含有至少一底部背置閘極氮化物，此者位於此摻質背置平面區域但不含此隔離區域的表面局部上；一具位於此背置閘極介電堆疊頂部之邊緣的含矽質層，此等含矽質邊緣各者包含一源極/汲極區域；一位於此含石夕質層之局部頂部的前置閘極介電；一位於此前置閘極介電之頂部的前置閘極；位於鄰接此前置閘極且在此隔離區域之上的含矽質區域，此等含矽質區域係與此等源極/汲極區域相接觸。

4IBM03125TW.ptd 第10頁 200423401 五、發明說明（6) 對準於此前置閘極。本發明亦提供一種製造上述DGFET的方法。詳細地說，本發明之方法包含如下步驟：提供一結構，此者包含至少一摻質背置平面區域、一含至少一構成於此摻質背置平面區域之頂部的底部背置閘極氮化物之背置閘極介電堆疊、一具位於此背置閘極介電堆疊頂部之邊緣的含矽質層、一位於此含矽質層之頂部的前置閘極介電，以及一構成於此前置閘極介電之頂部的前置閘極，此結構具有鄰接於至少此摻質背置平面區域之隔離溝槽區域；於此前置閘極之經曝出垂直側壁上構成絕緣間隙壁；於此絕緣間隙壁上構成保護性間隙壁，並覆蓋此含矽質層之各邊緣；在相鄰接的此結構各區域内構成各絕緣區域，並疊覆此摻質背置平面區域之一局部，藉此此保護性間隙壁及此底部背置閘極可保護此含矽質層不受氧化； i 移除保護性間隙壁同時曝露此含矽質層之各邊緣；以及選擇性地在其上發展出含矽質區域並接觸各邊緣。本發明方法可進一步包含於各含矽質層局部内構成經延伸之源極/汲極區域，以及在此經延伸之源極/汲極區域上構成矽化物區域。

4IBM03125TW.ptd 第11頁 200423401 五、發明說明（7) 四、【實施方式】現將藉參照於本申請案後載之各圖式以進一步詳細說明本發明，本發明可提供自我對準隔離DGFET及一製造此者之方法。應注意在此等圖式及說明中，所述者係依循一具P摻貝老置平面之NFET。在此雖圖示與描述此項結構，然本發明亦慮及具相反極性之結構，亦即一具一 n推質背置平面的PFET。可藉如本揭後文所述之摻質物%變相反極性，以製造這種具相反極性之結構。種改^

f 1說明一本發明之自我對準隔離DGFET戴面視圖。詳細，言，本發明之自我對準隔離DGFET包含經摻質背置平面區域32’此者具有位在鄰接於此並且在此經摻質背置平面區域32頂部局部的隔離區域44。如圖1所示之結構進一 2 ί:!置閘極介電堆疊，此者含有一背置閘極氮化物月置閘極介電16,此等位於此經摻質背置平面區域 32之表面局部的頂冑，以及-具有位在此背置閘極介電H 頂，之邊緣46的含矽質層18 (此係本發明之Dgfet的一薄

fn區ίΐ。即如圖示’此等邊緣46各者包含源極/沒極區域。士發明DGFET也包含經樣式化之閘極電極36，以及位於此前置閘極介電頂部之經樣式化遮罩38。在製成如圖i 戶::後就會移除此經樣式化遮罩，並且會植入所曝出的樣式化閘極電極，構成本發明DGFET的前置閘極。緣間隙壁40會被定位在此前置閘極的垂直側壁以及此含質層1 8的表面局部之上。

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如圖1所繪列且標示而未於前文中特加說明的其他元件將於後圖2A - 2 0中所進一步詳述。圖2A-2N為Χ-χ，平面7°左側所示之結構的表示圖。圖2〇顯示在執行進一步處後的圖1結構。少驟現將本發明自在既已執 2 A，此圖圖。詳細圓 1 0、一此底部絕多晶矽背極氮化物電1 6頂部化物2 0，藉由參照於我對準隔離行進一步處說明一可運而言，如圖位於此處置緣物1 2頂部置平面1 4之 1 5頂部之背之含石夕質層以及一位於 DGFET的方法。即如前述，圖2〇顯示理步驟後的圖1結構。首先參照於圖用於本發明之初始堆疊結構截面視 2A所示之初始堆疊結構包含一處置曰曰晶圓1 0頂部的底部絕緣物1 2、_位$ 之多晶矽背置平面區域1 4、一位於此背置閘極氮化物1 5、一位於此背置閉置間極介電1 6、一位於此背置閘極二 1 8、一位於此含矽質層丨8頂部之墊氧此塾氧化物2 0頂部之拋光停阻層2 2。在一些具體實施例裡，可藉首先提供一轉移晶圓（未以圖示）來製造如圖2撕示結構，此晶圓含有構成於此轉移晶圓表面上之含矽質層18。用於本發明此處之轉移晶圓 :為一體型（bulky)石夕質晶圓，或採他款含絕緣層上石夕 =pmcon-oninsuutor)的半導體晶圓。此含石夕質層可。a上述之矽質材料，較佳者為石夕。當採用矽為含矽質層

200423401 五、發明說明（9) 二此=ί層可為非晶f、單晶或多晶梦，而柄廷是因為這種材料可提供高效能裝=佳者為單 =例裡’此切質層為此轉移晶圓的 ^在-些具體移晶圓的S01層，在此會將所埋覆的氧化物^；7 ; 一 s〇i轉阻，或是僅一體型矽質晶圓的一部分。作為蝕刻停此a石夕質層1 8是藉由包含例如化學相” 電漿辅助CVD、蒸發處理或化積相值儿積（CVD)、通:值：r”層18會具有從程中變薄在執行後續的接合（bonding)製槿志i ΐ丄ΐ ί用一傳統沉積製程將此背置閘極氮化物15 罟Μ ^ #3石層18頂部，或另藉熱發展製程來構成此背一 Θ =虱，物1 5。此背置閘極氮化物1 5的厚度可變化不但此旁置間極氮化物1 5的厚度通常會是從約1到約5奈米〇人其次’利用像是CVD之傳統沉積製程，將此背置閘極介，1σ 6構成於此背置閘極氮化物1 5之上。或另者，可藉一，製程步驟來構成此背置閘極介電1 6。此背置閘極介電1 6 可為由一氧化物或氮氧化物所組成，而較佳為氧化物介電物質。可採用作為此背置閘極介電1 6之適當氧化物範例包

200423401 五、發明說明（ίο) 含，但不限於，像是·· Si02、A 1 20 3、Zr02、Hf02、Ta2〇3、

Ti〇2、鈣鈦礦（perovski te)型態之氧化物及彼等之組合與其多層物。此背置閘極介電1 6的厚度可為變化，但典型此背置閘極介電1 6可具有一從約2到約2 0奈米的厚度。然後，利用像是CVD之傳統沉積製程，將此多晶矽背置平面區域1 4構成於此背置閘極介電丨6之上。此多晶石夕背置平面區域1 4具有從約5 0到約5 0 0奈米的厚度。其次，利用傳統沉積製程或傳統熱發展製程，將此底部絕緣物丨2構成於此多晶石夕背置平面丨4上。此底部絕緣物丨2可為—氧化物、氮化物或氮氧化物，而較佳者為像是二氧化矽的物。此底部絕緣物1 2的厚度可為變化，但通常此底器1 2會具有從約1 〇〇到約4 〇〇奈米的厚度。 '' 利用8、16、15、14及12之轉移晶圓後，可 i ϋ ί 知之傳統接合製程，將此底部絕緣物12 於此處置晶®10。•接合處理，，合從此接“ “冓中移除此轉移晶圓而曝出此：t 處理與蝕刻製程的過麼轉移日日圓。在研磨 2。奈来的厚度。在；；：中此：：【層；8可變薄至-低於之-局部作為DGFET的本體區域/此薄化後切f層1 8 18後，在移除此轉移晶圓並薄化此含矽質層會藉利用

五傳、發明說明（11) ____ 、、先的W積製程或利用傳統的熱氧口石:質層18上構成此墊氧化物2〇‘；無程，在此被薄化含氧化物2 0通常具有從約2到約1 〇太’私用何種技術，此墊到約5奈米之厚度為佳。不的厚度，而尤以從約2 積製程，在此塾氧由氮化物及/或氮可為變化，對本發然後可利用業界人士 y z 、士恭知的傳統沉化物20上構成此拋光停阻層22,此者係氧化物所組成。此拋光停阻層2 2的厚度明並無顯著重要性。

上述說明提供一種如圖2A所示之初始結構的方法。在此亦慮及其他方法。同時，在一些具體實施例裡，可能會提供一並不含有此底部絕緣物1 2的初始結構。此外，在_ 些具體實施例裡’有可能此多晶石夕背置平面區域1 4會是此處置晶圓1 0的一部分，在此情況下會從單晶矽質而非多晶矽質構成。 89

在構成如圖2 A所示之初始結構後，會將一具有上寬區域（亦即淺槽開口）及一下窄區域（亦即深槽開口）的絕緣溝槽開口 24構成於此初始結構内而提供如圖2B所示之結構。在此結構内於如圖所示之此者右側處會構成至少一個其他的類似隔離溝槽開口 2 4。此隔離溝槽開口 2 4係按如下方式所構成：首先，利用像是CVD及自旋塗層處理之沉積製程，將一傳統光阻（未以圖示）施加於此拋光停阻層2 2的表

4IBM03125TW.ptd 第16頁 200423401 五、發明說明（12) --- 面上。然後藉傳統微影蝕刻（包含曝光及顯影作章阻樣式化，以含納一樣式以製造此平淺溝槽開乍口業式化光阻（未以圖示）就定位後，再採用像是反應離子蝕列處理（R I E )、離子束蝕刻處理或電漿蝕刻處理之蝕刻製/ 程，以將此平淺溝槽樣式轉移成為如圖2A^示的初始結構。在此蝕刻處理的過程中，此拋光停阻層22、此墊^ 物2 0、此含矽質層1 8、此背置閘極介電丨6及此背置閘極化物1 5的各個曝出局部會被移除停止在此多晶二區域14内。 β罝十面

在此蝕刻步驟之後，會利用一傳統剝除製程來移除掉此樣式化光阻，並且會施加一第二光阻（未以圖示）且藉微影蝕刻所樣式化以含納一深陷溝槽樣式。然後透過停上於此處置晶圓1 〇之上部表面上的多晶矽背置平面區域]乂部絕緣物1 2之曝出局部，藉由蝕刻處理將此深陷溝槽樣^ 轉移成先前蝕刻的結構。在將此深陷溝槽樣式轉移成此= 構後’會利用一傳統剝除製程來移除此第二光阻。 Q ^ 在將此隔離溝槽開口 2 4構成入此結構後，會透過— ^化製程構成一溝槽襯底氧化物26，藉此覆蓋至少此含石、及此夕曰日碎背置平面區域1 4的曝出側壁。然接像疋CVD氧化物或四乙基正矽酸鹽 (t^traethyl0rth〇siHcate，TE0S)之介電溝槽材料 2喊入含有此溝槽襯底氧化物26的隔離溝槽 24 、 1予以

200423401 五、發明說明（13) 平面化至此拋光停阻層2 2，提供例如圖2 C内所示之平面結構。含如圖2C内所示之溝槽填塞材料28及溝槽襯底氧化物 2 6的隔離溝槽區域可將此多晶矽背置平面區域丨4分隔成兩個不同區域。一第二隔離溝槽區域，未以圖示，會位於此圖繪之右端上。然後將一第一植入遮罩（未以圖示）構成於此結構的局部上’之後會將一第一導體型態之離子，即如N或p，被離子植入此結構的多晶矽背置平面區域内，而此者不包含此第一植入遮罩。然後將此第一植入遮罩移除，然後構成一覆蓋至少此先前離子植入區域的第二植入遮罩。在構成此第二植入遮罩後，會將一不同於此第一導體型態之第二導體型態的離子，即如N或P，被離子植入不含此第二植入遮罩的多晶矽背置平面區域内。可改變在這些植入作業中所使用的離子劑量，且可根據所構成之裝置型態而予以最佳化。在此第二離子植入製程後，就會移除此第二離子植入遮罩’然後將此結構予以退火處理，此者係利用可引發並驅動摻質離子向上穿過各多晶矽背置平面區域，一直到將此區域均勻地摻質為止之條件所執行。在本發明裡，此退火處理通常是在按約9 5 0°C或更高的溫度，且約3 〇分鐘或較短時段的惰性氣體環境下執行。圖2 D說明在既已執行上述各種植入及退火製程後所構成的結構。在此圖中，編號3 0標示一 n型摻質多晶矽背置

4IBM03125TW.ptd 第18頁 200423401 五、發明說明（14) 平面區域，而編號32標示一P型摻質多晶矽背置平面區 •气。此等區域30及32的摻質濃度是可變的，但通常n型換 ^ ^，平面區域3 0具有約i E丨9原子/立方公分或更高的摻質濃度，而以約5E19原子/立方公分的摻質濃度為特別佳者。在P型摻質背置平面區域32的情況下，此區域通有約1E19原子/立方公分或更高的摻質濃度，而以約5^、9 原子/立方公分的摻質濃度為特別佳者◊一些摻質面區域可作為本發明DGFET之底部閘極電極，即閘極。 I凡牙直在化物，拋光停此結構例如，移除。地移除矽質層化物的性地將構成此換而選擇性阻層22自移除此拋可利用磷在既已自所曝出的 18°可採傳統餘刻此墊氧化質背置平地移除此此結構移光停阻層酸來選擇此結構移墊氧化物用任何能製程。例物層2 0從拋光停除。本 2 2，並性地將除此拋層20, 夠相較如，可此結構後，要阻材料發明的曝出底此拋光光停阻亦即層於石夕質利用稀移除。利用能之#刻這項蝕置的墊停阻層層22後 20，藉而選擇釋的氫夠相較於^ 製程，將j 刻步驟可丨氧化物2 0 2 2自此結$ ’會選擇，I 以曝出此/ 性地移除〗氟酸以選^

既已選擇性地移除此墊氧化物層2。後，會在此含石夕 :μ 出表面上構成一前置（或頂部）閘極介電34。此置閘極"電34可由與此背置閘極介電⑽目同或互異的介

五、發明說明（〗5) I電材料以及氮化物所細占 ·， " j傳統沉積製程來構成詈二=，可利用任何像是CVD的極介電34的厚度電可變化此前置間 |到約5奈米的厚度/一通“别置閉極介電34具有—從約！可利用傳統沉積製程來在此結構的 I薄層之閘極電極材料，這可夕曰°p構成一包含多 I化物或任何彼等組合，#後：=夕曰曰矽、導體金屬、矽過傳統的沉積製程，構:ί”極電極材料的頂部，透化物的遮罩材料此：氧化物或氮化物或氮氧 1 此閘極電極的較佳材料為多晶矽質。然後將此遮罩及閘極電極材料予以樣式化，俾在队w 於此P型摻質背置平面區域3 Y 俾在臥置 U徂一 π接匕堞打上之刖置閘極介電34的頂部 2 一 ΐΪί 極電極36及一經樣式化之遮罩38。可 :用式化阻抗遮罩（resist mask)(未以圖示)及 =處理來完成此樣式化處理。含此前置閘極介電3 樣式化之閘極電極36及一經樣式化之遮罩38的所獲結構可例如圖2E中所示。然現僅在此圖及其餘圖式裡繪出一部的溝槽隔離區域。 j 會在此前置閘極介電34的局部上，以及至少經樣式化之閘極電極36及一部分經樣式化之遮罩38所曝出的側壁上 |構，各絕緣間隙壁40。此等絕緣間隙壁4〇是由一例如包括氡化矽之絕緣材料所組成，此者可忍受氮化矽質蝕刻。 4IBM03125TW.ptd 第20頁 200423401

此等絕緣間隙壁4 0是藉由π接绍络u t 丄L β , ^ 積田，儿積絕緣材料及蝕刻處理所構成。這些間隙壁通常具有一怂的η ^ „ ，、有從約〇 · 5到約3奈米的橫向厚度，而尤以從約1到約2太丰沾i生a厂— 心丁、米的検向厚度為佳。經執行如上各y驟後所構成之結構可如圖2 j?所示。圖2G顯示在移除此前置閘極介電34及此含矽質層18的各曝出局部，這些並未受此絕緣間隙壁4〇所保護，而停阻於此背置閘極介電1 6之表面後的結構。圖2G内的所示結構是利用一像是R I E之選擇性餘刻製程所構成。此含矽質層 1 8現具有一邊緣46。在一選擇性具體實施例裡（未以圖示），於本發明此時可對此含矽質層1 8的曝出邊緣4 6植入以源極/汲極植入物。如在本製程的此階段内進行，會在構成此含矽質層j 8 内的源極/汲極區域過程中利用一斜角離子植入製程。其次，會移除此背置閘極介電1 6的曝出局部，停阻於此背置閘極氮化物1 5之一表面的頂部。在本發明此點會利用一選擇性蝕刻製程，像是相對於移除氮化物為選擇性之化學濕性蝕刻，來移除此背置閘極介電1 6的各局部σ經執行此姓刻製程後的所獲結構可如圖2Η所示。在本發明此點將此源極/汲極區域構成於此含矽質層1 8之曝出邊緣4 6内亦歸屬本發明考慮範圍内。在此情況下，可採用斜角離子植入製程。

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200423401 五、發明說明（17)

圖2 I顯示經在此背置閘極氮化物1 5、此含矽質層1 8、此前置閘極介電34及此絕緣間隙壁40各側壁上構成各保護性間隙壁42之後所構成的結構。此等保護性間隙壁42是藉由一沉積製程然後加以蝕刻處理所構成。在此蝕刻過程中，會移除此背置閘極氮化物丨5的曝出橫向局部，藉此曝出此底置之摻質背置平面區域3 2。此等保護性間隙壁4 2連同於剩餘的背置閘極氮化物1 5可封嵌此含矽質層i 8 ;此含石夕質層1 8會從底部及側部被如氮化物之保護性材料所封裝’同時藉薄層3 6及3 8從頂部所封裝。保護性間隙壁是由像疋鼠化物之材料所構成’以防止此含碎質層1 8不受後續的氧化處理步驟所氧化。在構成此等保護性間隙壁4 2後，如圖2 I所示之結構會受於一蝕刻製程，陷凹一部分的曝出摻質背置平面區域32 而提供例如圖2 J所示之結構。此圖中將構成於此結構内之陷入開口標註為43。此陷入開口 43可或無須將此溝槽襯底 26自此結構移除，但這並不重要，因為會後續地加置一新氧化層44。圖2K顯示在如圖2 J所示之結構受於一熱氧化製程後所構成的結構。即如圖示，在此熱氧化製程後的所獲結構包含各自我對準隔離區域44。此等自我對準隔離區域44係氧化隔離區域。-部分的自我對準隔離區域“會在此經樣式

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200423401 發明說明（18) =之閘極電極36下延展。在此步驟過程中不會漏失此含矽質層1 8，這是因為此含矽質層丨8會（在邊側上及底部上）被如氮化物之保護性材料所封裝。

在構成此自我對準隔離區域44後，會利用可選擇性地移除氮化物的餘刻製程，從此結構中移除掉各間隙壁42，以及先前包含於此等間隙壁4 2内的背置閘極氮化物丨5局部。從此結構移除此保護性材料會再次地曝出此含矽質層 1 8的各邊緣4 6。在此應控制過蝕刻量，使得不會將此氮化物過低蝕刻至此陷入背置閘極。如先前未予構成，則現可利用一斜角離子植入製程，將此等源極/沒極區域5 0構成於所曝出邊緣4 6内。含有此等源極/汲極區域5 0的所曝出邊緣4 6可作為一種晶區域，以利發展出一含矽質區域。經執行前述各處理步驟後的所獲結構可如圖2M所示。圖2N說明經構成各源極/汲極接觸區域52之後的所獲結構。此等接觸區域5 2是利用一選擇性橫向磊晶過發展製程所構成，其中會發展出一含矽質區域。此等源極/汲極接觸區域5 2是從含有此等源極/汲極區·域5 〇之含石夕質層！ 8 的邊緣4 6所構成。此等接觸區域5 2接觸到至少各絕緣間隙壁40的垂直邊緣，並經構成於自我對準隔離區域44局部的頂上。

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200423401 在構成此專接觸區域5 2後，會在此結構上構成一阻抗遮罩（未以圖示），此者重疊於此滕質之背置平面區域 30,並且利用一淺型離子植入製程，在此等接觸區域52之曝出區域内構成經延伸的源極/汲極區域54。此淺型植入製程係為確保不會將摻質物植入到作為本發明dgfet通道 :含矽質们8的各局部所必要者。可利用上述的阻抗阻斷處理及離子植入作業步驟來構成PFFT (未以圖示）植入。 ’在所延伸的源極/ ’各間隙壁56的局部表面。然後將位於樣然後利用傳統式沉積及蝕刻處理沒極區域5 4上構成各間隙壁5 6。注意會接觸到各絕緣間隙壁4 〇的曝出垂直式化閘極電極36上的遮罩38移除。然後在此結構之各局部上構成千），甘日剎田辟〜〇丨丄僻取一阻抗遮罩（未以圖不）並且利用一選擇性蝕刻製程，像是RI 媸質背置平尽疋Kit 將構成於摻資穿置十面&域上之自我對準隔離昤。名劫分讲u«、辟加 ^ 的曝出局部移結構予以剝除。將上述阻抗遮罩從此構成另阻抗遮罩（未以圖示），型植入到所曝出N摻質背置平面區域3‘〇各後將，型摻質物深晶矽質源極/没極接觸區域52各局部、^邛、所曝出磊各局部之内。在圖2〇裡，編號5 2 =電極36的 • A N閘極區域，而編號

200423401 五、發明說明（20) ΠϊίϊΓ極/沒極區域。此外部n換質之源極/沒極區伸之源極/没極區域54,接觸到構成在此 3石夕貝層18之邊緣46内的内部源極你極區域。w ^ 不出此N型播質之背置平面接觸區域。然後移除阻抗，丄於此結構之P-FET區域内重複上述步驟。圖2 0也顯示在將區域5 8和6 〇各曝出局部以及此n型摻質背置平面區域矽質化之後所構成的結構。可利用一傳統石夕化處理製程來構成如編號6 4所標註的矽化物區域，其中包括在此等區域5 8及6 0之上和此N型摻質背置平面接觸處施加一像是鈦或鈷的折射金屬、將此結構退火以令在含有折射金屬的範圍内構成矽化物，以及將任何並未反應之折射金屬自此結構移除。本發明雖既已按其較佳具體實施例所特定圖示及描述’然熟諳本項技藝之人士應即瞭解確可著手形式及細節上的前揭與其他變化，而無虞悖離本發明精神及範疇。從而本發明並非侷限於前文所描述及說明之精確形式與細節’而應歸屬後載申請專利範圍内。

200423401 圖式簡單說明五、【圖式簡單說明】圖1係一圖像表示（經一截面視圖），此圖顯示出本發明之DGFET，此者包含自我對準之隔離區域，及一藉保護性材料所封裝之含矽質通道區域。圖2係一圖像表示（經一截面視圖），此圖說明本發明所採用以製造如圖1所示之DGFET結構的各項基本處理步驟。【圖式元件符號說明】 % 1 0處置晶圓 1 2底部絕緣物 14多晶矽背置平面區域 1 5背置閘極氮化物 1 6背置閘極介電 1 8含矽質層 2 0平板氧化物 2 2拋光停阻層 24隔離溝槽開口 2 6溝槽氧化物路線 28介電溝槽材料 3 0 N型摻質多晶矽背置平面區域 32P型摻質多晶矽背置平面區域 34前置閘極介電 3 6經樣式化之閘極電極

4IBM03125TW.ptd 第26頁 200423401 圖式簡單說明 3 8經樣式化遮罩 4 0絕緣間隙壁 4 2保護性間隙壁 4 3陷入開口 4 4隔離區域 4 6邊緣 5 0源極/汲極區域 5 2源極/汲極接觸區域 5 4源極/汲極區域 5 6間隙壁 5 8 N閘極區域 6 0外部N源極/汲極區域 6 4石夕化物區域

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Claims

200423401 六、申請專利範圍申請專利範圍如前詳細說明本發明，所申審者為新穎及意欲由專利法規所保護之項目如下： 1 · 一種一摻質一背置該底部隔離區一具位等含碎一位於一位於位於鄰域，該雙閘極場效應電晶體（D G F E T )，包含：背置平面區域，具有位於鄰接至其之隔離區域；閘極介電堆疊’含有至少一底部背置閘極氮化物，背置閘極氮化物位於該摻質背置平面區域但不含該域的表面局部上；於該背置閘極介電堆疊頂部之邊緣的含石夕質層，該質邊緣各者包含一源極/汲極區域；該含矽質層之局部頂部的前置閘極介電；該前置閘極介電之頂部的前置閘極；以及接該前置閘極且在該隔離區域之上的各含石夕質區含矽質區域係與該等源極/汲極區域相接觸。 2·如申請專利範圍第1項之DGFET，其中該含矽質層包含外部源極/沒極區域、經延伸之源極/汲極區域，以及位於該小部源極/汲極區域之上的矽化物，該等外部源極/汲極區或係透過該等經延伸之源極/汲極區域而連接於該等源極/ 灸極區域。

4IBM03125TW.ptd 第28頁 200423401 六、申請專利範圍 4. 如申請專利範圍第1項之DGFET，其中該摻質之背置平面區域包含P型多晶矽而該前置閘極係一 NFET，或者該摻質之背置平面區域包含N型多晶矽而該前置閘極係一 PFET。 5. 如申請專利範圍第1項之DGFET，其中該隔離區域係自我對準於該前置閘極。 6. 如申請專利範圍第1項之DGFET，其中該摻質之背置平面區域係位於一底部絕緣物之上，該底部絕緣物係位於一處置晶圓上。 7. 如申請專利範圍第1項之DGFET，其中該背置閘極介電及該前置閘極介電兩者皆為氧化物。 8. 如申請專利範圍第1項之DGFET，其中該隔離區域包含一氧化物。 9. 如申請專利範圍第1項之DGFET，其中該前置閘極包含多晶矽質。 10. 如申請專利範圍第1項之DGFET，其中該含矽質層在該前置閘極下之一局部係作為該DGFET之一本體區域。

4IBM03125TW.ptd 第29頁 200423401

六、申請專利範圍 1 1·如申請專利範圍第1項之DGFET，其中進_牛A A 少包含鄰接於該自我對準隔離區域的隔離溝槽區域。银包含如下 1 2 ·—種用以製造雙閘極場效應電晶體之方法步驟：少一摻質背置平平面區域之頂部疊、一具位於該、一位於該含石夕於該前置閘極介至少該摻質背置提供一結構，有至少一構成極氮化物之背堆疊頂部之邊前置閘極介電置閘極，該結離溝槽區域；該結構包含至於此摻質背置置閘極介電堆緣的含矽質層，以及一構成構具有鄰接於面區域、一含的底部背置閘背置閘極介電質層之頂部的電之頂部的前平面區域之隔於該前置閘極之經曝出垂直側壁上構成絕緣間隙壁；於該絕緣間隙壁之四周之該結構上構成保護性間隙壁，並覆盖該含碎質層之各邊緣；在相鄰接的該結構各區域内構成各絕緣區域，並疊覆該摻質背置平面區域之一局部，藉該該保護性間隙壁及該底部背置閘極可保護該含石夕質層不受氧化；移除該保濩性間隙壁以曝出該含矽質層之各邊緣；以及選擇性地在各邊緣上發展出含矽質區域並接觸各邊緣。 1 3 ·如申請專利範圍第丨2項之方法，其中該結構係利用一鍵結及薄化製程所供置。

200423401 六、申請專利範圍 1 4 ·如申請專利範圍第1 2項之方法，其中該等隔離區域係自我對準於該前置閘極，且係藉由一氧化製程所構成。 1 5 ·如申請專利範圍第1 2項之方法，其中在移除該等保護性間隙壁後、且在發展該含石夕質區域之前，將各源極/沒極區域植入於該含矽質層的邊緣内。 1 6·如申請專利範圍第1 5項之方法，其中是藉由一斜角離子植入製程來構成該等源極/汲極區域。 1 7 ·如申清專利犯圍第1 2項之方法’其中進一步包含於該含石夕質區域及該前置閘極上構成各石夕化物區域。 1 8 ·如申請專利範圍第1 2項之方法，其中進一步包含在該 s石夕質層内構成經延伸源極/沒極區域及外部源極/汲極區域。 1 9·如申請專利範圍第1 2項之方法，其中是藉由一磊晶矽質發展製程來構成該等含石夕質區域。 2 0 ·如申請專利範圍第1 2項之方法，其中該摻質之背置平面區域係構成於一底部絕緣物上，該底部絕緣物係構成於一處置晶圓上。

200423401 六、申請專利範圍 2 1.如申請專利範圍第1 2項之方法，其中係藉由一離子植入及退火處理來構成該摻質之背置平面區域。 2 2 .如申請專利範圍第1 2項之方法，其中該摻質之背置平面區域包含P型多晶矽而該前置閘極係一 NFET，或者該摻質之背置平面區域包含N型多晶矽而該前置閘極係一 PFET〇

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