200423663 玖、發明說明： 相關申請案 本申請案與標題為“經控制之頻率信號，，之第丨 號 申請業（檔案號碼：42P14339)係於同-日提出申請，具有基 本相同的說明書且主張關聯標的之權利。 【發明所屬之技術領域】 本發明係關於可提供及接收經控制頻率信號之發射器及 接收器及包含此等發射器及接收器之系統。 【先前技術】 付說間干擾⑽）可藉由不同頻率脈衝之#加而使信號‘ 正性降級。具有高頻率脈衝之資料模式易受卿響。相— 相頻脈衝而言，高頻脈衝之相移及衰減可能較大，則 在較南頻率脈衝與較低頻率脈衝#加時損失較高頻率心 =脱所導致的資料模式失真可能會料差錯。傳統& 未經補償的隨機資料模式的傳輸頻率會受限於ISI。 等化及奈奎斯特信令係兩種已提出的解1ISI之方法。^ 化係種®試恢復敏感資料模式中較高i 、 線擬合解決方案。該方案力圖預測所：：：衝幅值u -^^ 」所丟失貧料並藉由預办 二，衝上的幅值來恢復所丟失資料。等化之缺點包括. 二係-種曲線擬合解決方案，藉由修整隨機 “ 中車乂呵頻率脈衝之幅值來恢復任—預 f: 失具有極強的系統特定性及模式特定性巾;=。預期指 料模式及其在其中使用的每一自訂手絲比：此所預見的資 其易受未預見的資料模式及變化的 詞譜° 系統傳遞函數影響。 87394 2〇〇423663
，因此可能永遠不會成為最佳解決方案。 。、奈奎斯特信令係另一種解決ISI的先前技術方法，其在時 域中使用一升餘弦或正弦函數脈衝來克服ISI。實現該等函 數之複雜度使其難以在實際中應用。 或多個相關時鐘或選 接收電路使用該時鐘 在源同步信令中，將資料信號及一 通信號自一發射器發送至一接收器。 或選通信號來確定資料信號的取樣時間。 在某些信令技術中，可將定時資訊嵌入所發送資料信號 内並藉由一狀態機恢復該定時資訊。一内插器接收來自（2 例而言）一鎖相迴路或一延遲鎖定迴路之若干時鐘或選通俨 號。所恢復定時用於在内插器接收的時鐘或選通信號中選 取時鐘或選通信號，並將所選時鐘或選通信號提供至一= =器，以控制傳入資料信號之取樣。在某些實施方式中， 貧料信號中提供有訓練資訊，以在發送實際資料之前得到 正確的取樣定時。可隨時提供訓練資訊，以保持取樣Z時 。在其他實施方式中，未使㈣丨練資訊，但根據先前時間 之資料信號枇產生取樣定時。存在各種用於嵌入定時資訊 之技術。8B/10B技術即係一種眾所習知之技術。 信號傳輸可採用一種點對多點方式（一個發射器對多個接 收器）或點對點方式（一個發射器對一個接收器）。傳輸可係 單向、順序雙向、或同時雙向。 μ 導線上信號中的雜訊會使該等信號遭到破壞。一種用於 降低雜訊影響之技術係通過兩條導線發送資料，爾後在接 87394 200423663 收器中藉由查看所接收信號之間的差別而非絕對值來拒絕 雜訊。通常，其中一導線所載送的一信號係另一導線之逆 信號。 【發明内容】 在本文所述本發明之某些實施例中，揭示一種接收器， 其包括一用於載送一量值編碼經控制頻率信號（CFS)之第一 導線及一用於載送一互補量值編碼控制頻率信號（CCFS)之 第二導線。該接收器進一步包括自該第一導線及該第二導_ 線接收並解碼CFS及CCFS以產生一輸出信號之電路。本文 亦闡述其他實施例並主張其他實施例之權利。 【實施方式】 在某些實施例中，本文所闡述之發明包括一種具有一發 射器之系統，該發射器可將一資料信號編碼為一量值編碼 經控制頻率信號（CFS)。在某些實施例中，亦產生一互補量 值編碼經控制頻率信號（CCFS)。CFS之電壓係VCFS，CCFS 之電壓則係VCCFS。 麵 參見圖1，一系統10包括一晶片或一晶片之一邵分14及一 晶片或一晶片之一部分16。倘使14及16代表該等晶片之一 部分，則其可位於同一晶片中。發射器20... 22代表N個發射 器，導線24Α、24Β···26Α、26B代表N組雙導線，且接收器 28...30代表Ν個接收器。發射器20...22將導線24Α、24Β..·26Α、 26Β上的CFS及CCFS提供至接收器28...30。發射器40…42代表 ?^個發射器，導線44八、448...46八、463代表：^組雙導線，且 接收器48...50代表Μ個接收器。Μ既可與N為同一數字，亦 87394 200423663 可為一不同數字。發射器40...42將導線44八、443...46八、463上 的CFS及CCFS提供至接收器48…50。可將該等發射器及接收 益配對分成組群對待。 在圖 1 中，將導線 24A、24B...26A、26B 及 44A、44B...46A、 46B展示為在單一方向上傳輸信號。或者，亦可使用雙向導 線。舉例而言，在圖2中，一系統60包括一晶片或一晶片之 一部分64及一晶片或一晶片之一部分66，其中發射器/接收 器70...72藉由雙向導線74A、74B…76A、76B耦合至發射器/接馨 收器78…80。傳輸既可為順序雙向亦可為同時雙向。 1.發射器 存在眾多可建構圖1及圖2所示之發射器之方式。作為實 例，圖3至圖5展示發射器20(亦展示於圖1中）之不同實施例 。在圖3至圖5中，發射器20包括一用於在導線24A上產生 CFS的第一編碼經控制頻率輸出電路90及一用於在導線24B 上產生CCFS的第二編碼經控制頻率輸出電路94。編碼經控 制頻率輸出電路90及94分別接收至少一時鐘信號及至少一 _ 輸入信號。在某種程度上，將哪一信號稱作CFS及將哪一信 號稱作CCFS係隨意。然而，接收器應正確投送CFS及CCFS ，以獲得所需之極性。 於一導線102上載送一時鐘信號（Clk)，於一導線104上載 送Clk的一逆信號（Clk*)，於一導線106上載送一輸入信號 (Vin)，及於一導線108上載送一逆輸入信號（Vin*)。由圖3可 見，該編碼經控制頻率輸出電路90接收Clk及Vin*信號，而 該編碼經控制頻率輸出電路94接收Clk及Vin信號。在圖4中 87394 200423663 ，該編碼經控制頻率輸出電路90接收Clk及Vin*信號，而該 編碼經控制頻率輸出電路94接收Clk*及Vin*信號。在圖5中 ，該編碼經控制頻率輸出電路90接收Clk、Vin及Vin*信號， 而該編碼經控制頻率輸出電路94接收Clk*、Vin及Vin*信號。 當然，此僅為實例，且倘若修改發射器20或接收器28，圖3 至圖5所示之發射器20可接收不同極性的時鐘信號及輸入信 號。 圖6闡釋時間t0··.t8内Clk、Clk*、Vin及Vin*之代表性實例泰 。然而，Clk、Clk*、Vin及Vin*之形狀可與所示形狀略有不 同。舉例而言，其形狀可更接近正弦波形或方波波形。在 圖6所示之特定實例中，在時間週期t0 ...t8内Vin之狀態為0 0 1110 10° 存在眾多可結合CFS及CCFS使用的編碼技術。該等編碼 技術之實例包括：同相量值編碼（“同相編碼”）、功率平衡 量值編碼（“功率平衡編碼”）、及偏移平衡量值編碼（“偏移平 衡編碼”）。圖7展示在一時間週期tO + X...t8+X内該等三種編 φ 碼技術響應圖6所示之Clk、Clk*、Vin及Vin*信號中三個或四 個信號之實例。其同時亦展示t0...t8時間内Vin之狀態。其中 VDD係電源電壓，VSS係接地基準電壓。系統中亦可具有其 他電源電壓及接地基準電壓。
在圖7中，由圖3所示之發射器20來提供用於同相編碼之 CFS及CCFS。CCFS以一虛線表示。在圖7所示之實例中，對 於同相編碼，若CCFS>CFS，則CFS及CCFS代表一邏輯0(低） 電壓；而若在某一特定取樣時刻CFS>CCFS，則CFS及CCFS 87394 -10- 200423663 代表一邏輯l (高）電壓。亦可使用其他方法來確定CFS及 CCFS所代表的邏輯值。對於圖7所示的每一種編碼，只要 具有一致性且可已選取相反邏輯值（逆），一特定信號中邏 輯0或邏輯1電壓即可任意選取。本文闡述置高邏輯，但亦 可使用置低邏輯。 在圖7中，由圖4所示之發射器20來提供用於功率平衡編 碼之CFS及CCFS。在圖7所示之實例中，對於功率平衡編碼 ’當平均值小於VDD/2時，CFS及CCFS代表一邏輯〇電壓； 當平均值大於VDD/2時，CFS及CCFS代表一邏輯！電壓。亦 可使用其他方法來確定CFS及CCFS所代表的邏輯值。 在圖7中，由圖5所示之發射器20來提供用於偏移平衡編 碼之CFS及CCFS。在圖7所示之實例中，對於偏移，平衡編碼 ，當CFS及CCFS處於高臨限值與低臨限值内時，CFS及CCFS 代表一邏輯〇電壓；而當CFS及CCFS處於高臨限值與低臨限 值之外時，CFS及CCFS代表一邏輯i電壓。亦可使用其他方 法來確定CFS及CCFS所代表的邏輯值。 在圖7中：選擇將哪些信號標記為cfs及將哪些信號標記 為CCFS係任意，但是該等信號之投送及電路可視此選擇而 變化。 圖8闡釋關於圖3所示之發射器2〇 (用於同相編碼）及接收 器28 (用於解碼以同相編碼方式編碼的信號）之某些實施例 足其他細節。本發明並非侷限於該等細節。該等編碼經控 制頻率輸出電路90及94可用於功率平衡編碼，但使用不同 毛固4所示之鈿入端。该編碼經控制頻率輸出電路在導線 87394 -11 - 200423663 102及108上接收Clk及Vin*信號，而該編碼經控制頻率輸出 電路94在導線102及106上接收Clk及Vin信號。在圖8所示之 實例中，該等編碼經控制頻率輸出電路90與94相同，但其 亦可不同。二者相同的一優點在於其可達成CFS與CCFS之 間更嚴密的定時容差。量值編碼器150及170與反相器156及 176皆接收Clk信號。來自反相器156及176之反相時鐘信號被 分別提供至經控制頻率驅動器158及178。量值編碼器150及 170將信號分別提供至量值驅動器154及174，以使量值驅動籲 器154及174與經控制頻率驅動器158及178之組合可於導線 24A上提供將需CFS並於導線24B上提供CCFS。圖9及圖10中 提供該等量值編碼器150及170之實例。接收器則在下文中 闡述。 圖9提供圖3所示之編碼經控制頻率輸出電路90之某些實 施例之其他細節。本發明並非侷限於該等細節。量值編碼 器150包括一「反或」（NOR)閘210及一「反及」（NAND)閘212 ，該「反或」（NOR)閘210及「反及」（NAND)閘212皆接收Clk φ 及Vin*。在圖9所示之實例中，量值驅動器154包括第一編碼 驅動器202及第二編碼驅動器204。經控制頻率驅動器158、 第一編碼驅動器202及第二編碼驅動器204接收阻抗控制信 號，以產生一阻抗值為3rQ的輸出阻抗，其中rQ係導線24A之 特性阻抗。圖中亦展示一啟動信號。該阻抗及啟動信號並 非必需。當驅動器158之輸入係一邏輯1電壓時，其試圖將 其輸出（該輸出耦合至導線24A)拉至電源電壓VDD。當驅動 器158之輸入係一邏輯0電壓時，其試圖將其輸出拉至接地 87394 -12- 200423663 電壓VSS。同樣，當第一編碼驅動器202及第二編碼驅動器 204之輸入係一邏輯1電壓時，其試圖將其各自輸出拉至 VDD，而當該等輸入係一邏輯0電壓時，其則試圖將其輸出 拉至VSS。 因此，CFS之電壓係驅動器158、202及204之輸入的一函數 。舉例而言，若驅動器158、202及204之輸入皆各係一邏輯1 電壓，則驅動器158、202及204皆各拉至VDD，且導線24A上 的CFS被拉至VDD。同樣，若該等輸入皆各係一邏輯〇電壓 ，則CFS被拉至VSS。當驅動器158、202及204之輸入中一個 輸入係一邏輯1電壓而另兩個輸入係邏輯0電壓時，CFS被拉 至1/3 VDD。當驅動器158、202及204之輸入中兩個輸入係邏 輯1電壓而另一個輸入係一邏輯0電壓時，CCFS被拉至2/3 VDD。（本發明並非侷限於該等細節。舉例而言，驅動器158 、202及204可使輸入值反相。） 表1展示作為Clk及Vin之一函數的「反或」（NOR)閘210及 「反及」（NAND)閘212之輸出。閘210及212之輸出分別係驅 動器202及204之輸入。該表亦展示反相器156之輸出（其乃驅 動器158之輸入），及一作為驅動器158、第一編碼驅動器202 及第二編碼驅動器204之輸出之一函數之CFS值。
Vin* Clk 「反或」 (NOR)之輸 出（驅動器 202之輸入） 「反及」 (NAND)之輸 出（驅動器 204之輸入） 反相器156 之輸出（驅 動器158之 輸入） CFS 0 0 1 1 1 全高電壓 (例如VDD) 87394 -13 - 200423663 ο 表1 ο ο ο ο ο ------ 0 ----- 中低電壓 (例如1/3 ’ _YDD) 1 中高電壓 (例如2/3 VDD) 0 -----—_ 全低電壓 (例如VSS) 當然’全高電壓信號未必恰好位於VDD，中低電墨信號 未必恰好位於1/3 vDD，中高兩 %二仏虓未必恰好位於2/3 DD 且王低k號亦未必恰好位於ν%。 一除使用不同輸入外，圖4所示之發射器2()可相同於圖靖 =之毛射叩或者，圖5之發射器20可稍不同於圖4之發射 圖1〇展示圖5之編碼經控制頻率輸出電路料之一實例。編 碼經控制頻率輸出電路9Q可相同，但如圖5所示，其使用不 同㈣入信號。在圖財，除如圖所示的不同輸入信號外 值編碼器170與圖9所示之量值編碼器15〇相同。量值驅 力w 174與里值驅動器154相同，但亦可不同。經控制頻率 驅動器178與經控制頻率驅動器158相同，但亦可不同/ …CTS與CCFS之組合可藉由消除雜訊及便利解碼而在較高 I料傳輸頻率上達成較佳的信號完整性。該等信號本身S :有木種固有的抗（ISI)性。僅作為一實例，在方程式（1)中 楗供里值編碼經控制頻率之一數學模型，該方程式（1)展示 87394 14 200423663 一下列傅立葉變換： s(t)，+E*m[tmnc(t/2_)])咖_VDD/2〇s(wMB+a—(①,^ ^ 其中t係時間，s⑴係時域中的一函數，①係頻率，①。係一控 制^率（資料編碼所用頻率），_ 一已編碼數位值阵列（包 « ”料模式），Β係匕足基值，Ε係一恒定編碼高邏輯值 ，VDD係-電源電壓’ s((〇)係頻率域中的函數，以係爪中is 與〇s之比率’ δ㈤係一脈衝函數，c係一恒植偏移。頻 率域中編碼有資料的脈衝函數可提供消除或實質降低⑻之 Ϊ點，ί乃因該信號之所有能量或實質上所有能量皆被限 定在一單一頻率。本發明並非侷限於方程式（1)之細節。 2.接收器 可知用各種设计方業來建構圖i所示之接收器Μ_··3〇及 48...50及圖2所示之收發器/接收器7〇. _72及78...8〇之接收器元 件圖8展757接收器4某些實施例之一般方塊圖表示法，炊 :本發明並非侷限於該等細節。參見圖8，接收器巧包括： ϊ值編碼經控制頻率（MECF)解碼g 184，該量值編碼經抑制 頻率（順F)解碼器斷產生―在―時間延遲後與輸入錢 (Vm)具有相同邏輯值之異步解碼輸出信號（v⑽)（或者若需 要，該輸出信號Vout可以是輸入信號Vin之逆信 = 言，根據圖6所示之Vin，V0Ut可為〇〇111〇1〇/時:^ 電路188可產生一具有相同頻率並與CFS及CCFS同相的導出 :鐘信號。同步電路19〇使用該導出時鐘信號來使異步;⑽ 信號與一系、统時鐘（其係一用於包含接收器28之晶片或晶片 <一邵分的系統時鐘）同步，以產生一同步解碼輸出信號 87394 -15- 200423663 (Vout)信號。（在某些實施例中，未使用時鐘導出電路188及 同步電路190。） 時鐘導出電路188亦可提供一作為導出時鐘信號之逆信號 的導出時鐘信號（舉例而言，如圖6所示，Clk與Clk#即為逆 信號）。在某些實施例中，同步電路190既使用導出時鐘信 號亦使用導出時鐘Ί言號，而在某些實施例中，其則僅使用 導出時鐘信號或僅使用導出時鐘*信號。MECF解碼器184可 產生一異步解碼’輸出信號（Vout')。在某些實施例中，同步_ 電路190既接收Vout亦接收Voulf，而在其他實施例中，則僅 接收Vout或僅接收Vout"。在某些實施例中，同步電路190既 產生一同步解碼輸出信號（Vout)亦產生一作為Vout之逆信號 之同步解碼$輸出信號（Vouf)。在其他實施例中，同步電路 190僅產生一同步Vout或僅產生一同步Vout*。 圖11、圖12及圖15提供接收器28之實例。圖13及圖14提供 可於圖11及圖12所示之實例中使用的電路。本發明並非侷 限於該等細節。 · a.用於解碼由同相編碼及功率平衡編碼產生的CFS及 CCFS之接收器。 圖11提供在使用同相編碼來產生CFS及CCFS情形下一接收 器28之實例。在圖11之實例中，MECF解碼器184係一可提供 異步Vout信號之比較器。在所展示實例中，該異步Vout信號 在VCCFS>VCFS時具有一邏輯0電壓，而在VCFS>VCCFS時具 有一邏輯1電壓。（視實施方式而定，亦可與此相反）。亦可 將更精細的電路用於MECF解碼器。在圖11中，同步電路190 87394 -16 - 200423663 既提供同步Vout信號亦提供同步Vouf信號。在其他實施例中 ，其可僅提供同步Vout或僅提供同步Vouf。眾多電路可用於 時鐘導出電路188，以根據CFS及CCFS產生導出時鐘信號及 導出時鐘Ί言號。圖13及圖14中展示時鐘導出電路188之實例。 圖12提供在使用功率平衡編碼產生CFS及CCFS之情形下 一接收器28之實例。在圖12之實例中，一時鐘導出電路188 包括可產生導出時鐘信號及導出時鐘*信號之兩個比較器 188-1及188-2，由同步電路190接收該等信號。或者，同步電鲁 路190可僅接收導出時鐘信號或僅接收導出時鐘^言號。在其 他實施例中，同步電路190既可提供同步Vout信號亦可提供 同步Vouf信號，或僅提供同步Vouf信號。眾多電路可用於 MECF解碼電路184以產生異步Vout信號（及異步Vout*(若產生 該信號））。圖13及圖14中提供該等MECF解碼器184之實例。 圖13闡釋可用於圖11所示之時鐘導出電路188或圖12所示 之MECF解碼器184之電路。在圖13所示之實例中，運算放大 器234及236之正輸入端分別接收CFS及CCFS。放大器234及 φ 236之輸出，則分別耦合至節點Ν1及Ν3。運算放大器234及 236之負輸入端耦合至一節點Ν2。 導線24Α及24Β上的電壓幅擺未必相同於接收器28中的電 壓幅擺。為方便論述，將導線24Α及24Β上的電源電壓及接 地電壓稱作Vdd及Vss(參見圖7)，並將接收器28中的電源電 壓及接地電壓稱作VDD及VSS。發射器20與接收器28中的電 源電壓及接地電壓既可相同亦可不同。 平均電路240由放大器234和236、節點Nl、N2和N3以及各 87394 -17 - 200423663 具有一電阻值R1的電阻器238和240構成。電阻器238及240可 皆由（舉例而言）一 N型場效電晶體（NFET)及一 p型場效電晶 體（PFET)(例如圖14中的電晶體T11及T13)構成。該等電晶體 可係一金屬氧化物半導體（MOS)型電晶體。節點Nl、N2、 N3及N4之電壓分別稱作VN1、VN2、VN3及VN4。其中VN2基 本為 VCFS 與 VCCFS 之平均值，亦即（VCFS +VCCFS)/2。VN1 基本為 Ad(VCFS-VCCFS)/2，且 VN3 基本為 Ad(VCCFS-VCFS)/2 ，其中Ad分別為運算放大器M4及236之增益。 籲 本文所用術語「逆信號」係指Clk與Clk*互為邏輯逆信號，
Vin與Vin^S為邏輯逆信號，及乂〇饥與¥〇1^互為逆信號。在此 種意義上，逆信號意指：若Clk係一邏輯〇電壓，則cik*係一 邏輯1電壓，而若Clk係一邏輯1電壓，則cik*係一邏輯〇電壓 。（當然，一邏輯0電壓未必位於VSS，且一邏輯1電壓未必 位於VDD)。Vin與Vin及Vout與Vout*亦同樣如此。 基準反相電路244在節點N4上提供VN2的一基準逆信號。 基準反相電路244包括：一包括pfet T2及NFET T3的第一反❿ 相斋、一包▲括PFET T6及NFET 丁7的第二反相器及多個啟動電 晶體ΤΙ、T4、丁5及T8。用於VN2及VN4之術語「基準逆信 號」較術語「逆信號」稍寬鬆，此乃因TO2及W4未必為標 準邏輯0或邏輯1電壓（儘管其亦可為標準邏輯〇或邏輯1電 壓）。若存在基準逆信號，VN2與VN4處於一基準電壓之相 反侧上。舉例而言，在運作中，若TO2大於基準電壓，則 VN4小於基準電壓，而若VN2小於基準電壓，則VN4大於基 準電壓。基準電壓之準確值並不重要，且未必僅具有一單 87394 -18 - 200423663 一基準電壓。基準電壓可係一其邊界可隨時間變化的狹窄 電壓帶。 倘若為同相編碼，則圖13係圖11之時鐘導出電路188。比 較器246及248之導出時鐘信號及導出時鐘*信號隨圖7所示之 CFS及CCFS信號之變化而轉換。若VCFS為2/3 Vdd且VCCFS為 Vdd(參見圖7，處於tO+X與tl+X之間），則VN2接近Vdd(約5/6 Vdd)且VN1<VN3。若VN1<VN3，則該等啟動電晶體τΐ及T4為 導通狀態，且該等啟動電晶體T5及T8為關斷狀態。（當提及籲 一電晶體為導通狀態或為關斷狀態時，可意指該電晶體為 完全導通或關斷狀態或為實質上導通或關斷狀態。可設定 電晶體之臨限電壓’以提供一所需的導通或關斷位準。）當 T1及T4導通時，具有T2及T3之反相器被啟動，且當丁5及丁8 關斷時，具有T6及T7之反相器被徹銷。由於γΝ2接近Vdd， T2關斷且T3導通，因此VN4被拉向VSS，從而使VN4與VN2 處於一基準電壓之相反側上。若VN2接近Vdd且VN4位於VSS 或接近VSS，則比較器246提供一邏輯〇電壓輸出，而比較器_ 248 #疋供一 ¥輯1電壓輸出。應注意，此與圖6中t〇與tl之間 Clk及Clk之狀態相匹配。如上所述，可選擇既包括比較器 246亦包括比較器248。 若VCFS為Vss且VCCFS為1/3 Vdd(參見圖7，處於tl+X與 t2+X之間），則 VN2接近 Vss (1/6 Vdd)且 VN1<VN3。若 VN1<VN3 ’則該等啟動電晶體丁1及T4為導通狀態，且該等啟動電晶 體T5及T8為關斷狀態。相應地，具有T2及T3之反相器被啟 動而具有T6及T7之反相器被撤銷。由於VN2接近Vss，T2導 87394 -19- 200423663 通且T3關斷，因此VN4被拉向VDD，從而使VN4與VN2處於 一基準電壓之相反側上。若VN2接近Vss且VN4位於VDD或接 近VDD，則比較器246提供一邏輯1電壓輸出，而比較器248 提供一邏輯0電壓輸出。應注意，此與圖6中^與t2之間clk 及Clk*之狀態相匹配。 若VCFS為Vdd且VCCFS為2/3 Vdd(參見圖7，處於t2+X與 t3+X之間），則 VN2接近 Vdd (5/6 Vdd)且 VN1>VN3。若 VN1>VN3 ，則該等啟動電晶體T1及T4為關斷狀態，且該等啟動電晶籲 體丁5及T8為導通狀態。相應地，具有丁2及T3之反相器被徹 銷，且具有T6及T7之反相器被啟動。由於VN2接近Vdd，T6 關斷且T7導通，因此VN4被拉向VSS，從而使VN4與VN2處 於一基準電壓之相反侧上。若VN2接近Vdd且VN4位於VSS或 接近VSS，則比較器246提供一邏輯〇電壓輸出，而比較器 248提供一邏輯1電壓輸出。應注意，此與圖6中口與13之間 Clk及Clf之狀態相匹配。 若VCFS為1/3 Vdd且VCCFS為Vss(參見圖7，處於t3+X與· 14+又之間），.則^2接近乂53(1/6¥(1(1)且\^1>\^3。若_1>\^3 ’則▲等啟動黾晶體T1及T4為關斷狀態，且該等啟動電晶 體T5及T8為導通狀態。相應地，具有丁2及丁3之反相器被撤 銷，且具有T6及T7之反相器被啟動。由於VN2接近Vss，T6 導通且T7關斷，因此VN4被拉向VDD，從而使VN4與VN2處 於一基準電壓之相反侧上。若VN2接近Vss且VN4位於VDD或 接近VDD，則比較器246提供一邏輯1電壓輸出，而比較器 248提供一邏輯〇電壓輸出。應注意，此與圖6中t3與t4之間 87394 -20- 200423663
Clk及Clk*之狀態相匹配。 倘若為功率平衡編碼，則圖13係圖12之MECF解碼器184。 由比較器248輸出的異步解碼輸出信號Vout之狀態係CFS及 CCFS之電壓之一函數。若包含該信號，則比較器246提供 Vout*。若 VCFS 為 Vss 且 VCCFS 為 2/3 Vdd(參見圖 7，處於tO+X 與 tl+X之間），則 VN2 約為 1/3 Vdd且 VN1<VN3。若 VN1<VN3 ，則該等啟動電晶體T1及T4為導通狀態，且該等啟動電晶 體T5及T8為關斷狀態，以使僅具有T2及T3之反相器被啟動籲 。由於VN2為1/3 Vdd，T2導通且T3關斷，因此VN4被拉向 VDD，從而使VN4與VN2處於一基準電壓之相反側上。若 VN2接近Vss且VN4位於VDD或接近VDD，則比較器246為 Vouf提供一邏輯1電壓輸出，而比較器248為Vout提供一邏輯 〇電壓輸出，其與圖6中t0與tl時刻之間的Vin相匹配。在某 些實施例中，僅包括比較器246 ;在某些實施例中，僅包括 比較器248 ;而在某些實施例中，既包括比較器246亦包括 比較器248。視實施方式而定，同步電路1%可將MECF I84之籲 輸出反相。 若VCFS為2/3 Vdd且CCFS為Vss(參見圖7，處於tl+χ與t2+X 之間），則VN2約為1/3 Vdd且VN1>VN3。若VN1>VN3，則該 等啟動電晶體T1及T4為關斷狀態，且該等啟動電晶體丁5及 T8為導通狀態，以使僅具有T6及T7之反相器被啟動。由於 VN2為1/3 Vdd，T6導通且T7關斷’因此VN4被拉向VDD，從 而使VN4與VN2處於一基準電壓之相反側上。若VN2接近Vss 且VN4位於VDD或接近VDD，則比較器246為V〇ut*提供一邏 87394 -21 - 200423663 輯1電壓輸出’而比較器248為Vout提供一邏輯〇電壓輸出， 其與圖6中tl與t2時刻之間的Vin相匹配。 若VCFS為1/3 Vdd且CCFS為Vdd(參見圖7，處於t2+X與t3+X 之間），則VN2約為2/3 Vdd且VN1<VN3。若VN1<VN3，則該 等啟動電晶體T1及T4為導通狀態，且該等啟動電晶體T5及 T8為關斷狀態，以使僅具有T2及T3之反相器被啟動。由於 VN2為2/3 Vdd，T2關斷且ΊΠ導通，因此VN4被拉向VSS，從 而使VN4與VN2處於一基準電壓之相反侧上。若VN2接近Vdd籲 且VN4位於VSS或接近VSS，則比較器246為Vout*提供一邏輯0 電壓輸出，而比較器248為Vout提供一邏輯1電壓輸出，其與 圖6中t2與t3時刻之間的Vin相匹配。 若VCFS為Vdd且CCFS為1/3 Vdd(參見圖7，處於t3+X與t4+X 之間），貝VN2 約為 2/3 Vdd且 VN1>VN3。若 VN1>VN3，貝該 等啟動電晶體T1及T4為關斷狀態’且該等啟動電晶體丁5及 T8為導通狀態，以使僅具有T6及T7之反相器被啟動。由於 VN2為2/3 Vdd，T7導通且T6關斷，因此VN4被拉向VSS，從鲁 而使VN4與γΝ2處於一基準電壓之相反側上。若VN2接近Vdd 且VN4位於VSS或接近VSS，則比較器246為Vout*提供一邏輯〇 電壓輸出，而比較器248為Vout提供一邏輯1電壓輸出，其與 圖6中t3與t4時刻之間的Vin相匹酉己。 每一電晶體之電流放大係數可皆相同。然而，藉由使電 晶體Tl、T4、T5及T8具有一小於反相器之電晶體之電流放 大係數，可出現自Vdd及Vss至VDD及VSS的上層移位，且可 使增益更平坦。 87394 -22- 200423663 圖14提供可用於圖11所示之時鐘導出電路188或圖12所示 之MECF解碼器184之電路之另一實例。圖14與圖13相似，但 亦具有某些差別。圖14所示之電晶體T11及T13、及T12及14 取代圖13所示之電阻器238及電阻器240。進一步，圖14不包 括圖13所示的ΤΙ、T4、T5及T8等啟動電晶體。在圖14中， 當VN2為邏輯低電壓時，電晶體T15及T16為關斷狀態，T17 及T18為導通狀態，由此提供一降級的參考反相器（具有弱 爭用），使得節點VN4被拉高。而當VN2為高電壓時，電晶 體T17及T18為關斷狀態，T15及T16為導通狀態，由此提供一 降級的參考反相器（具有弱爭用），使得節點VN4被拉低。該 等電晶體之電流放大係數既可相同亦可不同。 b.用於解碼由偏移平衡編碼產生的CFS及CCFS之接收器。 圖15提供在使用偏移平衡編碼產生CFS及CCFS之情形下 一接收器28之實例。注意圖7所示之高臨限值及低臨限值。 在圖15之實例中，時鐘導出電路188包括兩個比較器188-1及 188-2以產生導出時鐘信號及導出時鐘、言號，該等信號由同 步電路190锋收。或者，同步電路190可僅接收導出時鐘信 號或僅接收導出時鐘*信號。在其他實施例中，同步電路 190既可提供同步Vout信號亦可提供同步Vouf信號，或僅提 供同步Vouf信號。眾多電路可用於MECF解碼電路184以產生 異步Vout信號（及異步Vout\若產生該信號））。圖15提供一 MECF解碼器184之實例，但本發明並非侷限於該等細節。 參見圖15之MECF解碼器184，電晶體T20、T21、T22及T23 用作多工器。在其正輸入端處，比較器324自一分壓器接收 87394 -23 - 200423663 一對應於高臨限電壓（如圖7所示）之電壓，該分壓器包括一 黾阻為R7之電阻器312及一電阻為R8之電阻器314，其中 R8>R7。在其正輸入端處，比較器326自一分壓器接收一對 應於低臨限電壓（如圖7所示）之電壓，該分壓器包括一電阻 為R8之電阻器316及一電阻為R7之電阻器318。 倘使Vin係一邏輯〇電壓，則VCFS及VCCFS處於高臨限值 與低限值以内（圖7中的tO+X至t2+X)。若VCFS>VCCFS，則 導出時鐘係一邏輯1電壓而導出時鐘*係邏輯〇電壓，從而使_ T20及T23導通而丁21及T22關斷。CFS被傳遞至比較器324之負 幸則入^ ’且CCFS被傳遞至比較器326之負輸入端。若vcFS< 高臨限值，則比較器324之輸出係一邏輯1電壓；若VCCFS> 低臨限值，則比較器326之輸出係邏輯〇電壓。因此，比較 器328將Vout輸出作為一邏輯〇電壓，其與圖6中t〇至tl間的vin 相匹配。或者，Vout可係Vin之逆信號。一附加比較器可提 供 Vout* 〇 若VCFS<VCCFS，則導出時鐘係一邏輯〇電壓而導出時鐘*❿ 係邏輯1電聲，從而使170及T23關斷而171及T22導通。CCFS 被傳遞至比較器324之負輸入端，且CFS被傳遞至比較器326 之負輸入端。若VCCFS〈高臨限值，則比較器324之輸出係一 邏輯1電壓；若VCFS>m臨限值，則比較器326之輸出係邏輯 0電壓。因此，比較器328將Vout輸出為一與圖6中抝至卩間的 Vin相匹配的邏輯0電壓。 倘使Vin係一邏輯1電壓，則VCFS及VCCFS處於高臨限值 與低臨限值之外（圖7中的t2+X至t5+X)。若VCFS>VCCFS，貝 87394 -24- 200423663 導出時鐘係一邏輯1電壓而導出時鐘*係邏輯〇電壓，從而使 Τ20及Τ23導通而Τ21及Τ22關斷。CFS被傳遞至比較器324之負 輸入端，且CCFS並傳遞至比較器326之負輸入端。若VCFS> 局臨限值，則比較器324之輸出係一邏輯〇電壓；若VCCFS< 低臨限值，則比較器326之輸出係一邏輯1電壓。因此，比 較器328將Vout輸出為一與圖6中t2至t3間的Vin相匹配的遥輯1 電壓。若VCFScVCCFS，則導出時鐘係邏輯〇電壓而導出時 鐘#係邏輯1電壓，從而使丁20及T23關斷而T21及T22導通。 CCFS被傳遞至比較器324之負輸入端，且CFS被傳遞至比較 器326之負輸入端。若VCCFS>高臨限值，則比較器324之輸 出係邏輯0電壓；若VCFS<低臨限值，則比較器326之輸出係 邏輯1電壓。因此，比較器328將Vout輸出為一與圖6中t3至t4 間的Vin相匹配的邏輯1電壓。 3 ·額外資訊及實施例 如上所述，組合使用CFS及CCFS信號來傳輸資訊具有各 種優點。然而，亦可僅在CFS中傳輸資訊。（請回憶，在圖7 中，選擇將/那一信號標記為CFS及將哪一信號標記為CCFS 係任思）。舉例而吕，在圖I6中，發射器35〇藉由導線24A僅 在CFS中將Vin(或Vin*)資訊提供至一接收器358，而接收器 358將該資訊恢復為Vout(或Vout*)。 本發明並未侷限於發射器與接收器電路之間一特定類型 4互連。舉例而1，所示之發射器及接收器型式將該等互 連展示為可載送傳統電信號之電導線。然而，亦可使用各 種其他類型之互連，包括電磁互連（舉例而言，波導（包括 -25 - 87394 200423663 光纖）及射頻（RF))。僅作為一實例，圖17闡釋一發射器（例 如發射器20或350)中的一 EM發射器362，並將其提供至一接 收器（例如接收器28或358)中的一 EM接收器366。該EM發射 器362接收導線24A上的CFS並在一波導368上將其提供至EM 接收器366，而EM接收器366將所接收CFS提供至導線24A。 可在波導368上將CFS之資訊作為一光信號來載送。亦可（但 或許不可行）在無波導之情況下使用一光信號。倘使圖17包 括發射器20，亦可存在另一用於CCFS之波導及導線24B。 圖18闡釋一與圖17所示之系統相似之系統，不同之處在 於EM發射器372係一無線發射器且EM接收器376係一無線接 收器。圖18可包含無線技術，例如RF技術。發射器372及接 收器376可包括λ/4天線。 導線24Α及24Β並不須接續，而可包括中間電路、通路等 。該等導線可包括用於AC耦合的電容器，儘管其會降低開 關速度。 本發明可用於圖1及圖2所示之一接收器對應一發射器的 點對點互連/系統中。本發明亦可用於一信號自一個發射器 發送至多個接收器之系統中。 圖中就僅編碼CFS及CCFS之邏輯0或邏輯1電壓之情形闡 述了該等發射器及接收器。另一選擇為，可在CFS及CCFS 中編碼多於兩個邏輯值。舉例而言，參見圖19，編碼經控 制頻率輸出電路包括一第三編碼驅動器410，以允許存在多 於兩個電壓位準（不僅具有一邏輯0及邏輯1值，且亦具有一 邏輯2值）。可相應地修改量值編碼器及接收器。 87394 -26- 200423663 本發明並非侷限於所發送CFS及CCFS之一特定類型、模 式、内容或含義。在某些實施例中，一些導線載送指令， 同時另一些導線載送位址，且再另一些導線載送資料。在 某些實施例中，於一多工處理之信號中提供指令、位址及 資料。在某些實施例中，可藉由使用不同信令的發射器及 接收器來載送指令。多種編碼技術（例如8b/10b編碼）可與本 文所述編碼技術共同使用。所展示電路僅為實例。各種信 號之極性皆可改變。 所展示電路可包括其他電路，例如靜電放電（ESD)電路、 啟動信號控制電路及定時鏈。在替代實施例中，可於兩條 導線上以差動方式載送導線CFS，亦可於兩條導線上用以差 動方式載送CCFS。 存在多種可產生Clk、Clk*、Vin及Vin信號之方式。圖20展 示用於提供該等信號之電路，但本發明並非需要該電路。 一多相電路420包括雙態電路422及424(其可為正反器），該 雙態電路422及424接收Clk信號並將轉換之輸出提供至互斥 或閘428及互斥閘430。閘428之輸出被提供至一包括一缓衝 器432及一反相器434之定時鏈，以於導線102上提供Clk信號 。閘430之輸出被提供至一包括一緩衝器436及一反相器438 之定時鏈，以於導線104上提供Clk#信號。類似地，一多相 電路440包括雙態電路442及444(其可為正反器），該雙態電 路442及444接收Clk信號並將轉換輸出提供至互斥或閘448及 互斥閘450。閘448之輸出被提供至一包括一缓衝器452及一 反相器454之定時鏈，以於導線106上提供Vin信號。閘450之 87394 -27- 200423663 輸出被提供至一包括一緩衝器456及一反相器458之定時鏈 ，以於導線108上提供Vin*信號。該等定時鏈之一作用係增 大Clk、Clk、Vin及Vin*信號之驅動電流。藉由修改電路可 改變孩等信號之極性。定時鏈亦可用於上述發射器及/或接 收器中，以增大驅動電流。 、 | 一 / q…—争物 或事件，儘管可能亦存在引發該事物或事件之其他原因。 實施例係指本發明之一實施方式或實例。說明書中所 「一實施例」、「一個實施例」、「某些實施例」或「其他 提及 ^ ’、 "」 不二员犯們」或1其允 貫施例」意指結合該等實施例所述的一特定特徵、社構 或特性包含於本發明之至少某些實施例中，但未必^於 本，明之所有實施例中。文中多處出現的“―實施例，，、“: 個貫施例”或“某些實施例”未必皆指相同的實施例。 若本說明書闡述“可，，、“可能，，或“能夠，，包括一晶 斂、結構或特性，則係指並非必須包含該特定晶片 ，〜構或特性。若本說明書或中請專利範圍提及元 ’其並非意指僅且右一彳- 利範圍心「 兀件。若本說明書或申請專 -附加(額外)」元件，其並未排 個孩種附加（額外）元件之可能。 ，2 =㈣定為本文所列舉之特定料說明。事會上 範田壽^料衡者在熟知本發明後將瞭解：可在本發明之 明之範J作出^其他修改。目此，本發 定。 ^括其修訂版在内的申請專利範圍來界 87394 -28- 200423663 【圖式簡單說明】 根據本發明實施例之上述 解本發明，然而，上述說明及附：月及附圖可更全面地瞭 定於所述特…_ , =用來將本發明限 圖1係一插士政 夂理肩午本發明义用。 口1係種本發明某些實施例 圖2係-種本發明某些 …无的万塊圖表示法； 圖3係-種根據本菸：力《系統的方塊圖表示法； 方魏圖表示法發明某些實施例之圖1所示之發射器的 方：：據本發明某些實-之圖】所示之發射器的( :=根據本發明某些實施例之圖1所示之發射器的 圖6係可用於本&甘 余、 及Vin>_ Λ月木二貝她例中的cik及Clk*信號及Vin 及Vm k唬的—圖形表示法； 57系可藉由本發明某些實施例之各種編碼方案而 量值編碼經护m ^ 厓生的 俨沪⑼⑽Γ (卿及互補量值編碼控制器頻率ί L就（CCFS)的一圖形表示法； ’ 圖8係根據本發明某些實施例的圖1所示之包括一發射器 接收益及導線之系統的一示意性方塊圖表示法； 圖9係根據本發明某些實施例的圖3及圖8所示之編碼妹栌 制頻率輸出電路的—示意性方塊圖表示法； 工 、圖1〇係根據本發明某些實施例的圖5所示之編碼經控制頻 率輸出電路的—示意性方塊圖表示法； ’、 圖11係一種根據本發明某些實施例的圖1所示之接收器的 87394 -29- 200423663 示意性方塊圖表示法； 圖12係一種根據本發明某些實施例的圖1所示之接收器的 示意性方塊圖表示法； 圖13係可用於本發明某些實施例的圖u及圖12所示之接 收器之電路的一示意性方塊圖表示法； 圖14係可用於本發明某些實施例的圖η及圖12所示之接 收备之電路的一示意性方塊圖表示法； 圖15係一種根據本發明某些實施例的圖1所示之接收器的 不意性方塊圖表示法； 圖16係一種本發明某些實施例之系統的示意性方塊圖表 示法； 圖17係一種本發明某些實施例之系統的示意性方塊圖表 7^ > 去·， S 18係種本發明某些實施例之系統的示意性方塊圖表 系法； 圖19係種本發明某些實施例之編碼經控制頻率輸出電 路的示意性·方塊圖表示法； 圖20係供用於本發明某些實施例中的用於產生Clk及Clk* 信號之電路及用於產生Vin及Vin*信號之電路的一示意性方 槐圖表示法。 【圖式代表符號說明】 10 系統 14 一曰 曰曰 16 一曰 曰曰 片或一晶片之一部分 片或一晶片之一部分 87394 -30- 200423663 20 發射器 22 發射器 24A 導線 24B 導線 26A 導線 26B 導線 28 接收器 30 接收器 40 發射器 42 發射器 44A 導線 44B 導線 46A 導線 46B 導線 48 接收器 50 接收器 60 系統 64 一晶片或一 晶片之一 66 一晶片或一 晶片之'一 70 發射器/接收器 72 發射器/接收器 74A 雙向導線 74B 雙向導線 76A 雙向導線 部分 部分 87394 - 31 - 200423663 76B 78 80 90 94 102 104 106 108 150 154 156 158 170 174 176 178 184 188-2 188-1 188 190 202 204 雙向導線 發射器/接收器 發射器/接收器 第一編碼經控制頻率輸出電路 第二編碼經控制頻率輸出電路 導線 導線 導線 _ 導線 量值編碼器 量值驅動器 反相器 經控制頻率驅動器 量值編碼器 量值驅動器 反相器 _ 、攀控制頻率驅動器 量值編碼經控制頻率（MECF)解碼器 比較器 比較器 時鐘導出電路 同步電路 第一編碼驅動器 弟二編碼驅動务 87394 -32- 200423663 210 「反或」（NOR)閘 212 「反及」（NAND)閘 234 運算放大器 236 運算放大器 238 電阻器 240 電阻器 244 基準反相電路 246 比較器 248 比較器 250 (說明書中未提及） 252 (說明書中未提及） 312 電阻器 314 電阻器 316 電阻器 318 電阻器 324 比較器 326 咋較器 328 比較器 350 發射器 358 接收器 362 EM發射器 366 EM接收器 368 波導 372 EM發射器 87394 -33 - 200423663 376 EM接收器 410 第三編碼驅動器 420 多相電路 422 雙態電路 424 雙態電路 428 互斥或閘 430 互斥閘 432 缓衝器 434 反相器 436 缓衝器 438 反相器 440 多相電路 442 雙態電路 444 雙態電路 448 互斥或閘 450 互斥閘 452 缘衝器 454 反相器 456 緩衝器 458 反相為 87394 - 34