JPH0786513B2 - データ受信装置 - Google Patents
データ受信装置Info
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- JPH0786513B2 JPH0786513B2 JP63316909A JP31690988A JPH0786513B2 JP H0786513 B2 JPH0786513 B2 JP H0786513B2 JP 63316909 A JP63316909 A JP 63316909A JP 31690988 A JP31690988 A JP 31690988A JP H0786513 B2 JPH0786513 B2 JP H0786513B2
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- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0435—Details
- H04Q11/0471—Terminal access circuits
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/16—Conversion to or from representation by pulses the pulses having three levels
- H03M5/18—Conversion to or from representation by pulses the pulses having three levels two levels being symmetrical with respect to the third level, i.e. balanced bipolar ternary code
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
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- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0435—Details
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- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
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- Computer Networks & Wireless Communication (AREA)
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般にピークホールド回路を含むデータ受
信装置に関し、特に、入力電圧に含まれる微小な電圧変
動によりその出力電圧が影響されないピークホールド回
路を含むデータ受信装置に関する。
信装置に関し、特に、入力電圧に含まれる微小な電圧変
動によりその出力電圧が影響されないピークホールド回
路を含むデータ受信装置に関する。
［従来の技術］ 第３図は、サービス総合デジタル網（以下ISDNという）
の一部の例を示す概念図である。第３図を参照して、IS
DNでは、電話局のISDN変換機とユーザ宅内のISDN端末と
が電話回線を介して接続される。ユーザ宅内に回線終端
装置100が設けられ、そこに電話回線と４線式宅内バス
とが接続される。ISDN端末は４線式宅内バスを介して回
線終端装置100に接続される。回線終端装置100には、４
線式宅内バスを接続するためのインタフェース回路101
が設けられる。
の一部の例を示す概念図である。第３図を参照して、IS
DNでは、電話局のISDN変換機とユーザ宅内のISDN端末と
が電話回線を介して接続される。ユーザ宅内に回線終端
装置100が設けられ、そこに電話回線と４線式宅内バス
とが接続される。ISDN端末は４線式宅内バスを介して回
線終端装置100に接続される。回線終端装置100には、４
線式宅内バスを接続するためのインタフェース回路101
が設けられる。
第４図は、第３図に示された回線終端装置100中に設け
られたインタフェース回路101を示すブロック図であ
る。第４図を参照して、インタフェース回路101は、４
線式宅内バスラインに接続されたドライバおよびレシー
バ30と、各々がドライバおよびレシーバ30に接続された
フレームバッファと、フレームバッファを制御するため
の制御部と、ドライバおよびレシーバ30に基準電圧を供
給するための基準電圧源とを含む。フレームバッファを
介して与えられたデジタル信号は、ドライバによりアナ
ログ信号に変換される。一方、４線式宅内バスラインを
介して与えられたアナログ信号は、レシーバ30によりデ
ジタル変換された後、フレームバッファに与えられる。
られたインタフェース回路101を示すブロック図であ
る。第４図を参照して、インタフェース回路101は、４
線式宅内バスラインに接続されたドライバおよびレシー
バ30と、各々がドライバおよびレシーバ30に接続された
フレームバッファと、フレームバッファを制御するため
の制御部と、ドライバおよびレシーバ30に基準電圧を供
給するための基準電圧源とを含む。フレームバッファを
介して与えられたデジタル信号は、ドライバによりアナ
ログ信号に変換される。一方、４線式宅内バスラインを
介して与えられたアナログ信号は、レシーバ30によりデ
ジタル変換された後、フレームバッファに与えられる。
第５図は、第４図に示されたインタフェース回路に４線
式宅内バスラインを介して入出力される信号の例を示す
波形図である。第５図に示すように、オルタネート・マ
ーク・インバージョン（AMI）符号を用いてコード化さ
れた信号が、４線式宅内バスラインを介して回線終端装
置100とISDN端末との間で伝送される。
式宅内バスラインを介して入出力される信号の例を示す
波形図である。第５図に示すように、オルタネート・マ
ーク・インバージョン（AMI）符号を用いてコード化さ
れた信号が、４線式宅内バスラインを介して回線終端装
置100とISDN端末との間で伝送される。
第６図は、第４図に示されたレシーバ30を示すブロック
図である。第６図を参照して、レシーバ30は、４線式宅
内バスラインからの信号を受けるように接続されたフィ
ルタ部31と、フィルタ部31の出力に接続されたピークホ
ールド回路32と、ピークホールド回路32の出力に接続さ
れたデータ検出器33とを含む。フィルタ部31は、ローパ
スフィルタおよびハイパスフィルタを含む。ピークホー
ルド回路32は、フィルタ部31によりノイズ等が除去され
た電圧信号Vinを受け、その信号のピーク電圧に対応す
る電圧をデータ検出器33に与える。データ検出器33は、
ピークホールド回路32からの電圧信号とフィルタ部31か
らの信号Vinとを比較する。
図である。第６図を参照して、レシーバ30は、４線式宅
内バスラインからの信号を受けるように接続されたフィ
ルタ部31と、フィルタ部31の出力に接続されたピークホ
ールド回路32と、ピークホールド回路32の出力に接続さ
れたデータ検出器33とを含む。フィルタ部31は、ローパ
スフィルタおよびハイパスフィルタを含む。ピークホー
ルド回路32は、フィルタ部31によりノイズ等が除去され
た電圧信号Vinを受け、その信号のピーク電圧に対応す
る電圧をデータ検出器33に与える。データ検出器33は、
ピークホールド回路32からの電圧信号とフィルタ部31か
らの信号Vinとを比較する。
第７図は、第６図に示された従来のピークホールド回路
の例を示す回路図である。この図に示されたピークホー
ルド回路は、たとえば、1988年に開催されたIEEEインタ
ーナショナル・ソリッドステート・サーキッツ・コンフ
ェレンスにおけるダイジェスト・オブ・テクニカル・ペ
ーパーズの108頁および109頁に見られる。なお、第４図
に示されたドライバおよびレシーバの回路の例も、この
ダイジェストに記載されている。
の例を示す回路図である。この図に示されたピークホー
ルド回路は、たとえば、1988年に開催されたIEEEインタ
ーナショナル・ソリッドステート・サーキッツ・コンフ
ェレンスにおけるダイジェスト・オブ・テクニカル・ペ
ーパーズの108頁および109頁に見られる。なお、第４図
に示されたドライバおよびレシーバの回路の例も、この
ダイジェストに記載されている。
第７図を参照して、このピークホールド回路32は、その
非反転入力が入力電圧Vinを受けるように接続されたオ
ペアンプ１と、電源10と基準電圧線24との間に直列に接
続されたNMOSトランジスタ３および抵抗と、抵抗７と並
列に接続されたキャパシタ５とを含む。オペアンプ１
は、その反転入力がトランジスタ３と抵抗７との共通接
続点に接続される。トランジスタ３は、そのゲートがオ
ペアンプ１の出力に接続される。基準電圧線24は、ボル
テージフォロワを構成するオペアンプ23の出力に接続さ
れる。オペアンプ23は、アナログ接地19に接続され、基
準電圧線24をアナログ接地電圧Vagに保持する。ピーク
ホールド回路32は、さらに、その非反転入力が入力電圧
Vinを受けるように接続されたオペアンプ２と、基準電
圧線24と接地11との間に直列に接続された抵抗８および
PMOSトランジスタ４と、抵抗８と並列に接続されたキャ
パシタ６とを含む。オペアンプ２は、その反転入力が抵
抗８とトランジスタ４との共通接続点に接続される。ト
ランジスタ４は、そのゲートがオペアンプ２の出力に接
続される。
非反転入力が入力電圧Vinを受けるように接続されたオ
ペアンプ１と、電源10と基準電圧線24との間に直列に接
続されたNMOSトランジスタ３および抵抗と、抵抗７と並
列に接続されたキャパシタ５とを含む。オペアンプ１
は、その反転入力がトランジスタ３と抵抗７との共通接
続点に接続される。トランジスタ３は、そのゲートがオ
ペアンプ１の出力に接続される。基準電圧線24は、ボル
テージフォロワを構成するオペアンプ23の出力に接続さ
れる。オペアンプ23は、アナログ接地19に接続され、基
準電圧線24をアナログ接地電圧Vagに保持する。ピーク
ホールド回路32は、さらに、その非反転入力が入力電圧
Vinを受けるように接続されたオペアンプ２と、基準電
圧線24と接地11との間に直列に接続された抵抗８および
PMOSトランジスタ４と、抵抗８と並列に接続されたキャ
パシタ６とを含む。オペアンプ２は、その反転入力が抵
抗８とトランジスタ４との共通接続点に接続される。ト
ランジスタ４は、そのゲートがオペアンプ２の出力に接
続される。
データ検出器33は、２つのコンパレータ20および21を含
む。コンパレータ20は、その非反転入力が入力電圧Vin
を受けるように接続され、その反転入力が抵抗７による
抵抗分割により得られた電圧Vth1を受けるように接続さ
れる。コンパレータ21は、その非反転入力が抵抗８によ
る抵抗分割により得られた電圧Vth2を受けるように接続
され、その反転入力が入力電圧Vinを受けるように接続
される。コンパレータ20および21から、それぞれ比較結
果を示す出力電圧Vo1およびVo2が出力される。
む。コンパレータ20は、その非反転入力が入力電圧Vin
を受けるように接続され、その反転入力が抵抗７による
抵抗分割により得られた電圧Vth1を受けるように接続さ
れる。コンパレータ21は、その非反転入力が抵抗８によ
る抵抗分割により得られた電圧Vth2を受けるように接続
され、その反転入力が入力電圧Vinを受けるように接続
される。コンパレータ20および21から、それぞれ比較結
果を示す出力電圧Vo1およびVo2が出力される。
第８図は、第７図に示されたピークホールド回路32の動
作を説明するためのタイミングチャートである。第７図
および第８図を参照して、次に動作について説明する。
作を説明するためのタイミングチャートである。第７図
および第８図を参照して、次に動作について説明する。
入力電圧Vinとして正のパルスが与えられたとき、トラ
ンジスタ３がオンする。キャパシタ５は、トランジスタ
３を介して与えられる電源電位10からの電圧により充電
される。キャパシタ５の充電に伴い、トランジスタ３は
次第にオフする。したがって、入力電圧Vinのピーク値
に対応するピーク電圧Vpk1がキャパシタ５により保持さ
れる。保持された電圧Vpk1に対応する電圧Vth1が抵抗７
の抵抗分割により分割されて出力される。キャパシタ５
により充電された電圧Vpk1は、抵抗７および基準電圧線
24を介して放電される。放電の時定数は、抵抗７の抵抗
値およびキャパシタ５の容量値によって決まる。一般
に、次の正のパルスが与えられるまでに、電圧Vpk1と出
力電圧Vth1は、アナログ接地電圧Vagに達する。
ンジスタ３がオンする。キャパシタ５は、トランジスタ
３を介して与えられる電源電位10からの電圧により充電
される。キャパシタ５の充電に伴い、トランジスタ３は
次第にオフする。したがって、入力電圧Vinのピーク値
に対応するピーク電圧Vpk1がキャパシタ５により保持さ
れる。保持された電圧Vpk1に対応する電圧Vth1が抵抗７
の抵抗分割により分割されて出力される。キャパシタ５
により充電された電圧Vpk1は、抵抗７および基準電圧線
24を介して放電される。放電の時定数は、抵抗７の抵抗
値およびキャパシタ５の容量値によって決まる。一般
に、次の正のパルスが与えられるまでに、電圧Vpk1と出
力電圧Vth1は、アナログ接地電圧Vagに達する。
一方、入力電圧Vinとして負のパルスが与えられたと
き、上記と同様にして、ピーク電圧Vpk2がキャパシタ６
に保持される。したがって、ピーク電圧Vpk2に対応する
電圧Vth2が抵抗８を介して出力される。
き、上記と同様にして、ピーク電圧Vpk2がキャパシタ６
に保持される。したがって、ピーク電圧Vpk2に対応する
電圧Vth2が抵抗８を介して出力される。
［発明が解決しようとする課題］ 従来のピークホールド回路では、入力電圧Vin中に微小
な電圧変動が含まれるときに以下のような問題が生じ
る。すなわち、入力信号として有効な入力電圧Vinが与
えられないとき、入力電圧Vinが第８図に示されるよう
なバックパルスＡやノイズＢを含むことがある。このよ
うな場合においても、従来のピークホールド回路32は、
入力電圧Vinに含まれる微小な電圧変動に応答して動作
する。したがって、ピークホールド回路32が誤った、別
言すれば、出力されるべきでない出力電圧Vth1およびVt
h2を出力するので、データ検出器33も誤った出力電圧Vo
1およびVo2を出力する。
な電圧変動が含まれるときに以下のような問題が生じ
る。すなわち、入力信号として有効な入力電圧Vinが与
えられないとき、入力電圧Vinが第８図に示されるよう
なバックパルスＡやノイズＢを含むことがある。このよ
うな場合においても、従来のピークホールド回路32は、
入力電圧Vinに含まれる微小な電圧変動に応答して動作
する。したがって、ピークホールド回路32が誤った、別
言すれば、出力されるべきでない出力電圧Vth1およびVt
h2を出力するので、データ検出器33も誤った出力電圧Vo
1およびVo2を出力する。
また、入力電圧Vinが与えられないとき、電圧Vinと電圧
Vth1およびVth2とがアナログ接地電圧Vagに達する。し
たがって、コンパレータ20および21がオフセット電圧を
持つとき、コンパレータ20および21が誤って動作するこ
とがあった。
Vth1およびVth2とがアナログ接地電圧Vagに達する。し
たがって、コンパレータ20および21がオフセット電圧を
持つとき、コンパレータ20および21が誤って動作するこ
とがあった。
したがって、データ受信装置であるレシーバ30には、入
力電圧に含まれる微小な電圧変動によって、その出力電
圧が影響されるという問題があった。
力電圧に含まれる微小な電圧変動によって、その出力電
圧が影響されるという問題があった。
この発明は、上記のような課題を解決するためになされ
たもので、入力電圧に含まれる微小な電圧変動によりそ
の出力電圧が影響されないデータ受信装置を得ることを
目的とする。
たもので、入力電圧に含まれる微小な電圧変動によりそ
の出力電圧が影響されないデータ受信装置を得ることを
目的とする。
［課題を解決するための手段］ この発明に係るデータ受信装置は、外部からデータとし
て与えられる信号を受信し、その受信した信号を変換し
て出力するデータ受信装置であって、ピークホールド手
段および比較手段を備え、そのピークホールド手段が、
ピーク検出手段および疑似基準電圧発生手段を含む。
て与えられる信号を受信し、その受信した信号を変換し
て出力するデータ受信装置であって、ピークホールド手
段および比較手段を備え、そのピークホールド手段が、
ピーク検出手段および疑似基準電圧発生手段を含む。
ピークホールド手段は、外部から与えられる信号の入力
電圧に応答して、入力電圧のピーク値に対応する電圧を
出力する。入力電圧は、所定の基準電位を基準電圧レベ
ルとして規定され、有効な入力電圧レベルと比較して微
小な電圧変動を含むことがある。
電圧に応答して、入力電圧のピーク値に対応する電圧を
出力する。入力電圧は、所定の基準電位を基準電圧レベ
ルとして規定され、有効な入力電圧レベルと比較して微
小な電圧変動を含むことがある。
ピークホールド手段に含まれるピーク検出手段は、一方
入力および他方入力を有し、それらの２つの入力間に与
えられる電圧に応答して、与えられる電圧のピーク値に
対応する電圧を出力する。そのピーク検出手段は、その
一方入力が入力電圧を受けるように接続される。
入力および他方入力を有し、それらの２つの入力間に与
えられる電圧に応答して、与えられる電圧のピーク値に
対応する電圧を出力する。そのピーク検出手段は、その
一方入力が入力電圧を受けるように接続される。
ピークホールド手段に含まれる疑似基準電圧発生手段
は、疑似基準電圧を発生する。その疑似基準電圧発生手
段により発生される電圧レベルは、所定の基準電位を基
準電圧レベルとして入力電圧に含まれ得る微小な電圧変
動幅を超えるレベルである。
は、疑似基準電圧を発生する。その疑似基準電圧発生手
段により発生される電圧レベルは、所定の基準電位を基
準電圧レベルとして入力電圧に含まれ得る微小な電圧変
動幅を超えるレベルである。
さらに、ピーク検出手段は、その他方入力が疑似基準電
圧発生手段により発生された電圧を受けるように接続さ
れる。
圧発生手段により発生された電圧を受けるように接続さ
れる。
比較手段は、ピークホールド手段の出力電圧および入力
電圧を受け、その出力電圧をしきい値としてそれらの電
圧を比較し、入力電圧がピークホールド手段の出力電圧
を超えるか否かを示す電圧を出力する。
電圧を受け、その出力電圧をしきい値としてそれらの電
圧を比較し、入力電圧がピークホールド手段の出力電圧
を超えるか否かを示す電圧を出力する。
［作用］ この発明によれば、ピークホールド手段では、ピーク検
出手段の一方入力に所定の基準電位を基準電圧レベルと
する入力電圧が与えられる。また、ピーク検出手段の他
方入力に疑似基準電圧が与えられる。
出手段の一方入力に所定の基準電位を基準電圧レベルと
する入力電圧が与えられる。また、ピーク検出手段の他
方入力に疑似基準電圧が与えられる。
疑似基準電圧は、所定の基準電位を基準電圧レベルとし
て入力電圧に含まれ得る微小な電圧変動幅を超えるレベ
ルにある。このため、ピーク検出手段は、入力電圧に含
まれる微小な電圧変動に影響されることなく、入力電圧
のピーク値に対応する電圧を出力する。したがって、ピ
ークホールド手段の出力電圧は、そのような微小な電圧
変動に影響を受けない。
て入力電圧に含まれ得る微小な電圧変動幅を超えるレベ
ルにある。このため、ピーク検出手段は、入力電圧に含
まれる微小な電圧変動に影響されることなく、入力電圧
のピーク値に対応する電圧を出力する。したがって、ピ
ークホールド手段の出力電圧は、そのような微小な電圧
変動に影響を受けない。
このようなピークホールド手段の出力電圧をしきい値と
して用いて電圧の比較を行なう比較手段では、ピークホ
ールド手段の出力電圧が、微小な電圧変動の影響を受け
ないため、比較手段の比較結果を示す比較手段の出力電
圧もそのような微小な電圧変動の影響を受けない。
して用いて電圧の比較を行なう比較手段では、ピークホ
ールド手段の出力電圧が、微小な電圧変動の影響を受け
ないため、比較手段の比較結果を示す比較手段の出力電
圧もそのような微小な電圧変動の影響を受けない。
さらに、比較手段がしきい値として受けるピークホール
ド手段の出力電圧は、入力電圧の基準電位に対して一定
のオフセットを有している。このため、入力電圧に、小
さい電圧変動が現われた場合でも、比較手段が、そのよ
うな電圧変動に応答する誤った出力電圧を生じない。
ド手段の出力電圧は、入力電圧の基準電位に対して一定
のオフセットを有している。このため、入力電圧に、小
さい電圧変動が現われた場合でも、比較手段が、そのよ
うな電圧変動に応答する誤った出力電圧を生じない。
［発明の実施例］ 第１図は、この発明の一実施例を示すピークホールド回
路およびデータ検出器の回路図である。第１図を参照し
て、ピークホールド回路34は、２つの基準電圧線25およ
び26を含む。基準電圧線25および26に基準電圧を供給す
るための基準電圧発生回路９が基準電圧線25および26を
介してピークホールド34に接続される。
路およびデータ検出器の回路図である。第１図を参照し
て、ピークホールド回路34は、２つの基準電圧線25およ
び26を含む。基準電圧線25および26に基準電圧を供給す
るための基準電圧発生回路９が基準電圧線25および26を
介してピークホールド34に接続される。
ピークホールド回路34は、その非反転入力が入力電圧Vi
nを受けるように接続されたオペアンプ１と、電源電位1
0と基準電圧線25との間に直列に接続されたNMOSトラン
ジスタ３および抵抗７と、抵抗７と並列に接続されたキ
ャパシタ５とを含む。オペアンプ１は、その反転入力が
トランジスタ３および抵抗７の共通接続点に接続され
る。トランジスタ３は、そのゲートがオペアンプ１の出
力に接続される。さらに、ピークホールド回路34は、そ
の非反転入力が入力電圧Vinを受けるように接続された
オペアンプ２と、基準電圧線26と接地電位11との間に直
列に接続された抵抗８およびPMOSトランジスタ４と、抵
抗８と並列に接続されたキャパシタ６とを含む。オペア
ンプ２は、その反転入力が抵抗８とトランジスタ４との
共通接続点に接続される。トランジスタ４は、そのゲー
トがオペアンプ２の出力に接続される。
nを受けるように接続されたオペアンプ１と、電源電位1
0と基準電圧線25との間に直列に接続されたNMOSトラン
ジスタ３および抵抗７と、抵抗７と並列に接続されたキ
ャパシタ５とを含む。オペアンプ１は、その反転入力が
トランジスタ３および抵抗７の共通接続点に接続され
る。トランジスタ３は、そのゲートがオペアンプ１の出
力に接続される。さらに、ピークホールド回路34は、そ
の非反転入力が入力電圧Vinを受けるように接続された
オペアンプ２と、基準電圧線26と接地電位11との間に直
列に接続された抵抗８およびPMOSトランジスタ４と、抵
抗８と並列に接続されたキャパシタ６とを含む。オペア
ンプ２は、その反転入力が抵抗８とトランジスタ４との
共通接続点に接続される。トランジスタ４は、そのゲー
トがオペアンプ２の出力に接続される。
データ検出器33は、コンパレータ20および21を含む。コ
ンパレータ20は、その非反転入力が入力電圧Vinを受け
るように接続され、その反転入力がピークホールド回路
34の出力電圧Vth1を受けるように接続される。コンパレ
ータ21は、その非反転入力がピークホールド回路34の出
力電圧Vth2を受けるように接続され、その反転入力が入
力電圧Vinを受けるように接続される。
ンパレータ20は、その非反転入力が入力電圧Vinを受け
るように接続され、その反転入力がピークホールド回路
34の出力電圧Vth1を受けるように接続される。コンパレ
ータ21は、その非反転入力がピークホールド回路34の出
力電圧Vth2を受けるように接続され、その反転入力が入
力電圧Vinを受けるように接続される。
基準電圧発生回路９は、電源電位10と接地電位11との間
に直列に接続された、抵抗16、17、および18と、PMOSト
ランジスタ15と、オペアンプ12ないし14とを含む。オペ
アンプ12は、その非反転入力がアナログ接地19に接続さ
れ、その反転入力が抵抗17および18の共通接続点に接続
され、その出力がトランジスタ15のゲートに接続され
る。トランジスタ15およびオペアンプ12によって定電流
源が構成される。オペアンプ13は、その非反転入力が抵
抗16および17の共通接続点に接続され、その反転入力お
よび出力が一体接続される。オペアンプ14は、その非反
転入力が抵抗18およびトランジスタ15の共通接続点に接
続され、反転入力と出力とが一体接続される。したがっ
て、オペアンプ13および14は、各々ボルテージフォロワ
を構成し、バッファアンプとして作用する。
に直列に接続された、抵抗16、17、および18と、PMOSト
ランジスタ15と、オペアンプ12ないし14とを含む。オペ
アンプ12は、その非反転入力がアナログ接地19に接続さ
れ、その反転入力が抵抗17および18の共通接続点に接続
され、その出力がトランジスタ15のゲートに接続され
る。トランジスタ15およびオペアンプ12によって定電流
源が構成される。オペアンプ13は、その非反転入力が抵
抗16および17の共通接続点に接続され、その反転入力お
よび出力が一体接続される。オペアンプ14は、その非反
転入力が抵抗18およびトランジスタ15の共通接続点に接
続され、反転入力と出力とが一体接続される。したがっ
て、オペアンプ13および14は、各々ボルテージフォロワ
を構成し、バッファアンプとして作用する。
基準電圧線25および26の電圧は、各々基準電圧発生回路
９により決められている。すなわち、基準電圧線25は、
基準電圧発生回路９によりアナログ接地電圧Vagよりも
電圧ΔＶだけ高い電圧にもたらされている。一方、基準
電圧線26は、アナログ接地電圧Vagよりも電圧ΔＶだけ
低い電圧にもたらされている。電圧ΔＶの値は、入力電
圧に含まれることのある微小な電圧変動を越える値に設
定される。電圧ΔＶの設定は、抵抗16、17、および18と
トランジスタ15とによって構成された電圧分割回路によ
ってなされる。
９により決められている。すなわち、基準電圧線25は、
基準電圧発生回路９によりアナログ接地電圧Vagよりも
電圧ΔＶだけ高い電圧にもたらされている。一方、基準
電圧線26は、アナログ接地電圧Vagよりも電圧ΔＶだけ
低い電圧にもたらされている。電圧ΔＶの値は、入力電
圧に含まれることのある微小な電圧変動を越える値に設
定される。電圧ΔＶの設定は、抵抗16、17、および18と
トランジスタ15とによって構成された電圧分割回路によ
ってなされる。
第2A図は、第１図に示されたピークホールド回路の動作
を説明するためのタミイングチャートである。次に、第
１図および第2A図を参照して動作について説明する。
を説明するためのタミイングチャートである。次に、第
１図および第2A図を参照して動作について説明する。
入力電圧Vinとして正のパルスが与えられたとき、トラ
ンジスタ３がオンする。したがって、キャパシタ５は、
トランジスタ３を介して与えられる電源電位10からの電
圧により充電される。キャパシタ５による充電が進むに
従って、トランジスタ３が次第にオフする。入力電圧Vi
nのピーク値に対応するピーク電圧Vpk1がキャパシタ５
に充電される。電圧Vpk1は、抵抗７の抵抗分割により分
割されて、電圧Vth1として出力される。
ンジスタ３がオンする。したがって、キャパシタ５は、
トランジスタ３を介して与えられる電源電位10からの電
圧により充電される。キャパシタ５による充電が進むに
従って、トランジスタ３が次第にオフする。入力電圧Vi
nのピーク値に対応するピーク電圧Vpk1がキャパシタ５
に充電される。電圧Vpk1は、抵抗７の抵抗分割により分
割されて、電圧Vth1として出力される。
上記のように、ピークホールド動作は従来と同様に行な
われるが、下記の作用が注目されるべきである。すなわ
ち、基準電圧線25がアナログ接地電圧Vagよりも電圧Δ
Ｖだけ高い電圧にもたらされているので、ピーク電圧Vp
k1および出力電圧Vth1のレベルがいずれも電圧Vag＋Δ
Ｖ以下に下がらない。したがって、入力信号として有効
な電圧Vinが与えられないとき、入力電圧Vin中に第2A図
に示すようなバックパルスＡまたはノイズＢが含まれて
も、出力電圧Vth1中にそれらの影響が現われない。その
結果、コンパレータ20から正確な比較結果を示す出力電
圧Vo1が出力される。
われるが、下記の作用が注目されるべきである。すなわ
ち、基準電圧線25がアナログ接地電圧Vagよりも電圧Δ
Ｖだけ高い電圧にもたらされているので、ピーク電圧Vp
k1および出力電圧Vth1のレベルがいずれも電圧Vag＋Δ
Ｖ以下に下がらない。したがって、入力信号として有効
な電圧Vinが与えられないとき、入力電圧Vin中に第2A図
に示すようなバックパルスＡまたはノイズＢが含まれて
も、出力電圧Vth1中にそれらの影響が現われない。その
結果、コンパレータ20から正確な比較結果を示す出力電
圧Vo1が出力される。
一方、入力電圧Vinとして負のパルスが与えられたと
き、基準電圧線26の電圧を基準電圧とする回路が同様に
働き、正確な電圧Vo2がコンパレータ21から出力され
る。この場合、キャパシタ６により充電されるピーク電
圧Vpk2と出力電圧Vth2は、電圧Vag−ΔＶ以上に上がら
ない。
き、基準電圧線26の電圧を基準電圧とする回路が同様に
働き、正確な電圧Vo2がコンパレータ21から出力され
る。この場合、キャパシタ６により充電されるピーク電
圧Vpk2と出力電圧Vth2は、電圧Vag−ΔＶ以上に上がら
ない。
別言すると、入力電圧Vinが電圧Vag±ΔＶの範囲内にあ
るとき、各々のオペアンプ１および２の反転入力および
非反転入力に与えられる電圧の大小関係が変化しない。
したがって、ピークホールド回路34が動作せず、微小な
電圧変動による影響が出力電圧Vth1またはVth2に現われ
ない。その結果、データ検出器33が正しい検出結果を示
す電圧信号Vo1およびVo2を出力することができる。
るとき、各々のオペアンプ１および２の反転入力および
非反転入力に与えられる電圧の大小関係が変化しない。
したがって、ピークホールド回路34が動作せず、微小な
電圧変動による影響が出力電圧Vth1またはVth2に現われ
ない。その結果、データ検出器33が正しい検出結果を示
す電圧信号Vo1およびVo2を出力することができる。
また、第１図に示された回路では、入力信号として有効
なパルスが与えられないとき、入力電圧Vinとしてアナ
ログ接地電圧Vagレベルの電圧が与えられる。このと
き、ピークホールド回路34は、出力電圧Vth1として電圧
Vag＋ΔＶを出力し、出力電圧Vth2として電圧Vag−ΔＶ
を出力する。したがって、データ検出器33のコンパレー
タ20または21中にオフセット電圧が設定されていても、
そのオフセット電圧値が電圧ΔＶより小さい限り、コン
パレータ20および21は正しい比較結果を出力する。
なパルスが与えられないとき、入力電圧Vinとしてアナ
ログ接地電圧Vagレベルの電圧が与えられる。このと
き、ピークホールド回路34は、出力電圧Vth1として電圧
Vag＋ΔＶを出力し、出力電圧Vth2として電圧Vag−ΔＶ
を出力する。したがって、データ検出器33のコンパレー
タ20または21中にオフセット電圧が設定されていても、
そのオフセット電圧値が電圧ΔＶより小さい限り、コン
パレータ20および21は正しい比較結果を出力する。
次に、電圧ΔＶの設定について説明する。基本的に、電
圧ΔＶは、入力電圧Vinに含まれる電圧変動の幅より大
きく、かつ、入力信号として有効な入力電圧Vinの最小
電圧よりはるかに小さく設定される。
圧ΔＶは、入力電圧Vinに含まれる電圧変動の幅より大
きく、かつ、入力信号として有効な入力電圧Vinの最小
電圧よりはるかに小さく設定される。
出力電圧Vth1は、抵抗７における抵抗分割の比を1/nと
して、次のように表わされる。
して、次のように表わされる。
式（１）からわかるように、ΔＶを大きく設定しすぎる
と、1/nを小さく設定する必要があるので電圧Vth1がほ
ぼ一定になる。したがって、電圧Vth1が可変であるメリ
ットがなくなってしまう。
と、1/nを小さく設定する必要があるので電圧Vth1がほ
ぼ一定になる。したがって、電圧Vth1が可変であるメリ
ットがなくなってしまう。
第2B図は、第１図に示されたコンパレータ20の入力電圧
と出力電圧のパルス幅との関係を示す波形図である。第
2B図に示すように、出力電圧Vth1が高く設定された場
合、比較レベルがL1となって出力電圧のパルス幅W1が狭
い。これに対し、出力電圧Vth1がそれより低く設定され
ると、比較レベルがL2となって広いパルス幅W2の出力電
圧が得られる。
と出力電圧のパルス幅との関係を示す波形図である。第
2B図に示すように、出力電圧Vth1が高く設定された場
合、比較レベルがL1となって出力電圧のパルス幅W1が狭
い。これに対し、出力電圧Vth1がそれより低く設定され
ると、比較レベルがL2となって広いパルス幅W2の出力電
圧が得られる。
上記のような条件、および、入力電圧Vinのマージンを
考慮に入れてシミュレーションした結果、次のような設
定値の好ましい例が得られた。すなわち、ΔＶ＝125mV,
1/n＝1/5であり、これらの値が設定された回路を用いる
ことにより、ノイズによる影響を受けにくいピークホー
ルド回路が得られた。
考慮に入れてシミュレーションした結果、次のような設
定値の好ましい例が得られた。すなわち、ΔＶ＝125mV,
1/n＝1/5であり、これらの値が設定された回路を用いる
ことにより、ノイズによる影響を受けにくいピークホー
ルド回路が得られた。
［発明の効果］ 以上のように、この発明によれば、ピークホールド検出
手段が、疑似基準電圧発生手段により発生される疑似基
準電圧を基準としてピーク値を検出するため、ピークホ
ールド手段の出力電圧は、ノイズ等のような微小な入力
電圧の変動に影響を受けないようにすることができる。
手段が、疑似基準電圧発生手段により発生される疑似基
準電圧を基準としてピーク値を検出するため、ピークホ
ールド手段の出力電圧は、ノイズ等のような微小な入力
電圧の変動に影響を受けないようにすることができる。
そして、比較手段では、そのようなピークホールド手段
の出力電圧をしきい値として用いて電圧の比較を行なう
ので、比較結果を示す出力電圧もそのような微小な電圧
変動の影響を受けないようにすることができる。さら
に、比較手段が電圧の比較のためのしきい値として受け
るピークホールド手段の出力電圧は、入力電圧の基準電
位に対してオフセットを有しているため、比較手段で
は、比較対象の入力電圧に、ノイズ等による小さい電圧
変動が現われた場合でも、誤った出力電圧を生じないよ
うにすることができる。
の出力電圧をしきい値として用いて電圧の比較を行なう
ので、比較結果を示す出力電圧もそのような微小な電圧
変動の影響を受けないようにすることができる。さら
に、比較手段が電圧の比較のためのしきい値として受け
るピークホールド手段の出力電圧は、入力電圧の基準電
位に対してオフセットを有しているため、比較手段で
は、比較対象の入力電圧に、ノイズ等による小さい電圧
変動が現われた場合でも、誤った出力電圧を生じないよ
うにすることができる。
したがって、この発明によれば、入力電圧に含まれる微
小な電圧変動により、その出力電圧が影響されないデー
タ受信装置を得ることができる。
小な電圧変動により、その出力電圧が影響されないデー
タ受信装置を得ることができる。
第１図は、この発明の一実施例を示すピークホールド回
路およびデータ検出器の回路図である。第2A図は、第１
図に示されたピークホールド回路の動作を説明するため
のタイミングチャートである。第2B図は、第１図に示さ
れたコンパレータの入力電圧と出力電圧のパルス幅との
関係を示す波形図である。第３図は、サービス総合デジ
タル網の一部の例を示す概念図である。第４図は、第３
図に示された回線終端装置中に設けられたインタフェー
ス回路を示すブロック図である。第５図は、第４図に示
されたインタフェース回路の入出力信号の例を示す波形
図である。第６図は、第４図に示されたレシーバを示す
ブロック図である。第７図は、第６図に示された従来の
ピークホールド回路の例を示す回路図である。第８図
は、第７図に示されたピークホールド回路の動作を説明
するためのタイミングチャートである。 図において、９は基準電圧発生回路、33はデータ検出
器、34はピークホールド回路である。
路およびデータ検出器の回路図である。第2A図は、第１
図に示されたピークホールド回路の動作を説明するため
のタイミングチャートである。第2B図は、第１図に示さ
れたコンパレータの入力電圧と出力電圧のパルス幅との
関係を示す波形図である。第３図は、サービス総合デジ
タル網の一部の例を示す概念図である。第４図は、第３
図に示された回線終端装置中に設けられたインタフェー
ス回路を示すブロック図である。第５図は、第４図に示
されたインタフェース回路の入出力信号の例を示す波形
図である。第６図は、第４図に示されたレシーバを示す
ブロック図である。第７図は、第６図に示された従来の
ピークホールド回路の例を示す回路図である。第８図
は、第７図に示されたピークホールド回路の動作を説明
するためのタイミングチャートである。 図において、９は基準電圧発生回路、33はデータ検出
器、34はピークホールド回路である。
Claims (1)
- 【請求項１】外部からデータとして与えられる信号を受
信し、その受信した信号を変換して出力するデータ受信
装置であって、 外部から与えられる信号の入力電圧に応答して、入力電
圧のピーク値に対応する電圧を出力するピークホールド
手段を備え、 前記入力電圧は、所定の基準電位を基準電圧レベルとし
て規定され、 前記入力電圧は、有効な入力電圧レベルと比較して微小
な電圧変動を含むことがあり、 前記ピークホールド手段は、 一方入力および他方入力を有し、前記２つの入力間に与
えられる電圧に応答して、与えられる電圧のピーク値に
対応する電圧を出力するピーク検出手段を含み、 前記ピーク検出手段は、その一方入力が前記入力電圧を
受けるように接続され、 疑似基準電圧を発生する疑似基準電圧発生手段をさらに
含み、 前記疑似基準電圧発生手段により発生される電圧レベル
は、前記所定の基準電位を基準電圧レベルとして前記入
力電圧に含まれ得る前記微小な電圧変動幅を越えるレベ
ルであり、 前記ピーク検出手段は、その他方入力が前記疑似基準電
圧発生手段により発生された電圧を受けるように接続さ
れ、 前記ピークホールド手段の出力電圧および前記入力電圧
を受け、その出力電圧をしきい値としてそれらの電圧を
比較し、前記入力電圧が前記ピークホールド手段の出力
電圧を越えるか否かを示す電圧を出力する比較手段をさ
らに備えた、データ受信装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316909A JPH0786513B2 (ja) | 1988-12-14 | 1988-12-14 | データ受信装置 |
| US07/444,213 US5050190A (en) | 1988-12-14 | 1989-12-01 | Signal detection circuit not affected by minute voltage fluctuations contained in input signal and operation method therefor |
| DE3941182A DE3941182C2 (de) | 1988-12-14 | 1989-12-13 | Signalerfassungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316909A JPH0786513B2 (ja) | 1988-12-14 | 1988-12-14 | データ受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02161361A JPH02161361A (ja) | 1990-06-21 |
| JPH0786513B2 true JPH0786513B2 (ja) | 1995-09-20 |
Family
ID=18082260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63316909A Expired - Lifetime JPH0786513B2 (ja) | 1988-12-14 | 1988-12-14 | データ受信装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5050190A (ja) |
| JP (1) | JPH0786513B2 (ja) |
| DE (1) | DE3941182C2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL9001608A (nl) * | 1990-07-16 | 1992-02-17 | Philips Nv | Ontvanger voor meerwaardige digitale signalen. |
| JP2598913Y2 (ja) * | 1992-07-27 | 1999-08-23 | ミツミ電機株式会社 | データスライサ |
| FR2695780B1 (fr) * | 1992-09-15 | 1994-11-25 | Siemens Automotive Sa | Procédé de détection d'un court-circuit entre les lignes d'un bus transmettant des données numériques sous forme de signaux différentiels de tension. |
| US5371763A (en) * | 1992-11-13 | 1994-12-06 | At&T Corp. | Packet mode digital data receiver |
| CA2106439A1 (en) * | 1992-11-13 | 1994-05-14 | Yusuke Ota | Burst mode digital data receiver |
| US5442313A (en) * | 1994-05-27 | 1995-08-15 | The Torrington Company | Resolution multiplying circuit |
| US6324044B1 (en) * | 1998-05-05 | 2001-11-27 | Texas Instruments Incorporated | Driver for controller area network |
| US6836546B1 (en) * | 1999-11-03 | 2004-12-28 | Advanced Micro Devices, Inc. | Apparatus and method of coupling home network signals between an analog phone line and a digital bus |
| US7541845B2 (en) * | 2001-08-31 | 2009-06-02 | Samsung Electronics Co., Ltd. | Signal receiver apparatus and method for detecting logic state represented by an input signal and semiconductor integrated circuit device having the same |
| US6747470B2 (en) * | 2001-12-19 | 2004-06-08 | Intel Corporation | Method and apparatus for on-die voltage fluctuation detection |
| US7170949B2 (en) | 2002-03-14 | 2007-01-30 | Intel Corporation | Methods and apparatus for signaling on a differential link |
| US7158594B2 (en) * | 2002-08-21 | 2007-01-02 | Intel Corporation | Receivers for controlled frequency signals |
| US20050075809A1 (en) * | 2003-09-18 | 2005-04-07 | Ewc Controls Incorporated | Apparatus and method for detecting, filtering and conditioning AC voltage signals |
| JP2007318632A (ja) * | 2006-05-29 | 2007-12-06 | Daikin Ind Ltd | 受信回路 |
| US7633320B2 (en) * | 2007-06-29 | 2009-12-15 | Kabushiki Kaisha Toshiba | Comparator circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4027152A (en) * | 1975-11-28 | 1977-05-31 | Hewlett-Packard Company | Apparatus and method for transmitting binary-coded information |
| US4157509A (en) * | 1977-06-13 | 1979-06-05 | Honeywell Inc. | Variable reference signal generating circuit and analog comparator utilizing hysteresis |
| JPS6012826B2 (ja) * | 1980-01-07 | 1985-04-03 | 株式会社日立製作所 | 受信回路 |
| US4584690A (en) * | 1984-05-07 | 1986-04-22 | D.A.V.I.D. Systems, Inc. | Alternate Mark Invert (AMI) transceiver with switchable detection and digital precompensation |
| JPH0665994B2 (ja) * | 1984-07-17 | 1994-08-24 | 株式会社日立製作所 | ピ−ク値検出回路 |
-
1988
- 1988-12-14 JP JP63316909A patent/JPH0786513B2/ja not_active Expired - Lifetime
-
1989
- 1989-12-01 US US07/444,213 patent/US5050190A/en not_active Expired - Fee Related
- 1989-12-13 DE DE3941182A patent/DE3941182C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5050190A (en) | 1991-09-17 |
| DE3941182C2 (de) | 1998-01-22 |
| DE3941182A1 (de) | 1990-06-21 |
| JPH02161361A (ja) | 1990-06-21 |
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