200426596 玖、發明說明： 【發明所屬之技術領域】 本發明係關於資料處理裝置 在半導體積體電路所構成之資 資汛’以防止惡意之攻擊者經 體電路内部資訊、及透過剝離 部資訊之安全性技術。 【先前技術】 之安全性技術，特別係關於 料處理裝置中，可確保内部 由探測讀出或改變半導體積 刀析讀出半導體積體電路内 ★在使用於儲存個人資訊等機密資訊，處理該資訊之1C卡 等系統之單晶片微控制H巾，要求高安全性，為避免受到 攻擊者之攻擊（機密資訊之分析行為），使内部資訊不被讀出 或竄改，有必要保護此等資訊。 以往，通常將在含記憶體與I晶片控制器之邏輯電路間 傳達信號之位址匯流排、f料匯流排之配線不規則連接， 使各信號線所具有之機能難以特別設定，藉以從分析行為 中保濩資訊。但，最近的分析技術在現實的技術層次上， 已可透過剝離分析，執行信號線之特別設定。 對此問題，在下列日本特開平u_203237號公報中，曾經 揭不利用將匯流排上之信號週期性地變更順序，以執行匯 流排攪拌之方法。上述公報所揭示之技術如圖15所示。符 號1表不半導體積體電路，其内部係由CPU(Central
Processing Unit:中央處理裝置）10、RAM(Rand〇m Access
Memory ’ & 機存取記憶體）20、R〇M(Read Only Memory :唯 口買《己隐體）30、E2PR〇M(Electrically Erasable Programmable 91998.doc 200426596 :⑽另除可程式化唯讀記憶體)4〇等之機能區塊所構 成，另外包含時間控制電路60。在各區塊10、= 之卿(資料輸出人部)及位址輸m r設有第_電路u、21、31、4m:= =電㈣、21、31，相連接之匯流排線二 特定時間輸出時間控制信號，各第i掉碼S 1 41純照料間控制信號更換®流排線50 “υ之接’以執打攪拌。即，利用時間系列地執行 攪拌:使在匯流排線50上傳達之資訊之分析更為困難。又， 在各第1拌碼β電路u、21、31、41之外部（匯流排線5〇側）， 以更換信號方式㈣，但在其内側（記憶數施Μ、職 3〇、E2PR0M 4〇側）則以復原成原來之資料方式授摔。 如此’在圖15所示之技術中，cpu 1()與記憶體（ram2〇、 =〇M30、E2PR〇M40)間之資料雖可被授拌，但記憶體上之 貝料則未被授拌。#，匯流排線5〇上之資料雖可予以保護， 但對於直接讀出或竄改儲存於記憶體上或其内部之資料， 則處於無防備狀態。 °此，對於攻擊者在IC内部之匯流排及記憶體進行探測 =讀出或竄改資料，並透㈣離分析由構成單體之記憶體 碩出或竄改資料之行為，仍有未能充分執行安全性對策之 缺點。 【發明内容】 本發明係鑒於上述問題所研發而成，其目的在於可將在 匯流排上傳達之信號攪拌，且為使攪拌之資料不僅保存於 91998.doc 200426596 記憶體上，並保存於其内部 何資料之直接讀出或竄改， 路。 ，對匯流排上或記憶體上之任 提供不能解碼原來之資訊之電 為達成此目的之本發明之控 “ 拌碼$電路之特徵在於其係利 用特定之攪拌處理將4位元以 一 上之破處理貧料變換成同位 :數之已處理資料者，·前述被處理資料分割成2位元以上之 ^資料區塊與和前述第lf料區塊同位元數之第2資料區 塊所構成，且前述已處理資 嫂η…… 成分別和前述第1資料區 心兀數之第3資料區塊與第4資料區塊所構成； 卢第1授掉單元’其係對前述第1資料區塊執行特定之第】授摔 二二出同位元數之第1中間資料者，·第1運算單元， ;广則述第2資料區塊與前述第1中間資料之各位元之 =:=，：輸出前述第3資料區塊者;第2攪拌單元， 刖达苐3資料區塊執行與前述η授拌處理相同或相 異之第2擾拌處理，以給中 一 運瞀… ^ 出冋位70數之第2中間資料者；第2 ^早疋，其係執行前述第2中間資 之各位元之互斥”或”運算，以輸::::…1資料區塊 ^以輸出别述第4資料區塊者。 另外’本發明之拌石馬器電 將鈐 電路之特徵在於前述攪拌單元係 單:音=料值’依據固定於該授拌單元之變換規則變換成 思義地決定之輪出資料值者。 、 處有上述特徵之本發明之拌碼器電路，可獲得對被 = = = _處理之已處理資料’不能預測原來之資 適且地設定第丨及第2攪拌單 規則時i 〈稅拌處理之變換 了夕式夕樣地自由變更攪拌處理之算法，課求安 91998.doc 200426596 全性之提高。 為達成此目的之本發明之解拌器電路之特徵在於其係利 用特定之解拌處理將4位元以上之已㈣處理資料逆變換 :同位元數之處理前資料者；前述已㈣處理資料係分割 2位兀以上之第5資料區塊與和前述第$資料區塊同位元 :第6資料區塊所構成’且前述處理前資料係分割成分別 述第5資料區塊同位元數之第7資料區塊與第赜料區 塊所構成；且包含第3攪拌單元 仵早兀其係對珂述第5資料區塊 者仃第二第響:理，以輸出同位元數之第3中間資料 門、早7°，其係執行前述第6資料區塊與前述第3中 間貝料之各位元之互斥”或， 者；第半單元，其係對= = W貧料區塊 4f X, ^ ^ , 貝枓區塊執行與前述第3 :拌處理相同或相異之第續拌處理，以輸出
4中間資料者；第4運算單元，其係執 I 前述第5資料區塊之各位元之互 曾弟：間貝枓與 8資料區塊者。 —L，以輸出前述第 另外’本發明之解拌器電路之特徵在於前述㈣ 將輸入資料值，依據固定於該 ’、 單-意義地決定之輸出資料值者。早…換規則變換成 依:康/、有上述特徵之本發明之解拌器電路 明之拌碼器雷敗與扯+ 」1之被:本發 评’為Ί：路攪拌處理之已攪拌 處理前資料。又，本發明之解掉器電路=心成原來之 路相同之電路構成4用與拌碼器電 第4㈣單元Z 電路之第1授摔單元使用於 第印掉早心將拌瑪器電路之第2_單元使用於第撕: 91998.doc 200426596 單元之方式簡單地構成。 另外，在本發明之拌碼器電路及解拌器電路中，最好採 用擾拌單元係由換接對應於輸人資料之各位元之多數輸入 端子與對應於輸出資料之各位元之輸出料間t配線之一 邛刀或全部所構成，且藉前述配線之換接，固定前述變換 規則之構成方法。此時，採用藉前述配線之換接，對前述 輸入資料執行i位元或2位元以上之循環移位操作之構成方 法。或，採用藉前述配線之換接，對前述輸入資料之特定 之2位元執行更換操作之構成方法。或，採用藉前述配線之 換接，組合地執行對前述輸入資料之丨位元或2位元以上之 循環移位操作與對前述輸入資料之特定之2位元之更換操 作之構成方法。尤其，採用最後之構成方法時，可網羅有 關配線換接之全部組合。 另外，在本發明之拌碼器電路及解拌器電路中，最好也 採用攪拌單元係包含對輸入資料之一部分或全部之位元施 以特定之邏輯運算之邏輯運算電路，藉前述邏輯運算電路 固定前述變換規則之構成方法。此時，採用前述邏輯運算 電路對前述輸入資料之一部分或全部之位元，施行2位 上之邏輯運算之構成方法。 另外，在本發明之拌碼器電路及解拌器電路中，最好攪 拌單元係包含對輸入資料之一部分或全部之位元與前述= 入資料輸入時之位址資料之一部分或全部之位元，施行2 疋之邏輯運异之邏輯運异電路所構成’藉前述邏輯運算電 路’對應於前述位址資料之位址值而單—以地@定^ 91998.doc 200426596 變換規則。 另外’在本發明之拌碼器電路及解拌器電路巾，最好授 摔=元係包含對輸入資料之—部分或全部之位元與保持於 特疋之非揮發性記憶體之變換規則固定用資料，施行特定 之邏輯運算之邏輯運算電路所構成，藉前述邏輯運算電 路，且對應於前述變換規則固定用資料之資料值而單一意 義地固定前述變換規則。 另外，在本發明之拌碼器電路及解拌器電路中，最好授 拌單元係包含選擇電路，其係依據輸入資料被預先固定之 變換規則變換成單-意義地決定之輸出資料之授摔子單元 之前述變換規則相異之多數、與對應於前述輸入資料輸入 時之特定資訊而變化之選擇規則，選擇並輸出相同輸入資 料輸入後之前述多數攪拌子單元之輸出資料之以·且依昭 2述變換規則所選擇之前述攪拌子單元，以單—意義地決 疋之方式固疋於該攪拌單元之前述變換規則。此時，最好 ί掉碼器電路中’包含前述多數授拌子單元之前述擾拌子 =係包含碼產生電路，其係依照前述輸入資料輸入於前 =數授拌子單元時之特定資訊而產生選擇碼，且與前述 夺之位址資料相關連地將其記憶於特定之非揮發性記 二體者；及查閲表’其係個別地使前述選擇碼與前述多數 單㈣對應者’·前述選擇電路係構成由依據前述石馬 :路產生之前述選擇碼與前述查閱表所指定之前述多 =拌子單^之1選擇前述輸出資料。又，解拌器電路最 包含前述多數攪拌子單元之前述授拌單元係包含蜗 91998.doc 200426596 。。出電路，、係依照則述輸人資料輸人於前述多數擾摔子 早凡時之位址資訊而讀出記憶於特定之非揮發性記憶體之 選擇碼者；及查閱表，其係個別地使前述選擇碼與前述多 數攪拌子單元相對；s去· #、+、、阳^ ⑽者’“選擇電路係構成由依據前述 碼讀出電路讀出之前述選擇碼與前述查閲表所指定之前述 多數攪拌子單元中之1選擇前述輸出資料。 利用上述㈣單元之各構成方法，可利料體規定多種 多樣之規則作為㈣單元之㈣處理之變換規則。因此， 不能或極難以施行攪拌處理前後之相關資料之解碼。 本發明之資㈣縣置之特徵在於其係㈣部匯流排連 接多數機能區塊所構成，且在前述内部匯流排與外部匯流 排之第1匯流排介面冑包含以前述内部匯流排上之一部分 或全部之資料為前述被處理資料，以前述外部匯流排上之 一部分或全部之資料為前述已處理資料之本發明之摔碼器 電路。 依據具有上述特徵之本發明之資料處理裝置，可在對内 部匯流排上之資料施以擾拌處理後，傳送至外部，例如記 隐於外。p之§己憶體裝置等，故可快速提高資料之安全性。 又，本發明之資料處理裝置之特徵在於其係以内部匯流 排連接多數機能區塊所構成，且在前述内部匯流排與外部 匯流排之第2匯流排介面部包含以前述内部匯流排上之一 邰刀或全部之資料為前述處理前資料，以前述外部匯流排 上之一部分或全部之資料為前述已攪拌處理資料之本發明 之解拌器電路。 91998.doc -11 - 200426596 依據，、有上述特徵之本發明之資料處理裝置，可利用由 外接收被本發明之拌碼器電路施以㈣處理之已擾摔處 理資料後，以解拌器電路施以解拌處理，逆變換成原來之 處理前資料，故可一面確保資料之安全性，一面在内部匯 流排上利用原來之處理前資料。 、另外’本發明之資料處理裝置之特徵在於其係以内部匯 爪排連接夕數機旎區塊所構成，且在前述内部匯流排與外 部匯流排之第i匯流排介面部包含以前述内部匯流排上之 邛分或全部之資料為前述被處理資料，以前述外部匯流 排上之刀或全部之資料為前述已處理資料之本發明之 掉碼器電路，且在前述内部匯流排與外部匯流排之第2匯流 排介面部包含以前述内部匯流排上之—部分或全部之資料 為前述處理前資料，以前述外部匯流排上之一部分或全部 之資料為前述⑽拌處理資料之本發明之解拌器電路。 依據具有上述特徵之本發明之資料處理裝置，可在對内 部匯流排上之資料施以授摔處理後，傳送至外部，例如記 憶於外部之記憶體裝置等，故可快速提高資料之安全性。 另外，可㈣由外部接收被本發明之拌碼器電 處理資料後，以解拌器電路施以解拌處理， 來之處理前資料，故可-面確保資料之安全 性，-面在内部匯流排上利用原來之處理前資料。 在此，拌碼H電路雖未必需要與轉處理同 裝置内之轉器電路之解拌處理對象 貝料處 拌碼器電路相同，但若相同時，由授掉處理資料之 由於可在同-資料處理裝 91998.doc -12- 200426596 置内處理㈣處理與解拌處理雙方之動作 攪拌處理資料記憶於外部之 執仃將已 之作業等。 “置’將其讀出而再利用 t ’後者H也就是說’在解拌器電路解拌處理同 一資料處理裝置内之拌碼器電路 ^ σ 形，可利用將拌碼器電路之第 叶乏障 之第… 早70使用於解拌器電路 第霸早疋，將拌碼器電路之第2㈣單元使用於解拌 器電路之第3授拌單元之方式簡單地加以實現。解掉 另外，本發明之資料處理裝置之特徵在於其係 匯流排連接前述多數機能區塊所構成，且在前述第2内部匯 流排與第2外部匯流排之第3匯流排介面部包含以前述第2 内部匯流排上之—部分或全部之資料為前述被處理資料， 以前述第2外部匯流排上之-部分或全部之資料為前述已 處理資料之本發明之拌碼器電路。依據具有此特徵 明之資料處理裝置，可快速提高資料及資料處理上之安^ 性0 又在本發明之資料處理裝置中，也可採用將前述内部 匯流排與前述外部匯流排，或前述第2内部匯流排與第^卜 4匯抓排刀別分割成多數區塊，並在前述各區塊包含本發 明之拌碼器電路或解拌碼器電路之構成方心 " 另外’在本發明之資料處理裝置中，其特徵在於前述内 部匯流排與前述外部匯流排為資料匯流排，前述第2内部匯 抓排14刖述第2外部匯流排為位址匯流排。依據具有上述特 徵之本發明之資料處理裝置，由於在同—f料處理裝置内 91998.doc -13- 200426596 包含將資料匯流排攪拌處理之拌碼器電路、與解拌處理之 解拌器電路，故可授拌處理資料匯流排與記憶體上之資 料。又，可在資料處理裝置内設置攪拌處理位址匯流排之 拌碼裔電路以已攪拌處理之位址存取記憶體時，可更安 全地保護資料。 另外，本發明之資料處理裝置之特徵在於以形成於同一 半導體基板上之半導體積體電路構成前述多數機能區塊及 前述匯流排介面部。另夕卜，作為前述機能區塊，以包含作 為含算術邏輯運算器，且控制前述内部匯流排與前述外部 匯流排之單晶片微控制器之機能為其特徵。由於此等特 徵，攻擊者不可能或極難進行在1〇内部之匯流排及記憶體 進行探測而讀出或竄改資料，並透過剝離分析由構成單體 之記憶體讀出或竄改資料之行為。 本發明之1C卡之特徵在於使用作為本發明之資料處理裝 置系統控制用之單晶片微控制器。依據具有此特徵之本發 明之1C卡，可對資料匯流排與記憶體上之資料施以攪拌處 理，實現高安全性之1C卡。 【實施方式】 以下’依據圖式，說明有關本發明之拌碼器電路、解拌 器電路及具備此等電路之資料處理裝置之一實施形態。 圖1係表示具有本實施形態之拌碼器電路22〇、23〇、解掉 器電路240之半導體積體電路100(以下稱為「Ic」）之内部構 成之一例。 圖1所示之1C 100係具有作為本發明之資料處理裝置之 91998.doc -14 - 200426596 一例之CPU 200、以CPU 200與外部資料匯流排6〇〇及外部 位址匯流排700互相連接之R〇M 3〇〇、RAM 4〇〇、電性可改 寫之快閃E2PROM等非揮發性記憶體500等外部記憶體群， 而構成作為單晶片微電腦。 在CPU 200内，經由内部資料匯流排213，使ALU(算術邏 輯運算器）21()、快取記憶體211、指令解碼器控制器212、 暫存器群214、資料匯流排控制電路215等相互連接。又， 暫存器群214係被連接於位址匯流排控制電路216。 CPU 200係利用第丨拌碼器電路23〇對内部資料匯流排213 上之資料進行攪拌處理，並輸出至外部資料匯流排6〇〇。 又，由外部資料匯流排600輸入資料時，利用解拌器電路24〇 進行解拌處理’並輸出至内部資料匯流排2丨3。 CPU 200對外部圮憶體群存取時之位址係被以第2拌碼器 電路220施行攪拌處理之位址所存取。又，第丨拌碼器電路 230與第2拌碼器電路22〇之攪拌處理之算法可以相同也可 相異。也就是說，在第i、第2拌碼器電路22〇、23〇間，固 疋後述之拌碼器電路之變換規則之攪拌單元之電路構成可 為相同構成，也可為個別不同之構成。 在圖1所示之實施形態中，雖對位址匯流排施行攪拌處 理，但位址匯流排之攪拌處理並非必須動作。因此，如圖2 所示，採用僅對資料匯流排施行攪拌處理而不設置第2拌碼 器電路220之構成也無妨。在此，在圖2所示之構成中，除 不具有第2拌碼器電路220以外，其他均與圖丨之實施形態相 同。 ’ 91998.doc -15- 200426596 其次，說明有關本發明之拌碼器電路（第工摔碼器電路 230、第2拌碼@電路22〇)及解拌器電路鳩之電路構成。以 下’在拌碼器電路中，第1拌碼器電路230與第2拌碼器電路 220之基本之電路構成相同，故僅說明其中—方。圖从係表 示拌碼器電路230之電路圖，圖3B係表示解掉器電路24〇之 電路圖。 如圖3 A所7F，將授拌處理前之資料分割成第i資料區塊 (n/2 bit η 1 bit)、第2資料區塊B〇(〇阶）之2個 資料區塊之資料係被輸入至拌碼器電路23〇。又，拌碼器電 路23 0係輸出由第3資料區塊B i，(n/2_、第*資料區 塊BO (0 bit〜n/2-1 bit)之2個資料區塊構成之攪拌處理後之 同位元數之資料。 拌碼器電路230係由對輸入B1施行第j授掉處自之第蹭 拌單元231、對第丨授拌單元231之輸出（第4間資料）與輸入 B0依各位元D十异互斥”或"之多數互斥"或”電路所構成之第 1運异早7G233、對第丨運算單元233之輸出之第3資料區塊 Μ施行第2授拌處理之第2㈣單元232、對第2攪摔單元 232之輸出（第2中間資料）與輸入m依各位元計算互斥”或" 而輸出第4=貝料區塊B0'之多數互斥"或"電路所構成之第2運 鼻早元234所構成。 同樣地’如圖3B所示，將解拌處理前之已授摔處理資料 分割成第5資料區塊B i，(n/2 bit〜n_ i _、第6資料區塊B〇|(〇 bit〜n/2-丨bit)之2個資料區塊之資料係被輸入至解拌器電路 240。又，解拌器電路24〇係輸出由第7資料區塊 91998.doc -16- 200426596 bit〜n_l bit)與第8資料區 塊所構成而在挽拌處理 處理前資料。 塊B0 (〇 bit〜n/2-1 bit)之2個資料區 前被解拌處理逆變換之同位元數之 解拌器電物係由對輸入B1，施行請摔處理（在本實 施㈣中，與前述第2_處理相同）之第單元叫在 本貫施形態中’與第2㈣單元232)、對第3攪拌單元加之 輸出(第3中間資料)與輸入B0,依各位元計算互斥"或”之多 數互斥"或”電路所構成之第3運算單元加、對第巧算單元 233之輸出之第7資料區塊m，，施行第續拌處理（在本實施 形態中’與前述第拌處理相同）之第4授摔單元231(在本 實施形態中’與第·拌單元231)、對第4授拌單元231之輸 出（第4中間資料）與輸入m，依各位元計算互斥,,或"而㈣ 第8資料區塊B0"之互斥”或"電路所構成之第*運算單元⑶ 所構成。 •在此、，各攪拌單元23丨、232所施行之攪拌處理係構成將 輸：資料值，依據固定於該攪拌單元之變換規則變換成單 一意義地決定之輸出資料值。 在此，需要注意的之處在於··拌碼器電路23〇内之第1攪 拌單元231與解拌器電路24〇内之第4攪拌單元231必須採用 依據相同變換規則施行相同之攪拌處理之電路構成之點 上。同樣情形，拌碼器電路230内之第2攪拌單元232與解拌 器電路240内之第3攪拌單元232也必須採用相同之電路構 成。又，第1、第4攪拌單元231與第2、第3攪拌單元232既 可採用相同之構成，亦可採用個別之構成。但，採用個別 91998.doc -17- 200426596 之電路構成時’更可提高安全性。又，第丨至第4運算單元 233、234分別在電路構成上相同。 其次，將第1(第4)攪拌單元231之操作以S1函數加以表 現，將第2(第3)攪拌單元232之操作以§2函數加以表現，而 說明拌碼器電路230與解拌器電路240之動作。 拌碼器電路23 0之動作（攪拌處理）可利用以下之式}及式2 加以表示： (式1) ΒΓ=Β0 xor S1(B1) (式2) B0’=B1 xor S2(B1’） 其次，解拌器電路240之動作（解拌處理）可利用以下之式3 及式4加以表示： (式3)
Blf，=B0丨 x〇r S2(B1，) (式4) Β0π=ΒΓ x〇r S1(B1M) 利用式1〜式4之公式表示摔碼器電路230所授摔處理之資 料在解拌器電路240之解拌處理中被逆變換而恢復為原來 之資料之過程。將式2之B0’代入式3之B0’而消去B0,時，得 下述之之式5。在此，多變數之互斥”或”運算不管其運算順 序如何，均可獲得相同之運算結果，且相同數值彼此之互斥 n或π均為0，故成為如式6所示。 (式5) 91998.doc -18- 200426596 B1"=B1 xor S2(Blf) xor S2(B1 丨) (式6) B1”=B1 xor 0=B1 其次，將式4之Bl，代入式丨之扪，而消去B1，時，得下述之 之式7。再將式6之B1”代入式7iB1"而加以消去，多變數之 互斥或運异不官其運算順序如何，均可獲得相同之運算 結果，且相同數值彼此之互斥"或"均為〇，故成為如式8所 示。 (式7) B0!f=B0 xor S1(B1) x〇r Sl(Bl,f) (式8) B0m-B0 xor S1(B1) xor S1(B1)=B0 以上，由式1〜式8可證明攪拌處理前之資料B〇、m盥攪 拌處理後之資料BO’’、B1 ”相同。又，上述之計算不依：函 數S1及S2之運算内容而均可成立，故只要各函數§1及82能 滿足對輸入之任意值均可單一意義地決定輸出之條件，即 可任意選擇第1、第2攪拌單元231、232所施行之攪拌處理 之内容。因此，只要考慮安全強度與電路規模等成本或實 現容易性之調適而選擇最適之處理作為函數81及82即可。 其次’說明有關固定規定第1或第2攪拌單元231、232之 各攪拌處理之變換規則用之電路構成。首先，圖4係表示第 1或第2攪拌單元231、232之電路構成之第1 實施例。 對輸入[Dn-l、Dn_2、· ·、di、D0]，使輸出[咖」、 SDn_2、· · 、SD1、SD0]施行1位元之向右移位。利用此 91998.doc -19- 200426596 操作，輸出[SDn-l、SDn-2、· ·、SD1、SD0]可表現成如 以下之式9所示。又，假設DO會循環地移位至左側第1位元。 (式9) [SDn-1、SDn_2、· ·、SD1、SD0] = [D0、Dn-1、· ·、D2、Dl] 圖5係表示第i或第2攪拌單元231、232之電路構成之第2 實施例。 對輸入[Dn-1、Dn-2、· ·、D1、DO]，使輸出[SDn-1、 SDn-2、· ·、SD1、SD〇]施行各相鄰之2位元之調換。利 用此操作’輸出[SDn-1、SDn_2、· ·、SD1、SD0]可表現 成如以下之式1〇所示。 (式 10) [SDn_l、SDn-2、· ·、SD1、SD0] -[Dn-2、Dn-1、· ·、do、Dl] 另外，在圖中並未予以顯示，即作為第丨或第2攪拌單元 31 232之電路構成之第3實施例，也可藉將上述第i實施 例與第2實施例予以任意組合，而實現更多樣之配線之更換 連接。 —圖6係表示第丨或第2攪拌單元231、232之電路構成之第# 2施例。在上述第1〜第3實施例中，係利用換接對應於輸入 貝料之各位疋之多數輸人端子與對應於輸出資料之各位元 之輸出端子間之配線而加以實現，但在如圖咐示之第*實 施例中，則利用對輪入資料之各位元施行特定之邏輯運算 方式加以實現。具體而言，係對輸入[Dn]、D卜2、· ·、 91998.doc -20- 200426596 D1、D0]，使輸出[SDn-l、SDn-2、· ·、SD1、SD0]在相 鄰之位元間施行nand("與”）運算。利用此操作，輸出 [SDn-l、SDn_2、· ·、SD1、SD0]可表現成如以下之式u 所示。 (式 11) [SDn_l、SDn_2、· ·、SD1、SD0] = [D0 nand Dn_l、··、D1 nand DO] 在此，邏輯運算之種類並非限定於nand，且施行運算之 位元數也可適宜地加以變更。 圖7係表示第1或第2攪拌單元231、232之電路構成之第5 實^例。在上述第1〜第4實施例中，由輸入資料對輸出資料 之變換規則不管位址資料之位址值如何，均經常保持一 疋，但在圖7所示之第5實施例中，係對該輸入資料，利用 對應於該輸入資料之記憶體之位址施行邏輯運算，以實現 因各位址而異之攪拌處理。 具體而吕’使輸出[SDn-1、SDn-2、· ·、SD1、SD0]在 輸入[Dn-l、Dn-2----〇 1、DO]與位址[ADn-卜 ADn-2、· ·、 ADI、ADO]間依各位元施行xor(互斥，，或”）運算。利用此操 作’輸出SD [η_1 : 0]可表現成如以下之式12所示。 (式 12) [SDn_l、SDn-2、· ·、SD1、SD0] = [Dn_lxorADn-l、· ·、D〇x〇rADO] 如式12所示，對任意之位址值，規定攪拌處理之變換規 則可單一意義地加以決定，故在同一攪拌單元231、232内， 91998.doc -21 - 200426596 即使變換規則因位址值之變化而變化時，在逆變換時，也 可利用相同之位址值，保證逆變換成攪拌處理前之資料。 即，位址值具有可作為規定攪拌處理之變換規則之鍵資訊 之機能。 ' 在此，邏輯運算之種類並非限定於互斥，，或”運算，且鍵 資訊（在本實施例中，為位元值）之位元數及施行運算之位元 數也可適宜地加以變更。 圖8係表示第1或第2攪拌單元231、232之電路構成之第6 實施例。在上述第1〜第5實施例中，攪拌單元内之更換連接 及邏輯運算電路4之硬體構成或邏輯運算電路與位元值之 組合若相同時，輸入資料與輸出資料間之變換規則即可經 常保持一定。相對地，在圖8所示之第6實施例中，係對輸 入資料，使用保管於鍵保管用之非揮發性記憶體25〇之鍵資 訊（變換規則固定用資料）施行邏輯運算，即使相同之硬體構 成或位元值，亦可實現因攪拌單元而異之攪拌處理。 具體而言，使輸出[SDn-l、SDn-2、· ·、SD1、SD〇]在 輸入[Dn-l、Dn-2----D卜 DO]與鍵資訊[km、Kn-2、· ·、 κ卜κο]間依各位元施行xor(互斥，，或”）運算。利用此操作， 輸出SD [η-1 : 〇]可表現成如以下之式丨3所示。 (式 13) [SDn-1、SDn-2、· ·、SD1、SD0] = [Dn_l xor Κη·1、· ·、DO xor K0] 保官於鍵保管用之非揮發性記憶體25〇之鍵資訊既可在 包含此攪拌單元之裝置之製造階段加以固定，亦可利用以 91998.doc -22- 200426596 可改寫之非揮發性記憶體另行設置之寫入手段，在製造後 設定於任意值。 在此，邏輯運算之種類並非限定於互斥”或”運算，且鍵 >訊之位元數及施行運算之位元數也可適宜地加以變更。 圖9及圖10係表示第丨（第4)或第2(第3)攪拌單元231、232 之電路構成之第7及第8實施例。在上述第丨〜第6實施例中， 輸入資料與輸出資料間之變換規則在同一攪拌單元中經常 保持一定，但在第7及第8實施例中，係準備多數使用於輸 入資料之變換規則相異之攪拌子單元235，並具備有選擇電 路236,使其依據因輸入資料輸入時之特定資訊而變化之變 換規則，選擇並輸出數目相同於被所準備之各攪拌子單元 23 5輸出之各變換規則攪拌處理之攪拌子單元235之個數之 輸出資料（中間輸出資料）之丨個，藉此，即使在相同之攪拌 單疋中，固定於該攪拌單元之變換規則也可依輸入時之特 定資訊而逐次變化，以實現更複雜之攪拌及解拌處理。也 就是說，變換規則並非為攪拌單元所固有，而係可依輸入 時之特定資訊而單一意義地加以固定。 在此，作為各攪拌子單元235，可利用上述第【或第2攪拌 單元23 1、232之電路構成之第1〜第6實施例之授拌單元，戋 具有該等變換規則2種以上複合而成之變換規則之新攪拌 早元所構成。 第7實施例係表示限定於使用於拌碼器電路之第1戋 第2授拌單元231、232之實施例，第8實施例係表示限定於 使用於解拌器電路240之第3或第4攪拌單元232、231之實施 91998.doc •23- 200426596 例。第i〜第6實施例之攪拌單元係拌碼器電路23〇之第i或第 2攪拌單元231、232、與解拌器電路之第3或第4授摔軍 元232、231等分別對應之授拌單元彼此相同之攪拌單元， 但在第7及第8實施财，各使用之場所則受到固定。作， 在拌碼器電路230與解拌器電路㈣之間對應 之攪拌單元與第8實施例之攪拌單元中，被固定之變換規則 卻相同。以下，說明各電路之詳細内容。 、 如圖9所示，第7實施例之攪拌單元係由多數攪拌子單元 235、選擇電路236、依輸入時之特定資訊而產生選擇碼， 且將其與該依輸入時之位址資料之位址值相關連地記憶於 選擇碼儲存用之非揮發性記憶體260之碼產生電路237、及 使碼產生電路237產生之多數選擇碼與多數攪拌子單元235 個別地對應之查閱表238所構成。在此，非揮發性記憶體26〇 因與後述第8貫施例之授拌單元所共有，故設置於攪拌單元 外也無妨。 碼產生電路2 3 7依據輸入資料輸入時距離啟動時之經過 時間資訊、位址資料之位址值，隨時利用隨機數等產生不 同之選擇碼。又，產生之選擇碼最好事先限定於攪拌子單 元235之個數份。但選擇碼數即使不等於擾拌子單元235之 個數’只要查閱表23 8可執行上述對應，即無問題。碼產生 電路23 7係將產生之選擇碼與當時之位址資料之位址值共 同記憶於非揮發性記憶體260，或將產生之選擇碼與當時之 位址資料之位址值儲存於以1比1對應之非揮發性記憶體 260之位址區域。 91998.doc -24- 200426596 查閲表238係產生指示選擇與碼產生電路237產生之選擇 碼相對應之1個攪拌子單元235之選擇指示信號，選擇電路 k擇依據該選擇指示信號所選擇之來自擾拌子單元 之中間輸出資料，並將其輸出作為騎單元之輸出資料。 如圖10所不，第8實施例之授摔單元係由多數擾掉子單元 235、選擇電路236、依輸入資料輸入時之位址資料之位址 ，’由選擇碼儲存用之非揮發性記憶體剔讀出選擇碼之碼 «貝出電路239、及使相同於第7實施例之授拌單元數之多數 選擇碼與多數㈣子單元235個別地對應之查閱表238所構 、在此非揮發性$己憶體260因與第7實施例之授拌單元 所共有，故設置於攪拌單元外也無妨。 碼讀出電路239依據輸入資料輸入時之位址資料之位址 值由非揮發性記憶體26〇讀出與該位址值共同被記憶之選 擇碼。或讀出f己憶於與該位址值以…相對應之非揮發性 記憶體260之位址區域之選擇碼。 查閱表238係產生指示選擇與碼讀出電路239讀出之選擇 碼相對應之1個攪拌子單元235之選擇指示信號，選擇電路 236選擇依據該選擇指示信號所選擇之來自攪拌子單元 之中間輸出資料’並將其輸出作為攪拌單元之輸出資料。 另外’在圖中並未予以顯示，即作為第丄或第2攪拌單元 23卜232之電路構成之第9實施例，採用以下之構成方式也 相當理想：即幻個攪拌單元23卜232内設有多數例如㈣ 選擇自上述第1〜第8實施例之攪拌單元中之攪拌單元之攪 拌子單元，並在内部將各攪拌子單元間連接所構成，以= 91998.doc -25- 200426596 可對至少1個攪拌子單元，輸入第9實施例之攪拌單元之輸 入資料，由至少1個攪拌子單元輸出第9實施例之攪拌單元 之輸出資料，將其他至少1個攪拌子單元之輸出資料之全部 或一部分輸入至至少1個攪拌子單元。利用此構成，可實現 更複雜且多樣之攪拌處理。 圖11A及B係使用具體的數值表示拌碼器電路23〇與解拌 器電路240之各處理流程。假設在此所使用之第i至第4攪拌 單元231、232中，第丨及第4攪拌單元231係使用圖4所示之 第1實施例之構成，第2及第3攪拌單元232係使用圖5所示之 第2實施例之構成。 首先，圖11A係表不攪拌處理之流程。對原來之資料 ”10011010”，使上位4位元” 1001，，在第丨攪拌單元231施行向 右移位1位元，結果成為”1100”。其次，在第}運算單元3 取11 00與原來之 > 料之下位4位元，，丨〇〖之互斥，，或"時， 結果成為"olio”。其次，施行在第2攪拌單元232鄰接此 ”0110”之2位兀彼此之調換，結果成為"1〇〇1"。最後在第2 運算單元234取”1001”與”1〇〇1”之互斥，’或，，，結果成為 0000。由以上，攪拌處理後之已處理資料為"⑼〇，，。 其次，圖11Β係表不解拌處理之流程。對已攪拌處理資料 01100000 ’ ％行在第3(第2)攪拌單元232鄰接上位4位元 0110之2位元彼此之調換，結果成為，，丨〇〇丨，，。其次，在第3 運异單兀233取"loo!”與已攪拌處理資料之下位4位元 0000之互斥”或”時，結果成為"1〇〇1，，。其次，施行使此 1001在第4(第1)授拌單元231向右移位}位元，、结果成為 91998.doc -26 - 200426596 ”1100"。最後，在第4運算單元234取”1100”與已攪拌處理資 料之上位4位元”0110”之互斥”或”，結果成為"1010”。由以 上，攪拌處理後之資料為”10011010”，與授拌處理前之原 來資料一致。 其次，說明本發明之資料處理裝置之另一實施形態。 〈1〉在上述實施形態中，採用對η位元寬之匯流排，具有1 個拌碼器電路220或230，對η位元寬之匯流排，具有工個解 拌器電路240之構成，但也可採用對η位元寬之匯流排，具 有2個以上之拌碼器電路22〇、23〇與2以上之解拌器電路 之構成。 圖12係表示將被處理資料Μ等分時之拌碼器電路23〇，之 一例。此時，只要在每鄰接之2個資料區塊設置μ/2個份之 上述拌碼ϋ電路即可。又，依照每丨資料區塊對而改變各摔 碼器電路230内之第丨及第2攪拌單元23卜232，即可更進一 步提雨安全性。 同樣地’圖13係表示將已攪拌處理資料Μ等分時之解掉 器電路240’之一例。此時，也只要在每鄰接之2個資料區塊 设置Μ/2個份之上述解拌器電路24〇即可。 〈2〉在上述實施形態中车 姓士 係以^^ 200具有攪拌處理與解 =成對之拌碼H電路23嗅解拌㈣路⑽之構成 說明’但採轉碼器電㈣續解拌器電路24〇僅 之-方之構成也無妨。又，解拌器電路2 用可對自己之摔碼器電路23。以外之拌碼器 : 理之已處理資料進杆魬民老 斤撹拌處 仃解碼處理之解拌器電路。又，此情形， 91998.doc -27- 200426596 成對之攪拌處理與解拌處理需分散在2個以上之資料處理 裝置中執行。 〈3〉圖14係表示將本發明之資料處理裝置適用於1C卡之情 形之構成例。 1C卡110具有以cpu 200與外部資料匯流排6〇〇及外部位 址匯流排700互相連接之R〇M3〇〇、RAM4〇〇、非揮發性記 隐體500專外部§己憶體群，另外，並具有輔助運算器111、 RT/IO 112與疋日守器113所構成。一般，JC卡要求安全性， 故需在設計上下工夫。為防止攻擊者將目標特別鎖定於 CPU及輔助運算器或内部資料匯流排位於晶片上之何處， 採用不分離成各區塊，而在半導體積體電路上設計成整塊 之方式。由於半導體製程之微細化，使得成為整塊之内部 資料匯流排等受到探測等攻擊變成非常困難。因此，一般， 攻擊者可能嘗試對c p u與記憶體間之資料匯流排等分離之 區塊間之信號進行探測等。因此，對區塊間之外部資料匯 流排600及各記憶體上之資料施以攪拌處理時，可提供具備 安全性之1C卡。 又’作為本發明之應用，雖以IC卡加以說明，但本發明 之也可廣泛地利用於處理個人資訊等機密資訊之機器及系 統。 〈4〉圖1、圖2及圖14所例示之本發明之資料處理裝置係以 將包含外部記憶體群等周邊區塊單晶片化成為半導體積體 電路之例加以說明，但只要多數機能區塊以内部匯流排連 接’並在内部匯流排與外部匯流排之匯流排介面部設置本 91998.doc -28- 200426596 發明之拌碼器雷％ + & 則資料處理裝置與周邊 電路或解拌器電路 區塊未必需要單晶片化。 〈5〉在上述實絲彡 /心中，係假設拌碼器電路23 0及解拌器電 …戶广理之資料為偶數位元，内部資料匯流排213及外 P :料£二排_等資料匯流排也為偶數位元，但匯流排寬 為7數位π之情形，也可僅使被處理資料之}位元由授摔處 理或解拌處理對象 . 移位，或追加假的1位元使其成為偶數位 元0 〈6〉在上述實施形態中，係假設拌碼器電路230及解拌器電 路240所處理之資料為並行資料，但内部資料匯流排213及 外部資料匯流排_等其中之一方或雙方使用串行匯流排 也無妨。處理串行資料時，只要暫時對資料施以串行·並 行隻換後再使用拌碼器電路230及解拌器電路240即可。 又’處理對象之資料亦可為並行資料與串行資料並存。例 如，在内部匯流排為8位元而外部匯流排為16位元之情形 等，亦可採用將内部匯流排之8位元資料分2次讀入後，在 拌碼器電路230施行攪拌處理而將16位元資料轉送至外部 匯流排之形態。 如以上所詳述，依據本發明之拌碼器電路、解拌器電路 及資料處理裝置，可在CPU内部施行資料之攪拌處理、解 拌處理。即，僅被攪拌處理後之資料會經由資料匯流排信 號被傳達至CPU外部，使被攪拌處理後之資料被儲存於連 接於此匯流排之外部記憶體。因此，對於外部匯流排上之 信號之探測及記憶體零件之剝離分析，也可獲得非常高之 91998.doc -29- 200426596 資訊之機密性。另外，將位址匯流排信號也列為授摔之對 象’可使其分析更為困難。在拌碼器電路或解摔器電路之 内部，不僅施行利用攪拌單元之信號之擾摔處自，且施行 配合互斥”或"運算處理之安全處置（資料之隱藏化），除可實 現不會被解碼之極高安全性外，並可確實以邏輯方法復原 原來之資料，故可提供資料之可#性極高之資料處理裝置。 本發明雖透過實施形態加以記述，但鑑於精通此技術領 域者在不脫離本發明之精神或範圍之情況下，仍能對此作 種種模仿或變更，因此，本發明之範圍應依據後述申請專 利範圍之項予以界定。 【圖式簡單說明】 圖1係表示具有本發明之拌碼器電路與解拌器電路之資 料處理裝置之-實施形態之㈣構成之—狀區塊構成 圖。 圖2係表示具有本發明之拌碼器電路與解拌器電路之資 料處理裝置之另-實施形態之内部構成之—例之區塊構成 圖。 圖3A、B係表示本發明之拌碼器電路與解掉器電路之一 實知形態之電路構成之區塊構成圖。 圖4係表示在本發明之拌碼器電路與解拌器電路所使用 之攪拌單元之第1實施例之電路構成圖。 圖5係表不在本發明之拌碼器電路與解拌器電路所使用 之授拌單元之第2實施例之電路構成圖。 圖6係表不在本發明之拌碼器電路與解拌器電路所使用 91998.doc -30- 200426596 之攪拌單70之第4實施例之電路構成圖。 之= 係:表示在/發明之拌碼器電路與解拌器電路所使用 之攪拌早7G之弟5實施例之電路構成圖。 圖8係表示在本發明之拌碼器電路與解拌器電路所使用 之攪拌單元之第6實施例之電路構成圖。 圖9係表示在本發明之拌碼器電路所使用之攪拌單元之 第7實施例之電路構成圖。 圖10係表示在本發明之解拌器電路所使用之攪拌單元之 第8實施例之電路構成圖。 圖11A、B係表示在本發明之拌碼器電路與解拌器電路之 資料處理流程之說明圖。 圖12係表示本發明之拌碼器電路之另一實施形態之區塊 構成圖。 圖13係表示本發明之解拌器電路之另一實施形態之區塊 構成圖。 圖14係表示本發明之1C卡之一實施形態之内部構成之一 例之區塊構成圖。 圖15係以往公報所揭示之攪拌技術之說明圖。 【圖式代表符號說明】
10 CPU
11、21、3 1、41 匯流排加密電路 20 RAM
30 ROM
40 E2PR〇M 91998.doc -31- 200426596 50 匯流排線 60 時間控制電路 111 輔助運算器 112 UART/IO 113 定時器 211 快取記憶體 212 指令解碼器控制器 213 内部資料匯流排 214 暫存器群 215 資料匯流排控制電路 216 位址匯流排控制電路 220 第2加密電路 230 第1加密電路 236 選擇電路 237 碼產生電路 238 查閱表 239 碼讀出電路 240 解密電路 260 選擇碼儲存用記憶體 500 系統控制信號非揮發性記憶體 600 資料匯流排 700 位址匯流排 91998.doc -32-