TW201007746A - Integrated circuit and method for testing the circuit - Google Patents

Description

201007746

V 六、發明說明： t:發明戶斤屈之技術領域】 交互參照相關申請案 本申請案主張2008年8月1曰提出申請的日本專利申請案第 2008-200094號案的優先權的利益，其全部内容在此以參照形式被 併入本文。 發明領域 本文所討論的實施例是指一積體電路。 t：先前技術1 發明背景 一靜態隨機存取把憶體(SRAM)、一動態隨機存取記憶體 (DRAM)等嵌入於一電腦系統中的一積體電路中，例如一系統單 晶片（SoC)、一處理器、一數位訊號處理器(DSP)或一記憶體元件。 隨著該SoC變得日益複雜，該嵌入式記憶體的容量也增加。接 著，該良率由該嵌入式記憶體的品質所判定。此外，用於自動地 測試該嵌入式記憶體的一測試電路嵌入於該SoC中。 例如在曰本早期公開專利申請案第2002-298598號案、日本 早期公開專利申請案第2000-222899號案、曰本早期公開專利申 請案第2003-132696號案及曰本早期公開專利申請案第 H10-207695號案中已揭露了嵌入該SoC中之該記憶體的測試。 【發明内容】 發明概要 根據實施例之層面，提供了一積體電路，該積體電路包含： 一記憶體；測試該記憶體的一記憶體測試電路；及一輸入/輸出 201007746 埠’其中該記‘隨測試電路包括輸出該記憶體之輪出的_鎖存電 路’根據-第—時鐘改變將受存取之該記憶體的—位址，根據一 ^一時鐘改變將受存取之該纖_叫紐，且根制期為x該第 一時鐘之-紐倍的—前域鎖翻職於該已改變之位址 之献憶體的輸出，在該齡信號之—聊巾_簡人/輪出蜂 輸出該鎖存魏之資料，靖目對應於毅該鎖存電_存, §己憶體之輪出的__記憶體胞元的叫立址，且重複該鎖存及該= 出。 在下面的描述中將部分地提出本發明之附加的 的特徵，轉娜㈣物爾峨⑽檢視以^ 述或實施本發明之學習而使其變得更明顯。 圖式簡單說明 第1圖說明一積體電路(SoC)範例。 第2A圖及第2B圖說明一示範SRAM及_示範錯誤位元圖 表(FBM)。 第3A圖及第3B圖說明一 SRAM之一示範挪試。 第4圖說明一第一實施例。 第5圖說明一 FBM採集測試序列之一示範時序圖。 第6圖說明一示範鎖存控制電路。 第7圖說明一鎖存控制電路之一示範時序圖。 第8圖說明在- FBM採集測試中使用—行進式形樣之一示 範操作。 第9圖說明一第二實施例。 第10圖說明-喊自測試(BIST)電路之_補時序圖。 201007746 第11圖說明一第三實施例。 【^"方&方式!3 較佳實施例之詳細說明 第1圖說明了一示範積體電路(SoC)。如第1圖之所說明，一 晶圓1包括多個晶片s〇C 10。每一 S〇C 10包括輸入/輸出(I/O)埠 11A至UD、一中央處理單元(CPU)12、一邏輯電路(L〇gic)13、 一 DSP 14、一唯讀記憶體(ROM) 15、一 SRAM 16及一記憶體π。 該記憶體17由該CPU 12、該邏輯電路13、該DSP 14等來存取， 且不可直接從外部存取。該記憶體17可以是一 SRAM。 該記憶體17包括具有該SRAM 18及用於執行該SRAM 18 之一測試之一 RAM内建自測試(RAM-BIST)電路的一 SRAM單 元21。該SRAM單元21包括一多工器Mux 19及一鎖存電路 (FF)20。該多工器Mux 19將從在測試中由該RAM-BIST電路至 該SRAM 18之存取切換至在正常操作中由該s〇c 1〇中不同於該 RAM-BIST電路之其他部分(例如該CPU 12、該邏輯電路13、該 DSP 14等)至該SRAM 18之存取，或該多工器]viux 19將從在正 常操作中由該SoC 10中不同於該RAM-BIST電路之其他部分(例 如該cpu丨2、該邏輯電路π、該DSP M等)至該SRAM ls之存 取切換至在測試中由該RAM-BIST電路至該SRAM 18之存取。 該鎖存電路(FF)2〇在該測試中鎖存該SRAM 18的輸出。該鎖存 電路20包括二正反器。當該二正反器的其中一個在重置為之 後再寫入“1”時，該正反器即使寫入“〇”也保持為“丨'就是說，一 旦“1”寫人了該二觸發器的其中之一中’只要未獲重置該正反器的 值不會返回。當該二正反器的另—個在重置為T之後再寫入 5 201007746 時’其即使寫入“p也保持為“〇，，。就是說，—旦“〇”寫入了該 二正反器的另—個中，只要它未獲重置其值就^返回τ。當儲 存所寫入資料與所讀取資料之間的—比較結果時，即可使用—個 正反器。 該RAM-BIST電路包括—鎖相迴路(pLL)電路22、一記情體 測試控制H(MTQ23及—戦赌產生電路(TpG)24。該^電 路22在侧試巾基於提供給魷紐17的_戦_或時鐘信 號產生具有接近於在正常操作中—時鐘之—高速的_第一; 鐘。該測觸鐘可提餅驗高料—時絲不崎倾PL雷 路22。 电

J 一不範SRAM 疋隹第1圖中的 18。該SRAM 18包括一胞元陣列31、一列解喝器^、— 仃解碼器33、一感應放大器34及一時鐘產生器35。 :合併測試包括驗選擇—故障晶片的—品質判定測試及 ^桃明-故_關—測試。在該品制定測試中測試_^ :否正常地操作，例如資料是否正常地寫人該記憶體17及該資 地從觀‘· 17讀取。在個—戰贿測 二例如，如第Μ圖之所說明，在重置該FF2Q中該 後相繼地改變_位址，且將“〇”寫入該記憶體 =改魏位址時，將從該記憶體讀取的資料儲存_二正= 變;寫入該記憶體中。而且’以—正向或-反向改 抑位址之後，將從該記憶體讀取的資料儲存於該二正反写 一個正反器中，且將T寫人該記憶體中 ^另 操作)儲存在該㈣中之該二正反器中的該資料當== 201007746 I子18中時’從該FF 2G中之該二正反器之一個正 反器中5賣取‘〇，，且從該另一正反器中讀取“ i，，。备 於該SRAM 18中時，從該F :早：子在 中讀取“,，或從該另一正反；-=之-個正反器 試不能指簡轉胞元的仙^ 糾疋利 在該掃描輸出操作中，將保持於 該™Η一中該s_二= -外部顧介輸號而變慢。例如#該S趣Μ的輸出 Λ N ^時’該N位綠料遭轉換為串列資料且從-個終端輸 位元資料提供1/0蜂。即使該㈣的-輸出週 翁貝上相同於該SRAM的該操作週期，掃描輸出操作時間也可 ^於N倍的該S編的該操作週期。如果該㈣的該輸出週 期^倍的該SRAM的該操作週期，那麼該掃描輸出操作時間 可此大於ΚχΝ倍的該SRAM的該操作週期。如果輸出該二正反 器的資料’那麼該掃描輸出操作時間是雙倍的。 在該SRAM中，提供了多個列或行之職胞元，且執行包含 -故障胞兀的-列或一行的替代。可為各列或行提供相似於該以 上所描述之鎖存電路的—鎖存電路，对執拥於檢測包含—故 ⑽_測試。_’不能執行檢測在該受測試 的列或行存梅崎航，刪偷的位址。 在用以指明一故障原因的一測試中，為了指明一記憶體中的 -故障點，執行-錯誤位元表(FBM)採集測試。在該職採集測 试中，以-圖表的形式採集一故障胞元的一位址。冑2B圖說明 了一示範刪。在第2B财，X標示指示故障胞元。 7 201007746

在该 FBM 測試的該RAM-BIST。兮Ρϋ 於5亥°口邊判疋 如第則之所說明，每;:執,20保持了一個胞元的輪出。此外， 時，也會執行該掃二:對該:_18中每-胞元的存取 SRAM㈣甘㈣ 為該掃描輸出操作慢於對該 亥存取始乍，該存取操作包括讀取、寫入，所以對一 個胞元的掃描輸出變慢。 尸作以對 在該品質糊試中，為了減少職軸保_統在一實 態下操作，以—實際操作速度(實際時間操作測試)實施 f以該實際操作速度的該操彻_速操作。由於嚴格的 時序設計及_作速度的增加，很少麵_合併。因為該 SRAM IS的^質判定測試包括鱗描輸出操作所以該測試以 該實際操作速度予以執行且該FBM採集測試以一低速予以執 行。此外’該品質判定測試與該FBM採集測試的測試結果可相 互不同。因為在該FBM採集職中縣—胞元執行該掃描輸出 操作’所以以一低速執行該讀取及寫入操作。此外，在該刪 採集測試巾，魏檢_當以—冑城魏執行謂人及寫入操 作時發生但在一低速下不發生的故障。 第4圖說明了 -第-實施例。第4圖說明了一測試系統其 中執行該積體電路10之該FBM採躺試的—峨g η麵接於 該積體電路ίο。該積體電路10可是具有一電腦系統的_ s〇c。 該積體電路10包括該記憶體17及該I/O埠11E及11F。該記憶 體17包括具有該SRAM 18的該SRAM單元21及用於執行該 SRAM 18之測試的該RAM-BIST電路。該1/〇埠UE從該測試 器51接收一測試器時鐘輸入至該記憶體17。該1/〇璋UF將該 201007746 -己隐體η的測試輸出輪出至該外部。至該外部之該記憶體η的 測試輪出作為一掃描輪出信號輸入至該測試器51中。該SRAM 匕括N位元輸出。鎖存在該FF Μ巾的該N位元資料轉換 為串歹j貝料且從該I/O埠11F輸出。在該第一實施例中的該積體 電路10包括CPU、-邏輯電路、一 DSp等(未顯示該SRAM 18從該CPU、該邏輯電路、該Dsp等(未顯示)中存取。

該記憶體17包聽有該SRAM 18的該SRAM單元21及用 於執仃該SRAM 18之測試的該RAM-BIST電路。該sram單元 21包括該多工器Mux I9及該鎖存電路(FF)2G ^該多工器Mux 19 將於以下兩種情形巾t碰：在測試+由該電路至該 SRAM 18之存取以及在正常操作巾由該SqC 1()中不同於該 RAM-BIST電路之其他部分(例如該cpu、該邏輯電路、該Dsp等) 至該SRAM 18之存取。該鎖存電路(FF)2〇包括在測試中鎖存及 保持該SRAM 18之輸出的正反器。該記憶體17包括該SRAM 18。然而，它並不僅限於該組態，而且該記憶體17可包括例如 —DRAM ° 該FF 20對於該SRAM 18之各輸出位元都包括二正反器。 因為該SRAM 18包括該N位元輸出，所以該FF 20包括2N個正 反器。自該2N個正反器的資料是經串列轉換且輸出。當在重置 為“0”之後再將“Γ寫入該二正反器的其中之一個時，該一個正反 器即使寫入也保持“1”。一旦將“1”寫入該一個正反器中，只要 未重置該一個正反器都不能將“〇’，寫入該一個正反器中。當在重置 為“Γ之後將“0”再寫入該二正反器的另一個時，該另一個正反器 即使寫入“1”也保持“0”。一旦將“0”寫入該另一個正反器中，只要 9 201007746 未重置該另-個正反ϋ都不能將“丨，，寫人該另_個正反器中。藉由 使用諸如FF 2G的-正反器，執行該品f判定測試。保持於該二 正反器之其中之-個的該資料指示為則，且簡於該另—個正反 器中的該資料指示為IU。由該R〇及該R1所指示的該資料分別 具有N位元，且·料遭㈣轉換且輸出。不能畴地讀取由該 R〇及該m所指示的該資料。此外，該⑷蟑uf的終端可以是 一個。 。及RAM BIST電路包括該ριχ電路η、該記憶體測試控制 器(MTC)23、該測試型樣產生電路(TpG)24及一鎖存控制電路 41。該PLL電路22在測試中基於提供給該記麵17的一測試時 鐘產生具有接近於正常操作中—時鐘速度的—高速的—第一時 鐘。例如，該測断鐘之—週贼—ριχ時鐘之週期的四倍。 :子工1 41產生一鎖存信號和—FF時鐘，該鎖存作 號指示該FF 20鎖存該SRAM 18輸出的時序安排且當在^ SRAM 18上正執行與第3A圖所說明之該品質判定測試中此等操 作相似的寫入及讀取操作時該FF時鐘使該pF 2〇移位以讀取由 紐所鎖存之該資料。該鎖存控制電路41包括在請⑶的 控制下計數該PLL時鐘且產生相對應於該計數值之—信號的一 计數器42、基於該tpG24的一信號產生用於鎖存之一控制信號 ::=Γ43 ’及基於來自該計數器42及該控制電路43的該u ^該FF時鐘的一遮罩電路44。該計數器42產生該鎖存 信號。 201007746 Μ,希々 ocl0用於-測試的一測試時鐘。转 ft 軸咖誇指令產生= 期望由該的操作而 期望值進行比較。當哕槁掏出的一 _ 4 ^_輯_餘_望辦，判定 補元正常，且當該掃咖信號軸 2

Γ胞元是一故障胞元。因為—的-測試序列儲2 輸入型觀‘· 52巾，所卿_ 51领 是從哪個胞元輸出。 第5圖說明了- _採集測試序列的—示範時序圖。朗 “時鐘之職是該PLL時鐘之週_四倍，且同步機測試器 時鐘地讀取來自該FF 20的哕眘％l — η ⑽料。該PLL電路22產生週期為 該測試器時鐘之1/4的-PLL時鐘，且將該ριχ時鐘提供於該 SRAM單元21。將具有該測試器時鐘之1/4週期的該虹時鐘提 供給例如該SRAM 18。該SRam 18根獅ριχ時雜作，且執 行第3A圖所說明的操作。在—第—操作中，寫人m 操作中，讀取該所寫人資料且寫人“Γ，。在—第三操作中，讀_ 所寫入資料且寫入“〇”。在該操作中，不執行掃描輸出操作。接t -第-週期縣。該第二操作第三操作是以—給定次數重複 執行。在該第二操作及第三操作中’在二ρΐχ時射在相對應於 一個位址之一個胞元之上執行一讀取操作及—寫入操作。 該計數器42在該戦H時鐘之—1/2簡愤變—計數值且 重複從零至M-1之值的計數。 11 201007746 在第5圖中，從該SRam 18的讀取操作及在該8應i8中 的寫入操作與該PLL時鐘的一下降同步執行。 在第一週射之鶴二操作中，當餘龍於該sram 18 之一起始位址(Address 0)的-胞元讀取資料時，該Mtc 23將該 計數器42的計數值設定為“〇，，。當讀取該資料後經過一 μ虹 時鐘時，就是說，資料的讀取與該PLL時鐘的_上升同步時該 MTC 23將該計數器42的計數值設定為‘τ，。在該計數值改 “1”之後，該計數器42產生與該PLL時鐘的—下降同步的一鎖存

信號，根據該齡舰，從該SRAM 18所讀取的N位元資料由 該FF 20鎖存。 在產生該鎖存信號之後，該遮罩電路44輸出_砰時鐘。誠 FF時鐘是與該測試時鐘同步的—N脈衝魏。使用r〇資料的一 正反器’該FF 2〇與該FF時鐘之一上升同步移位鎖存的N位天 資料’且將該資料輸出至該1/0蜂11F。該測試_ 51中的該輸出 比較電路55選通該輸出掃描輸出j_將該輸出掃描輸出與一輸出 期望值比較。例如，當麟綠為T、“3，，或“5”時，胃即％ & 行該移位，且當該計數值為“「、“3”或“5，，時，該輸級較電路&

執行該選通。較佳地，該計數器42之最大計數值m是2N+i 或更大。 當該計數值從M-1改變至零時，該遮罩電路44重置該FF2〇。 在該第一操作中重複該以上所描述的操作。從相對應於藉由 增加相對躲佩0加Μ之-健難生的位址(細卿〇+=、 Address 0+2M...)的胞元，讀取與在該第一操作中所寫入之“〇，，相 對應的資料。當該所讀取資料為‘‘〇，，時，該胞元可能是正常的。當 12 201007746 該所讀取資料為“i”時，該胞元可能是故_。因為該測試器M 識別該所讀取資料的紐，所以制試n 51判附目對應於該位 址的該胞元是否正常或故障且儲存該結果。 當該第二操作結束且從相對應於一最終位址之一胞元的一 *貝取操作及將“1”寫入該胞元之一寫入操作結束時，開始該第三操 作。從M-1至“〇”設定該計數值，且重置該FF 2〇。當從相對應於 該SRAM 18之該最終位址之該胞元讀取該資料時，該MTC 23 將該計數器42的該計數值設定為“〇，，。在讀取該資料之後，經過 1/2 PLL時鐘，例如與該PLL時鐘的一上升同步時，該mtc幻 將該計數器42的該計數值設定為“Γ，。在該第三操作中，使用了 相對應於該FF 20之R1的一正反器。 當該等位址之該等值沿該反向改變時，執行實質上相似於該 第一操作的操作。從相對應於自該最大位址之減小Μ之該等位址 的胞元’讀取相對應於在該第二操作中所寫入之“丨，，的資料。當該 所讀取資料為“1”時’該胞元可能是正常的。當該所讀取資料為“〇” 時，该胞元可能是故障的。因為該測試器5l識別該所讀取資料 的位址，所以該測試器51判別相對應於該位址的該胞元是否正 常或故障且儲存該結果。 當該第三操作結束且從相對應於該第一位址之一胞元之一 續取操作及將“0”寫入該胞元之一寫入操作結束時，該第一週期結 束且開始該第二週期。在該第二週期中，開始該第二操作。該計 數值是從Μ-1設定至“〇，，，且重置該FF 2〇。當從相對應於該SRAM 18之該起始位址之下一位址(就是說Address丨)的一胞元讀取資 料時，該MTC 23將該計數器42的該計數值設定為“〇，，。當在讀 13 201007746 取該資料之後經過y2的PLL時鐘，例如與該ριχ時鐘的—上 升同步時，該MTC 23將該計數器&的該計數值設定為“广。告 該第二操作結束時，開始該第三操作1從相對應於小於二 SRAM 18之該最終位址之-位址的_胞元讀取資料時，該峨 B將該計綠42的輯數值設定為“g，，。當讀取财料後經過該 1/2的PLL時鐘’例如無PLL時鐘的一上升同步時，該mtc幻 將該計數H 42的騎紐奴為‘τ，。執行該帛三操作。 在該第二操作中，與首先由該砰2〇所鎖存之該胞元相對應 的該位址被加卜在該第三操作中，與首先由該FF Μ所鎖存之 9 該胞元相對應_位址被減丨。重複該以上所贿之迴圈m次。 藉由該以上所描述之操作’當該SRAM 18以該ριχ時鐘，就是 說以實質上與正常操作中速度相同的一高速操作時，可採集該 等所有胞元的測試結果。 ‘ 第6圖說明了-示範鎖存控制電路。第7圖說明了第6圖所 說明之該齡控觀路之簡_-讀時序目。例如該sram 18具有四個位元(N=4)輸出。例如該測試時鐘之週期是該pL[時 鐘之週期的^倍’且該計數器42的該最大計數值(M1)可為17。 © 該鎖存控制電路41包括從〇至17重複計數的該計數器42、 一反及(NAND)閘61、-選擇器62、-正反器，3、一反相器 64、一四輸出或(OR)閘65及反相器66及67。 基於該MTC 23的一控制信號init以一給定之時序設定該計 時器42的值。該計數器42與該PLL時鐘之一上升同步地改變該 。十數值。β亥计數值的二低階位元是bit〇及bitl。該計數器42基於 该計數值輸出控制信號cnt〇及cntl。當該計數值為“〇”時該信號 14 201007746 _的值可為“r，’且當該計數值不為“ ‘Ό’’。當該計數值為“1”時該信細1的值奶1，5且值為 的值為“G”。該選擇器62在二讀取信號來自 以 read及Cnt〇均為T時選擇該信號cnto且將該ff 63 设疋為Τ’。在該操作之後， 持該，輸_，，直至_^ _ 觸_的輪出指示將該所讀取資料輸出至該外

=間65產生-FF時鐘。當在該㈣之輸出為“r,之一 二中右反相的_、bitl和該PLL時鐘皆為“0”時該FF時鐘 具有一值為“『，否則皆為“1”。當該計數值為“()”、“4”、時 時鐘相疋具有-值脈衝。_存錢是該信號 cntl的一反相的信號。 該FF 20根據該鎖存信號之一下降鎖存從該s職a輸出 之一胞元㈣料^該遭雌之贿元雜根雜ff時鐘之一上 2移位，且作為掃描輸“輸出至該外部。酬試器選通該輸出 知描輸出。 第8圖說明了在-FBM採集職中烟—行進式形樣的一 不範操作。該SRAM 18包括例如相對應於Ad— 〇至侧咖7 的八個胞元。 在該第-操作中，將“0，，寫入所有該等胞元中。 在該第-週期巾之4第二操作巾，從相對應於從該位址 Address 〇至該位址Address 7之該等胞元讀取該資料，且將 寫入4等相對應之胞疋中。在操作中時將從相對應於該位址 15 201007746

Address 0及》亥位;1止Address 7之該等胞元中所讀取的該資料作為 掃描輸出祕出至該外部。當從相對應於該位址滅職4之該 胞元的-讀取操作開始時，從相對應於該位址施· 〇之胞元 中所讀取義龍if輸出至料部。#助職於雜址細_ 7之該胞元的-讀轉作開始時，從靖應於雜址施卿*之 胞元中所4取的„亥寅料遭輸出至該外部。在該第一週期中之該第 三操作中，從相對應於從該位址Address 7至該位址趣咖〇之 位，的該等胞元中讀取資料，且將τ寫人該等相對應之胞元中。 在操作中時’將從相對應於該位址7及該位址細職3 φ 的該等胞元中所讀取的該資料作為掃描輸出而輸出至該外部。當 從相對應㈣魏Address 3之該就的—讀轉侧始時，從 相對應於触址Addrcss 7之該胞元巾所讀取職龍雜出至 ‘ 該外部。當在該第二獅之料二操作從㈣應於該位址鐘娜 1的該胞元的-讀取操作開始時，從相對應於該位址Add賴3之 ' 該胞元中所讀取的該資料遭輸出至該外部。 在》亥第一週期至該第四週期中，對從其中讀取資料之胞元的 位址移位’且執行實質上相似於該第一週期中操作的一操作。例 〇 如’在該第二週期之該第二操作中，將相對應於該位址級ess 1 及該位址Add咖5之該等胞元的f料輸出至斜部。在該第二 週期之該第三操作中’將相對應於該位址施_ 6及該位址 Address 2之該等胞元的資料輸出至該外部。在該第三週期之該第 二操作中，將相對應於該位址Address 2及該位址織⑽6之該 等胞元的貝料輸出至該外部。在該第三週期之該第三操作中將 相對應於該位址Address 5及該位址Address【之該等胞元的資料 16 201007746 輸出至該外部。在該第四週期之該第二操作中，將相對應於該位 址Address 3及該位址Address 7之該等胞元的資料輸出至該外 部。在該第四週期之該第三操作中，將相對應於該位址Address 4 及該位址Address 0之該等胞元的資料輸出至該外部。 在該四個週期中，從所有該等胞元中讀取該資料。在該第一 貫知例中，相繼地執行每一週期。然而該第一操作(例如將“〇，，寫 入所有胞元中之該操作)可提供於每一週期之間。 _ 第9圖說明了一第二實補。在該第二實施例中包括該記憶 體17的一積體電路是例如具有一電腦系統的一 s〇c。類似於該 第實把例中的該記憶體’該第二實施例中的該記憶體17是由 該SoC中一cpu、一邏輯電路或一 DSp進行存取。 : 不同觸第-實關，該第二實補巾的該髓電路在該記 : 麵17之該論仰阶電路中不包括該PLL電路。在該第二實

施例中之該記舰17包括具有該SRAM 18的該SRAM單元21 及用於執行該SRAM 18之-測試的該電路。該SRAM 參 單兀21包括該SRAM 18、該多工器Mux 19及該鎖存電路 (FF)20。1¾ raM_bist電路包括該記憶體測試控制器^、 該測試型樣產生電路(TPG)24及該鎖存控制電路4卜該鎖存控制 電路Μ的-組態可實質上相同於或相似於該第—實施例中該鎖 存控制電路。 在該第一實施例中’一從外部所提供的高速測試器時鐘直接 提供給該SRAM單元2卜該MTC 23、該TpG 24等該8議 18與該測試||時鐘同步操作。該第—實施例中的該記憶體與該 PLL時_步操作。然而，該第二實施例中_記顏與該測試 17 201007746 器時鐘同步操作。 第10圖說明了第9圖所說明之該電路之操作的—示範時序 圖。對比於第7圖所說明之該時序圖，在第1〇圖所說明之該時 序圖中，使用該測試器時鐘代替該PLL時鐘。第10圖所說明之 該等其他部分實質上相同於或相似於第7圖所說明之此等其他部

分。 A 第11圖說明了一第三實施例。在該第三實施例中包括該記 憶體17的一積體電路是例如具有一電腦系統的一 s〇c。類似於 該第二實施例中的該記憶體，該記憶體17是由該s〇C中一CPU、 φ 一邏輯電路或一 DSP進行存取。 不同於該第二實施例，在該第三實施例中，一線性回饋移位 暫存器(LFSR)70在該RAM-BIST電路之該鎖存控制電路中用作 該計數器。在該第三實關巾的鱗其崎分實質幼同於軸 似於該第二實施例中的此等部分。 ： 該線性回儀移位暫存器產生一相對較長週期的一亂數量序 列。例如’可使用在日本早期公開專利申請案第mo·695號 案中所討論之該線性回饋移位暫存器。 〇 除了使用該線性回饋移位暫存器這—點，該第三實施例實質 上相同於或相似於該第二實施例。 在該等實施射，當該碰電路以—實際操作速度操作時， 例如當該触電路錢轉作時，觀轉就之一位元 址的- FBM。例如在正常操作下所取得FBM的時間是實質上與 在低速操作下相同。 在根據該等實施例之該FBM採集測試中，使用該行進式型 18 201007746 樣。然而，還可使用任何其他模式。 在根據該等實施例之該品質判定測試中，使用保持該資料R〇 及R1的該FF。然而’在該品質判定測試或該FBM採集測試中， 可使用具有一個正反器的一 FF。 在該等實施例中，使用該SRAM。然而，還可使用任何其他 可寫式記憶體。 在該等實施例中，使用該SoC。然而，還可使用包括不是從 • 外部存取之一記憶體的任何其他積體電路。 現在已根據以上的優點描述了本發明的範例實施例。將理解 的是此等範例僅僅是本發明的說明。許多變化及修改對在該技藝 中具有通常知識者將是顯而易見的。 【圖式簡·:¾¾明】 ' 第1圖說明一積體電路(SoC)範例。 第2A圖及第2B圖說明—示範SRAM及一示範錯誤位元圖 表(FBM)。 囑| 第3A圖及第3B圖說明一 sraM之一示範測試。 第4圖說明一第一實施例。 第5圖說明一 FBM採集測試序列之一示範時序圖。 第6圖說明一示範鎖存控制電路。 第7圖說明一鎖存控制電路之一示範時序圖。 第8圖說明在-FBM採集測試中使用一行進式形樣之一示 範操作。 第9圖說明一第二實施例。 第10圖說明—内建自測試(邮了)電路之〆示範時序圖。 19 201007746 第π圖說明一第三實施例。 【主要元件符號說明】

1…晶圓 lO-.SoC

12…中央處理單元/cpu 13…邏輯電路/Logic 14... DSP

15…唯讀記憶體/rOM 16 …SRAM 17…記憶體 18 …SRAM 19…多工器/^jux

20…鎖存電路/pF 21…SRAM單元 22·..鎖相迴路電路/PLL電路

23…記憶體測試控制器/MTC

24…測試型樣產生電路/TPG 31…胞元陣列 32…列解碼器 33…行解碼器 34·..感應放大器 35…時鐘產生器 41…鎖存控制電路 42…計數器 43…控制電路 44…遮罩電路 51-..測試器 52..，輸入型樣記憶體 53…時鐘產生電路 54…輸出期望值暫存器 55…輸出比較電路 61…反及閘/NAND閘 62…選擇器 63…正反器/ff 64…轉換器 65…四輸出或閘/〇R閘 66/67..·轉換器

70…線性回饋移位元暫存器 /LFSR 11A/11B/11C/11D/11E/11F.. 輸入/輸出埠/1/0瑋 bitO/bitl / cntO/cntl/Init/Read. 信號 R0/R1…資料

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Claims (1)

1. 201007746 七、申請專利範圍： L —種積體電路，其包含： 一記憶體； 測試該記憶體的一記憶體測試電路；及 —輸入/輪出痒， 其中該魏體測試電路包括輪出航，隨之輸出的一鎖 俘電路，

   2 i 町里栝现又人…又廿〜<咏1己懦體的_位 =，且根據1期為該第—時鐘信號之—整數倍的_鎖存信 破’鎖存對應於該已改變之位址之記憶體的輪出， 。 該鎖存電路的資料在該鎖存信 輪出埠予以輸出， 乾H亥輸入/ 改變相對應於將由該鎖存電路所鎖存之該記憶體之該輸 的5己憶體胞元的一位址，及 重複β亥鎖存及該輸出。 如申凊專利範圍第！項所述之積體電路，其進—步包含經由 該輸入/輸出璋與-外部元件通訊且存取該記憶體的一電路， 其中該記憶體經由該電路存取。 =請專利第丨項所述之㈣電路，其中該記憶體測試 電路包括基於該第-時鐘信號產生該鎖存信號的一計數器。 Γ請專利範圍第3項所述之積體電路，其中該計數器是-線性回饋移位暫存器。 =請專利翻第1項所述之積體電路，射該記憶體測試 ^括基於If於韻-時鐘健的—峨時雜號產生該 21 4. 201007746 第一時鐘信號的—鎖相迴路電路。 &如申請專利範圍第丨項所述之積體電路，其中改變該記憶體 之該位址使得所有記憶體胞元根據該第一時鐘信號而被存 取，且將該等所有記憶體胞摘輸出輸出至一外部。 7_如申請專利細第丨項所述之積體電路，其進—步包含對將 寫入該記憶體中的該寫入資料與相對應於該寫入資料之該記 憶體的輸出進行比較的一比較電路。

   8. -種測試方法’適驗在—積體電路中測試—記憶體，該記 憶體不能直接地從外部存取，該測試方法包含： 根據-第-時鐘信號改變將受存取之該記憶體的一位 址， 根據-週期為料-時鐘钱之整數倍的―鎖存信號鎖 存該受存取記憶體的輸出， 13〜 一在該鎖存信號之-週期經由—輸人/輸出顿出該所鎖存

   以屬爾义鎖存之該記憶體之輪出的 元的一位址，且重複該鎖存及該輸出。 °心 9.如申請專利範圍第8項所述之測試方法，其中該積體電路 含經由該輸入/輸出琿與一外部元件通訊且存取該記憶體的 電路，及 w , 其中該記憶體經由該電路存取。 其進一步包含藉由 其進一步包含基於 10. 如申清專利辄圍苐8項所述之測試方法 分頻該第一時鐘信號產生該鎖存信號。 11. 如申請專利範圍第8項所述之測試方法 22 201007746 從外部提供且慢於該第一時鐘信號的一測試時鐘信號產生該 第一時鐘信號。 12. 如申請專利範圍第8項所述之測試方法，其進一步包含將寫 入該記憶體中之寫入資料與相對應於該寫入資料之該記憶體 之輸出比較。 13. 如申請專利範圍第8項所述之測試方法，其進一步包含： 改變該記憶體之該位址使得所有記憶體胞元根據該第一 時鐘信號而被存取；及 將該等所有記憶體胞元的輸出輸出至外部。

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