JPH11260096A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH11260096A JPH11260096A JP10062745A JP6274598A JPH11260096A JP H11260096 A JPH11260096 A JP H11260096A JP 10062745 A JP10062745 A JP 10062745A JP 6274598 A JP6274598 A JP 6274598A JP H11260096 A JPH11260096 A JP H11260096A
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 少ない制御ピン（入力端子）および出力端子
によってメモリの自己検査を可能とし、メモリ・ロジッ
ク混載のシステムＬＳＩにおいてメモリとロジック部の
バーンイン検査を同時に実施可能とする。 【解決手段】 外部クロックの分周器であるアドレス発
生器５の分周出力信号を用いてメモリ部１７の検査に必
要な検査データ２５，アドレス１８およびメモリ制御信
号２０Ａを生成し、検査結果のパス／フェイル信号２３
を周期的に反転するミキサ回路２４を設ける。これによ
り、入力と出力合わせて２ピンでメモリ部１７の検査が
可能となり、バーンイン検査時にメモリ部とロジック回
路部を同時に検査可能となる。
によってメモリの自己検査を可能とし、メモリ・ロジッ
ク混載のシステムＬＳＩにおいてメモリとロジック部の
バーンイン検査を同時に実施可能とする。 【解決手段】 外部クロックの分周器であるアドレス発
生器５の分周出力信号を用いてメモリ部１７の検査に必
要な検査データ２５，アドレス１８およびメモリ制御信
号２０Ａを生成し、検査結果のパス／フェイル信号２３
を周期的に反転するミキサ回路２４を設ける。これによ
り、入力と出力合わせて２ピンでメモリ部１７の検査が
可能となり、バーンイン検査時にメモリ部とロジック回
路部を同時に検査可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ部
（例えば、ＤＲＡＭ部）を内蔵し、かつ半導体メモリの
自己検査機能を有する半導体集積回路装置と、マイクロ
コンピュータまたはロジック回路部と半導体メモリ部と
を混載し、かつ半導体メモリ部の自己検査機能を有する
半導体集積回路装置（システムＬＳＩ）およびその製造
方法に関するもので、これらの半導体集積回路装置にお
けるメモリ自己検査技術およびバーンイン検査技術に係
る。
（例えば、ＤＲＡＭ部）を内蔵し、かつ半導体メモリの
自己検査機能を有する半導体集積回路装置と、マイクロ
コンピュータまたはロジック回路部と半導体メモリ部と
を混載し、かつ半導体メモリ部の自己検査機能を有する
半導体集積回路装置（システムＬＳＩ）およびその製造
方法に関するもので、これらの半導体集積回路装置にお
けるメモリ自己検査技術およびバーンイン検査技術に係
る。
【０００２】
【従来の技術】半導体集積回路装置の進歩（高密度化、
高集積化）によって、複数の機能ブロックを１チップ内
に集積するいわゆるシステムＬＳＩの普及が著しい。特
に最近、大規模ロジック回路と大規模ＤＲＡＭとを１チ
ップ内に集積化した混載ＬＳＩが注目されている。これ
に伴い、各機能ブロックをチップ内部で自己検査する機
能回路（ＢＩＳＴ回路：Built In Self Test）の検討が
盛んに行われている。
高集積化）によって、複数の機能ブロックを１チップ内
に集積するいわゆるシステムＬＳＩの普及が著しい。特
に最近、大規模ロジック回路と大規模ＤＲＡＭとを１チ
ップ内に集積化した混載ＬＳＩが注目されている。これ
に伴い、各機能ブロックをチップ内部で自己検査する機
能回路（ＢＩＳＴ回路：Built In Self Test）の検討が
盛んに行われている。
【０００３】図１３に従来のＢＩＳＴ回路の構成の一例
を示す。これは、チップ内部に搭載された大容量メモリ
を自己検査するためのＢＩＳＴ回路の例である。図１３
において、データジェネレータ１は、メモリ部２の検査
に必要な検査データ３および検査における期待値データ
４を生成し、メモリ部２およびデータ比較回路５へ検査
データ３および期待値データ４をそれぞれ供給する。
を示す。これは、チップ内部に搭載された大容量メモリ
を自己検査するためのＢＩＳＴ回路の例である。図１３
において、データジェネレータ１は、メモリ部２の検査
に必要な検査データ３および検査における期待値データ
４を生成し、メモリ部２およびデータ比較回路５へ検査
データ３および期待値データ４をそれぞれ供給する。
【０００４】アドレス発生器６は、メモリ部２の検査に
必要なアドレス信号７を発生してメモリ部２へ供給す
る。また、アドレス発生器６は、アドレス信号７のアド
レス位相情報８を位相制御回路９へ供給する。上記のア
ドレス位相情報とは、例えばアドレスの値が“０”にな
るときに“Ｈ”となる信号である。アドレスは任意に発
生させられるので、どのタイミングでアドレスが切り換
わるのかということを示す信号が必要となる。このアド
レスの切り換わりを示す信号がアドレス位相情報８であ
る。この信号を基準として、メモリ部２に対する書き込
みおよび読み出しに必要なライトイネーブル（ＷＥ）信
号、アウトプットイネーブル（ＯＥ）信号、ロウアドレ
スストローブ（ＲＡＳ）信号、カラムアドレスストロー
ブ（ＣＡＳ）信号等のメモリ制御信号１１を発生させる
のが、位相制御回路９である。
必要なアドレス信号７を発生してメモリ部２へ供給す
る。また、アドレス発生器６は、アドレス信号７のアド
レス位相情報８を位相制御回路９へ供給する。上記のア
ドレス位相情報とは、例えばアドレスの値が“０”にな
るときに“Ｈ”となる信号である。アドレスは任意に発
生させられるので、どのタイミングでアドレスが切り換
わるのかということを示す信号が必要となる。このアド
レスの切り換わりを示す信号がアドレス位相情報８であ
る。この信号を基準として、メモリ部２に対する書き込
みおよび読み出しに必要なライトイネーブル（ＷＥ）信
号、アウトプットイネーブル（ＯＥ）信号、ロウアドレ
スストローブ（ＲＡＳ）信号、カラムアドレスストロー
ブ（ＣＡＳ）信号等のメモリ制御信号１１を発生させる
のが、位相制御回路９である。
【０００５】位相制御回路９では、アドレス信号７に合
わせて必要なタイミングで検査データ３および期待値デ
ータ４がデータジェネレータ１から出力されるように、
データ位相情報１０をデータジェネレータ１へ返す。ま
た、位相制御回路９は、メモリ部２の書き込みおよび読
み出しの検査に必要なＷＥ信号、ＯＥ信号、ＲＡＳ信
号、ＣＡＳ信号等のメモリ制御信号１１を発生してメモ
リ部２へ供給する。
わせて必要なタイミングで検査データ３および期待値デ
ータ４がデータジェネレータ１から出力されるように、
データ位相情報１０をデータジェネレータ１へ返す。ま
た、位相制御回路９は、メモリ部２の書き込みおよび読
み出しの検査に必要なＷＥ信号、ＯＥ信号、ＲＡＳ信
号、ＣＡＳ信号等のメモリ制御信号１１を発生してメモ
リ部２へ供給する。
【０００６】データ位相情報１０とは以下に述べるよう
な信号である。すなわち、アドレス位相情報８の信号
（例えば、アドレスの値が“０”になる時に“Ｈ”にな
る信号）を基準にしてメモリ部２に対する書き込みおよ
び読み出しに必要な信号を位相制御回路９で発生させる
が、このときメモリ部２に書き込みおよび読み出しする
データも、そのタイミングに合わせて発生させなければ
ならない。このタイミングを示す信号がデータ位相情報
１０である。この信号を基準としてデータジェソレータ
１からデータが発生する。
な信号である。すなわち、アドレス位相情報８の信号
（例えば、アドレスの値が“０”になる時に“Ｈ”にな
る信号）を基準にしてメモリ部２に対する書き込みおよ
び読み出しに必要な信号を位相制御回路９で発生させる
が、このときメモリ部２に書き込みおよび読み出しする
データも、そのタイミングに合わせて発生させなければ
ならない。このタイミングを示す信号がデータ位相情報
１０である。この信号を基準としてデータジェソレータ
１からデータが発生する。
【０００７】データジェネレータ１とアドレス発生器６
と位相制御回路９とは、複数種類のパターンのデータ生
成が可能で、モード制御回路１２によってコントロール
される。メモリ部２の検査は以下のように行われる。す
なわち、検査データ３をメモリ部２のアドレス信号７で
示されるアドレスに書き込み、その後メモリ部２の同じ
アドレスからデータを読み出し、この読み出したデータ
すなわち、メモリ実出力データ１３と期待値データ４と
をデータ比較回路５によって比較するという手順で行わ
れる。期待値データ４とメモリ実出力データ１３とが一
致したときにはデータ比較回路５から出力されるパス／
フェイルフラグ信号５Ａがパス状態を示す値（例えば、
“Ｌ”）をとり、不一致のときにはパス／フェイルフラ
グ信号５Ａがフェイル状態を示す値（例えば、“Ｈ”）
をとる。なお、検査結果としては、パス／フェイルフラ
グ信号５Ａが出力される他、フェイル時はフェイルした
アドレスが出力される。フェイルしたアドレスというの
は、フェイルした時のアドレス発生器６の出力（アドレ
スデータ）のことである。ＢＩＳＴ回路の構成によって
色々変わるが、例えばパス／フェイルフラグがフェイル
時に“Ｈ”となるようにしておいて、判定後につぎのア
ドレスにアクセスするようにしている場合、アドレス発
生器６の出力とパス／フェイルフラグとの論理積をとっ
た出力を出せばよい。
と位相制御回路９とは、複数種類のパターンのデータ生
成が可能で、モード制御回路１２によってコントロール
される。メモリ部２の検査は以下のように行われる。す
なわち、検査データ３をメモリ部２のアドレス信号７で
示されるアドレスに書き込み、その後メモリ部２の同じ
アドレスからデータを読み出し、この読み出したデータ
すなわち、メモリ実出力データ１３と期待値データ４と
をデータ比較回路５によって比較するという手順で行わ
れる。期待値データ４とメモリ実出力データ１３とが一
致したときにはデータ比較回路５から出力されるパス／
フェイルフラグ信号５Ａがパス状態を示す値（例えば、
“Ｌ”）をとり、不一致のときにはパス／フェイルフラ
グ信号５Ａがフェイル状態を示す値（例えば、“Ｈ”）
をとる。なお、検査結果としては、パス／フェイルフラ
グ信号５Ａが出力される他、フェイル時はフェイルした
アドレスが出力される。フェイルしたアドレスというの
は、フェイルした時のアドレス発生器６の出力（アドレ
スデータ）のことである。ＢＩＳＴ回路の構成によって
色々変わるが、例えばパス／フェイルフラグがフェイル
時に“Ｈ”となるようにしておいて、判定後につぎのア
ドレスにアクセスするようにしている場合、アドレス発
生器６の出力とパス／フェイルフラグとの論理積をとっ
た出力を出せばよい。
【０００８】図１４には、ロジック回路部（マイクロコ
ンピュータの場合もある）とＤＲＡＭ部とを混載したシ
ステムＬＳＩ（半導体集積回路装置）のブロック図を示
す。図１４において、１００はシステムＬＳＩ、１０１
はロジック回路部、１０２はＤＲＡＭ部、１０３，１０
４，１０５，…，１０６，１０７，１０８はロジック回
路部１０１から出力されるモード切換信号１４によって
切り換えられるセレクタ、１０９，１１０，１１１，
…，１１２は入力端子、１１３はクロック端子、１１
４，１１５は出力端子である。
ンピュータの場合もある）とＤＲＡＭ部とを混載したシ
ステムＬＳＩ（半導体集積回路装置）のブロック図を示
す。図１４において、１００はシステムＬＳＩ、１０１
はロジック回路部、１０２はＤＲＡＭ部、１０３，１０
４，１０５，…，１０６，１０７，１０８はロジック回
路部１０１から出力されるモード切換信号１４によって
切り換えられるセレクタ、１０９，１１０，１１１，
…，１１２は入力端子、１１３はクロック端子、１１
４，１１５は出力端子である。
【０００９】以上のような構成のシステムＬＳＩでは、
入力端子１０９〜１１２から入力された信号がロジック
回路部１０１へ供給されるとともに、セレクタ１０３〜
１０６の各々一方の入力端へ供給される。また、ロジッ
ク回路部１０１の出力の一部はセレクタ１０３〜１０６
の各々他方の入力端へ供給される。セレクタ１０３〜１
０６の各々の２つの入力のうち、モード切換信号１４で
選択された方がＤＲＡＭ部１０２へ入力として供給され
る。また、ＤＲＡＭ部１０２の出力はセレクタ１０７，
１０８の各々の一方の入力端へ供給され、ロジック回路
部１０１の出力の残りはセレクタ１０７，１０８の各々
の一方の入力端へ供給される。セレクタ１０７，１０８
の各々の２つの入力のうち、モード切換信号１４で選択
された方が出力端子１１４，１１５へそれぞれ供給され
る。なお、クロックはクロック端子１１３からロジック
回路部１０１およびＤＲＡＭ部１０２へ共通に供給され
ているが、別々でもよい。
入力端子１０９〜１１２から入力された信号がロジック
回路部１０１へ供給されるとともに、セレクタ１０３〜
１０６の各々一方の入力端へ供給される。また、ロジッ
ク回路部１０１の出力の一部はセレクタ１０３〜１０６
の各々他方の入力端へ供給される。セレクタ１０３〜１
０６の各々の２つの入力のうち、モード切換信号１４で
選択された方がＤＲＡＭ部１０２へ入力として供給され
る。また、ＤＲＡＭ部１０２の出力はセレクタ１０７，
１０８の各々の一方の入力端へ供給され、ロジック回路
部１０１の出力の残りはセレクタ１０７，１０８の各々
の一方の入力端へ供給される。セレクタ１０７，１０８
の各々の２つの入力のうち、モード切換信号１４で選択
された方が出力端子１１４，１１５へそれぞれ供給され
る。なお、クロックはクロック端子１１３からロジック
回路部１０１およびＤＲＡＭ部１０２へ共通に供給され
ているが、別々でもよい。
【００１０】この場合、モード切換信号１４によって通
常動作時と検査時とでＤＲＡＭ部１０２への入力信号を
選択し、さらに出力端子についてはロジック回路部１０
１からの出力とＤＲＡＭ部１０２からの出力とに切り換
える。具体的には、ＤＲＡＭ部１０２の検査時には、入
力端子１０９〜１１２からの入力信号がＤＲＡＭ部１０
２に加えられ、ＤＲＡＭ部１０２の出力信号が出力端子
１１４，１１５から出力されるように切り換えられる。
また、通常動作時は、セレクタ１０３〜１０６は、ロジ
ック部１０１からＤＲＡＭ部１０２に信号が入力される
ように切り換わり、セレクタ１０７，１０８は、ロジッ
ク部１０１の信号が出力されるように切り換わる。
常動作時と検査時とでＤＲＡＭ部１０２への入力信号を
選択し、さらに出力端子についてはロジック回路部１０
１からの出力とＤＲＡＭ部１０２からの出力とに切り換
える。具体的には、ＤＲＡＭ部１０２の検査時には、入
力端子１０９〜１１２からの入力信号がＤＲＡＭ部１０
２に加えられ、ＤＲＡＭ部１０２の出力信号が出力端子
１１４，１１５から出力されるように切り換えられる。
また、通常動作時は、セレクタ１０３〜１０６は、ロジ
ック部１０１からＤＲＡＭ部１０２に信号が入力される
ように切り換わり、セレクタ１０７，１０８は、ロジッ
ク部１０１の信号が出力されるように切り換わる。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
技術で挙げた回路構成では以下に述べる４つの課題があ
る。第１の課題は、データ比較回路５において期待値デ
ータ４とメモリ実出力データ１３を直接比較し、パス／
フェイルフラグ信号５Ａを出力するため、メモリ部２の
データバス幅（ビット数）が増大するに従って回路規模
がビット数の倍数で膨らんでしまう。
技術で挙げた回路構成では以下に述べる４つの課題があ
る。第１の課題は、データ比較回路５において期待値デ
ータ４とメモリ実出力データ１３を直接比較し、パス／
フェイルフラグ信号５Ａを出力するため、メモリ部２の
データバス幅（ビット数）が増大するに従って回路規模
がビット数の倍数で膨らんでしまう。
【００１２】第２の課題は、メモリ部２のデータバス幅
（ビット数）が増大するとデータ比較回路５の回路規模
が増大するために、データ比較回路５にデータが入力さ
れてからパス／フェイルフラグ信号５Ａが出力されるま
でに多くのゲート回路を通ることになり、したがってメ
モリ部２よりメモリ実出力データ１３が出力されてから
パス／フェイルフラグ信号５Ａが出るまでに多く時間が
かかり、高速クロックで動作するメモリを高速で検査す
ることが困難である。
（ビット数）が増大するとデータ比較回路５の回路規模
が増大するために、データ比較回路５にデータが入力さ
れてからパス／フェイルフラグ信号５Ａが出力されるま
でに多くのゲート回路を通ることになり、したがってメ
モリ部２よりメモリ実出力データ１３が出力されてから
パス／フェイルフラグ信号５Ａが出るまでに多く時間が
かかり、高速クロックで動作するメモリを高速で検査す
ることが困難である。
【００１３】第３の課題は、データ比較回路５から出力
されるパス／フェイルフラグ信号５Ａをそのまま検査結
果として出力端子より出す構成となっているため、例え
ばデータ比較回路５が故障し、データ比較回路５からパ
ス／フェイルフラグ信号５Ａとして、パスを意味するデ
ータ“Ｌ”もしくはフェイルを意味するデータ“Ｈ”何
れか片方のみしか出力されなくなった場合、自己検査用
の回路を使ってのメモリ検査が全くできないだけでな
く、場合によっては良品・不良品の誤認識をしてしま
う。
されるパス／フェイルフラグ信号５Ａをそのまま検査結
果として出力端子より出す構成となっているため、例え
ばデータ比較回路５が故障し、データ比較回路５からパ
ス／フェイルフラグ信号５Ａとして、パスを意味するデ
ータ“Ｌ”もしくはフェイルを意味するデータ“Ｈ”何
れか片方のみしか出力されなくなった場合、自己検査用
の回路を使ってのメモリ検査が全くできないだけでな
く、場合によっては良品・不良品の誤認識をしてしま
う。
【００１４】第４の課題は、マイクロコンピュータまた
はロジック回路部とＤＲＡＭ部とを混載したシステムＬ
ＳＩ（半導体集積回路装置）には、ＤＲＡＭ部のアクセ
ス専用端子がないため、このようなシステムＬＳＩの検
査においては、図１４に示すように、モード切換信号１
４によって通常動作時と検査時とでＤＲＡＭ部１０２へ
の入力信号を切り換え、さらに出力端子１１４，１１５
についてはロジック回路部１０１からの出力とＤＲＡＭ
部１０２からの出力とに切り換える必要がある（クロッ
クに関しては共用可能）。このようなシステムＬＳＩの
バーンイン検査（高温バイアス試験）をする場合には、
ロジック回路部１０１への入力パターンとＤＲＡＭ部１
０２への入力パターンとを共用することは非常に困難で
ある上に、ロジック回路部１０１とＤＲＡＭ部１０２の
出力データの確認を同時にはできない。その理由は、Ｄ
ＲＡＭ部１０２を動作させるための入力パターンがＤＲ
ＡＭ部１０２への書き込みデータを除いて決まってお
り、そのパターンでロジック回路部１０１全体を動作さ
せることは不可能に近いからである。
はロジック回路部とＤＲＡＭ部とを混載したシステムＬ
ＳＩ（半導体集積回路装置）には、ＤＲＡＭ部のアクセ
ス専用端子がないため、このようなシステムＬＳＩの検
査においては、図１４に示すように、モード切換信号１
４によって通常動作時と検査時とでＤＲＡＭ部１０２へ
の入力信号を切り換え、さらに出力端子１１４，１１５
についてはロジック回路部１０１からの出力とＤＲＡＭ
部１０２からの出力とに切り換える必要がある（クロッ
クに関しては共用可能）。このようなシステムＬＳＩの
バーンイン検査（高温バイアス試験）をする場合には、
ロジック回路部１０１への入力パターンとＤＲＡＭ部１
０２への入力パターンとを共用することは非常に困難で
ある上に、ロジック回路部１０１とＤＲＡＭ部１０２の
出力データの確認を同時にはできない。その理由は、Ｄ
ＲＡＭ部１０２を動作させるための入力パターンがＤＲ
ＡＭ部１０２への書き込みデータを除いて決まってお
り、そのパターンでロジック回路部１０１全体を動作さ
せることは不可能に近いからである。
【００１５】したがって、ロジック回路部１０１のバー
ンイン検査とＤＲＡＭ部１０２のバーンイン検査とを２
回に分けて行うことになる。図１５には、ロジック回路
部１０１のバーンイン検査とＤＲＡＭ部１０２のバーン
イン検査とを分けて行う場合の半導体集積回路装置の製
造工程の流れ図を示す。図１５において、１２１は拡散
処理等を行う拡散工程、１２２はＰ検（プローブ検査）
工程、１２３はボンディング等を行う組立工程、１２４
はロジック回路部１０１のバーンイン検査を行うロジッ
クバーンイン工程、１２５はＤＲＡＭ部１０２のバーン
イン検査を行うメモリバーンイン工程、１２６はＦ検
（ファイナル検査）工程、１２７は出荷検査工程、１２
８は出荷工程である。
ンイン検査とＤＲＡＭ部１０２のバーンイン検査とを２
回に分けて行うことになる。図１５には、ロジック回路
部１０１のバーンイン検査とＤＲＡＭ部１０２のバーン
イン検査とを分けて行う場合の半導体集積回路装置の製
造工程の流れ図を示す。図１５において、１２１は拡散
処理等を行う拡散工程、１２２はＰ検（プローブ検査）
工程、１２３はボンディング等を行う組立工程、１２４
はロジック回路部１０１のバーンイン検査を行うロジッ
クバーンイン工程、１２５はＤＲＡＭ部１０２のバーン
イン検査を行うメモリバーンイン工程、１２６はＦ検
（ファイナル検査）工程、１２７は出荷検査工程、１２
８は出荷工程である。
【００１６】なお、プローブ検査とはウェハ上での検査
をいい、ファイナル検査とは、ＬＳＩチップを組み立て
てパッケージの状態での検査をいう。ファイナル検査が
実質の出荷検査となることが多い。なお、ファイナル検
査後に抜き取り検査としてII検というものを行った後で
出荷する場合もある。したがって、本発明の第１の目的
は、回路規模を削減することができる半導体集積回路装
置を提供することである。
をいい、ファイナル検査とは、ＬＳＩチップを組み立て
てパッケージの状態での検査をいう。ファイナル検査が
実質の出荷検査となることが多い。なお、ファイナル検
査後に抜き取り検査としてII検というものを行った後で
出荷する場合もある。したがって、本発明の第１の目的
は、回路規模を削減することができる半導体集積回路装
置を提供することである。
【００１７】また、本発明の第２の目的は、高速動作で
の検査を容易にすることができる半導体集積回路装置を
提供することである。また、本発明の第３の目的は、良
品・不良品の誤認識を防ぐことができる半導体集積回路
装置を提供することである。また、本発明の第４の目的
は、マイクロコンピュータまたはロジック回路部の検査
とメモリ部の検査を同時に行うことができ、検査時間の
短縮を図ることができ、したがって製造工程の簡略化を
図ることができる半導体集積回路装置およびその製造方
法を提供することである。
の検査を容易にすることができる半導体集積回路装置を
提供することである。また、本発明の第３の目的は、良
品・不良品の誤認識を防ぐことができる半導体集積回路
装置を提供することである。また、本発明の第４の目的
は、マイクロコンピュータまたはロジック回路部の検査
とメモリ部の検査を同時に行うことができ、検査時間の
短縮を図ることができ、したがって製造工程の簡略化を
図ることができる半導体集積回路装置およびその製造方
法を提供することである。
【００１８】
【課題を解決するための手段】本発明の請求項１記載の
半導体集積回路装置は、メモリ部と、外部クロックを入
力としてメモリ部を検査するためのメモリ自己検査用ア
ドレスを発生してメモリ部へ与えるとともに、メモリ自
己検査用データ生成用コントロール信号とメモリ制御信
号生成用位相信号とを発生するメモリ自己検査用アドレ
ス発生器と、メモリ自己検査用アドレス発生器から出力
されるメモリ自己検査用データ生成用コントロール信号
に対応した所定のデータパターンでメモリ部に書き込む
べきメモリ自己検査用データを生成するデータジェネレ
ータと、メモリ自己検査用アドレス発生器から出力され
るメモリ制御信号生成用位相信号を受けてメモリ部のメ
モリ自己検査用アドレスへのメモリ自己検査用データの
書き込み動作およびメモリ部のメモリ自己検査用アドレ
スからのデータの読み出し動作を制御するためのメモリ
制御信号を発生させるメモリ制御信号発生器と、メモリ
部のメモリ自己検査用アドレスから読み出されたメモリ
実出力データが、メモリ自己検査用データ生成用コント
ロール信号に対応した所定のデータパターンとなってい
るかどうかによってメモリ実出力データのパス／フェイ
ルを判定し、その判定結果としてパス／フェイルフラグ
信号を出力する判定回路とを備えている。
半導体集積回路装置は、メモリ部と、外部クロックを入
力としてメモリ部を検査するためのメモリ自己検査用ア
ドレスを発生してメモリ部へ与えるとともに、メモリ自
己検査用データ生成用コントロール信号とメモリ制御信
号生成用位相信号とを発生するメモリ自己検査用アドレ
ス発生器と、メモリ自己検査用アドレス発生器から出力
されるメモリ自己検査用データ生成用コントロール信号
に対応した所定のデータパターンでメモリ部に書き込む
べきメモリ自己検査用データを生成するデータジェネレ
ータと、メモリ自己検査用アドレス発生器から出力され
るメモリ制御信号生成用位相信号を受けてメモリ部のメ
モリ自己検査用アドレスへのメモリ自己検査用データの
書き込み動作およびメモリ部のメモリ自己検査用アドレ
スからのデータの読み出し動作を制御するためのメモリ
制御信号を発生させるメモリ制御信号発生器と、メモリ
部のメモリ自己検査用アドレスから読み出されたメモリ
実出力データが、メモリ自己検査用データ生成用コント
ロール信号に対応した所定のデータパターンとなってい
るかどうかによってメモリ実出力データのパス／フェイ
ルを判定し、その判定結果としてパス／フェイルフラグ
信号を出力する判定回路とを備えている。
【００１９】この構成によると、メモリ自己検査用アド
レス発生器から出力されるメモリ自己検査用データ生成
用コントロール信号に対応した所定のデータパターンで
メモリ部に書き込むべきメモリ自己検査用データを生成
し、メモリ部のメモリ自己検査用アドレスから読み出さ
れたメモリ実出力データが、メモリ自己検査用データ生
成用コントロール信号に対応した所定のデータパターン
と合致しているかどうかによってメモリ実出力データの
パス／フェイルを判定しているので、つまり、判定回路
でデータジェネレータの出力（期待値データ）とメモリ
実出力データとを直接比較してメモリ実出力データのパ
ス／フェイルを判定するのではないため、メモリ実出力
データのパス／フェイルを判定するのに必要なデータ量
を減らすことが可能となる。したがって、判定回路の回
路規模の削減および判定回路の入力から出力までのゲー
ト段数を減らすことが可能となり、高速動作での検査を
容易にすることができる。
レス発生器から出力されるメモリ自己検査用データ生成
用コントロール信号に対応した所定のデータパターンで
メモリ部に書き込むべきメモリ自己検査用データを生成
し、メモリ部のメモリ自己検査用アドレスから読み出さ
れたメモリ実出力データが、メモリ自己検査用データ生
成用コントロール信号に対応した所定のデータパターン
と合致しているかどうかによってメモリ実出力データの
パス／フェイルを判定しているので、つまり、判定回路
でデータジェネレータの出力（期待値データ）とメモリ
実出力データとを直接比較してメモリ実出力データのパ
ス／フェイルを判定するのではないため、メモリ実出力
データのパス／フェイルを判定するのに必要なデータ量
を減らすことが可能となる。したがって、判定回路の回
路規模の削減および判定回路の入力から出力までのゲー
ト段数を減らすことが可能となり、高速動作での検査を
容易にすることができる。
【００２０】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置において、メモリ自己
検査用アドレス発生器から出力されるメモリ自己検査用
データ生成用コントロール信号を用いて判定回路の出力
を周期的に反転させるミキサ回路をさらに備えている。
この構成によると、ミキサ回路を設けたことにより、判
定回路の故障を検出可能で、メモリ自己検査が正しく行
われているかが分かり、良品・不良品の誤認識を防ぐこ
とができる。さらに、フェイルアドレスを出力するため
の別の手段を持たせることなく、ミキサ回路の出力から
フェイルアドレスを推測することが可能であり、メモリ
自己検査のための構成を簡略化できる。
求項１記載の半導体集積回路装置において、メモリ自己
検査用アドレス発生器から出力されるメモリ自己検査用
データ生成用コントロール信号を用いて判定回路の出力
を周期的に反転させるミキサ回路をさらに備えている。
この構成によると、ミキサ回路を設けたことにより、判
定回路の故障を検出可能で、メモリ自己検査が正しく行
われているかが分かり、良品・不良品の誤認識を防ぐこ
とができる。さらに、フェイルアドレスを出力するため
の別の手段を持たせることなく、ミキサ回路の出力から
フェイルアドレスを推測することが可能であり、メモリ
自己検査のための構成を簡略化できる。
【００２１】ここで、ミキサ回路の出力からフェイルア
ドレスを推測することが可能である点について説明す
る。周期的に反転させる信号を例えばアドレス“０”か
らスタートし、メモリのアドレス最大値になったらデー
タ反転するように設定し、繰り返し連続で検査をする
（例えば、バーンイン検査の場合）。良品であれば、全
アドレスをアクセスした周期でミキサ回路の出力が反転
するが、（データの変化点直後でアドレス“０”をアク
セスしている）不良品の場合、不良アドレス部をアクセ
スしている期間（データ比較後からつぎのデータ比較ま
での間）良品時の反転データ（“Ｈ”なら“Ｌ”）が出
力される。アドレスはクロックに同期しており、その分
周出力であるので、どのタイミングで反転データが出た
かで、不良アドレスが推測可能となる。
ドレスを推測することが可能である点について説明す
る。周期的に反転させる信号を例えばアドレス“０”か
らスタートし、メモリのアドレス最大値になったらデー
タ反転するように設定し、繰り返し連続で検査をする
（例えば、バーンイン検査の場合）。良品であれば、全
アドレスをアクセスした周期でミキサ回路の出力が反転
するが、（データの変化点直後でアドレス“０”をアク
セスしている）不良品の場合、不良アドレス部をアクセ
スしている期間（データ比較後からつぎのデータ比較ま
での間）良品時の反転データ（“Ｈ”なら“Ｌ”）が出
力される。アドレスはクロックに同期しており、その分
周出力であるので、どのタイミングで反転データが出た
かで、不良アドレスが推測可能となる。
【００２２】請求項３記載の半導体集積回路装置は、請
求項１または請求項２記載の半導体集積回路装置におい
て、不揮発性メモリを内蔵し、メモリ部の自己検査結果
を不揮発性メモリに記憶させたことを特徴とする。この
構成によると、不揮発性メモリに検査結果が記憶される
ため、検査結果を必要に応じて利用可能となる。不良が
出た場合に、例えば不良アドレスを不揮発性メモリに記
憶させておき、これを読み出すことで、不良傾向を見た
り、不良解析に役立てることができる。また、不揮発性
メモリに記憶させることができるので、自動的に多くの
ＬＳＩを同時に評価可能となり、不良解析の効率を格段
に上げることができる。
求項１または請求項２記載の半導体集積回路装置におい
て、不揮発性メモリを内蔵し、メモリ部の自己検査結果
を不揮発性メモリに記憶させたことを特徴とする。この
構成によると、不揮発性メモリに検査結果が記憶される
ため、検査結果を必要に応じて利用可能となる。不良が
出た場合に、例えば不良アドレスを不揮発性メモリに記
憶させておき、これを読み出すことで、不良傾向を見た
り、不良解析に役立てることができる。また、不揮発性
メモリに記憶させることができるので、自動的に多くの
ＬＳＩを同時に評価可能となり、不良解析の効率を格段
に上げることができる。
【００２３】請求項４記載の半導体集積回路装置は、請
求項１または請求項２記載の半導体集積回路装置におい
て、通常時に外部クロックに同期して動作させるメモリ
部を、メモリ検査時に外部クロックを分周した分周クロ
ックに同期させて動作させるようにしたことを特徴とす
る。この構成によると、検査タイミング（周波数）を変
えることができ、バーンイン検査等において、本自己検
査回路を使用して低周波数でメモリ部を動作させた状態
でメモリの検査を行うことが可能となる。つまり、低周
波数での検査が可能となることで、通常動作より逸脱し
た厳しい条件下（バーンイン検査に見られるの高温条件
等）での自己検査においての動作保証をすることができ
る。つまり、通常動作より逸脱した厳しい条件での検査
では、回路の動作限界により高周波数（クロック）で動
作することが厳しくなる。このような条件下では、高速
動作の保証ではなく、回路を確実に動作させ、それが正
常であるということを検査することが目的となる。その
ために、設計上確実に動作する周波数まで低くした周波
数にすることで動作保証をするのである。
求項１または請求項２記載の半導体集積回路装置におい
て、通常時に外部クロックに同期して動作させるメモリ
部を、メモリ検査時に外部クロックを分周した分周クロ
ックに同期させて動作させるようにしたことを特徴とす
る。この構成によると、検査タイミング（周波数）を変
えることができ、バーンイン検査等において、本自己検
査回路を使用して低周波数でメモリ部を動作させた状態
でメモリの検査を行うことが可能となる。つまり、低周
波数での検査が可能となることで、通常動作より逸脱し
た厳しい条件下（バーンイン検査に見られるの高温条件
等）での自己検査においての動作保証をすることができ
る。つまり、通常動作より逸脱した厳しい条件での検査
では、回路の動作限界により高周波数（クロック）で動
作することが厳しくなる。このような条件下では、高速
動作の保証ではなく、回路を確実に動作させ、それが正
常であるということを検査することが目的となる。その
ために、設計上確実に動作する周波数まで低くした周波
数にすることで動作保証をするのである。
【００２４】請求項５記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置において、判定回路
が、メモリ実出力データが所定のデータパターンである
ときに一方の論理状態をとるとともにメモリ実出力デー
タが所定のデータパターン以外のデータパターンである
ときに他方の論理状態をとるように回路構成した論理回
路を有している。
求項１記載の半導体集積回路装置において、判定回路
が、メモリ実出力データが所定のデータパターンである
ときに一方の論理状態をとるとともにメモリ実出力デー
タが所定のデータパターン以外のデータパターンである
ときに他方の論理状態をとるように回路構成した論理回
路を有している。
【００２５】この構成によると、論理回路にメモリ実出
力データを入力するだけで、メモリ実出力データが所定
のデータパターンであるかどうかを判定することがで
き、判定回路の構成を簡略化できる。請求項６記載の半
導体集積回路装置は、請求項１記載の半導体集積回路装
置において、判定回路は、メモリ実出力データが第１の
所定のデータパターンであるときに一方の論理状態をと
るとともにメモリ実出力データが第１の所定のデータパ
ターン以外のデータパターンであるときに他方の論理状
態をとるように回路構成した第１の論理回路と、メモリ
実出力データが第１の所定のデータパターンを反転した
第２の所定のデータパターンであるときに一方の論理状
態をとるとともにメモリ実出力データが第２の所定のデ
ータパターン以外のデータパターンであるときに他方の
論理状態をとるように回路構成した第２の論理回路と、
メモリ自己検査用データ生成用コントロール信号に応じ
て第１および第２の論理回路の何れか一方の出力を選択
して出力するセレクタとで構成している。
力データを入力するだけで、メモリ実出力データが所定
のデータパターンであるかどうかを判定することがで
き、判定回路の構成を簡略化できる。請求項６記載の半
導体集積回路装置は、請求項１記載の半導体集積回路装
置において、判定回路は、メモリ実出力データが第１の
所定のデータパターンであるときに一方の論理状態をと
るとともにメモリ実出力データが第１の所定のデータパ
ターン以外のデータパターンであるときに他方の論理状
態をとるように回路構成した第１の論理回路と、メモリ
実出力データが第１の所定のデータパターンを反転した
第２の所定のデータパターンであるときに一方の論理状
態をとるとともにメモリ実出力データが第２の所定のデ
ータパターン以外のデータパターンであるときに他方の
論理状態をとるように回路構成した第２の論理回路と、
メモリ自己検査用データ生成用コントロール信号に応じ
て第１および第２の論理回路の何れか一方の出力を選択
して出力するセレクタとで構成している。
【００２６】この構成によると、論理回路にメモリ実出
力データを入力するだけで、メモリ実出力データが所定
のデータパターンであるかどうかを判定することがで
き、判定回路の構成を簡略化できる。しかも、第１およ
び第２の所定のデータパターンについて判定を行うこと
ができる。請求項７記載の半導体集積回路装置は、メモ
リ回路部と、通常時にメモリ回路部との間でデータの読
み出しおよび書き込みを行うとともに、検査時にメモリ
回路部に対して自己検査イネーブル信号を与えるマイク
ロコンピュータまたはロジック回路部とを備え、メモリ
回路部がメモリ部と、外部クロックを入力としてメモリ
部を検査するためのメモリ自己検査用アドレスを発生し
てメモリ部へ与えるとともに、メモリ自己検査用データ
生成用コントロール信号とメモリ制御信号生成用位相信
号とを発生するメモリ自己検査用アドレス発生器と、メ
モリ自己検査用アドレス発生器から出力されるメモリ自
己検査用データ生成用コントロール信号に対応した所定
のデータパターンでメモリ部に書き込むべきメモリ自己
検査用データを生成するデータジェネレータと、メモリ
自己検査用アドレス発生器から出力されるメモリ制御信
号生成用位相信号を受けてメモリ部のメモリ自己検査用
アドレスへのメモリ自己検査用データの書き込み動作お
よびメモリ部のメモリ自己検査用アドレスからのデータ
の読み出し動作を制御するためのメモリ制御信号を発生
させるメモリ制御信号発生器と、メモリ部のメモリ自己
検査用アドレスから読み出されたメモリ実出力データ
が、メモリ自己検査用データ生成用コントロール信号に
対応した所定のデータパターンとなっているかどうかに
よってメモリ実出力データのパス／フェイルを判定し、
その判定結果としてパス／フェイルフラグ信号を出力す
る判定回路とからなり、自己検査イネーブル信号に応答
してメモリ自己検査用アドレス発生器とデータジェネレ
ータとメモリ制御信号発生器と判定回路とを活性化させ
るようにしたことを特徴とする。
力データを入力するだけで、メモリ実出力データが所定
のデータパターンであるかどうかを判定することがで
き、判定回路の構成を簡略化できる。しかも、第１およ
び第２の所定のデータパターンについて判定を行うこと
ができる。請求項７記載の半導体集積回路装置は、メモ
リ回路部と、通常時にメモリ回路部との間でデータの読
み出しおよび書き込みを行うとともに、検査時にメモリ
回路部に対して自己検査イネーブル信号を与えるマイク
ロコンピュータまたはロジック回路部とを備え、メモリ
回路部がメモリ部と、外部クロックを入力としてメモリ
部を検査するためのメモリ自己検査用アドレスを発生し
てメモリ部へ与えるとともに、メモリ自己検査用データ
生成用コントロール信号とメモリ制御信号生成用位相信
号とを発生するメモリ自己検査用アドレス発生器と、メ
モリ自己検査用アドレス発生器から出力されるメモリ自
己検査用データ生成用コントロール信号に対応した所定
のデータパターンでメモリ部に書き込むべきメモリ自己
検査用データを生成するデータジェネレータと、メモリ
自己検査用アドレス発生器から出力されるメモリ制御信
号生成用位相信号を受けてメモリ部のメモリ自己検査用
アドレスへのメモリ自己検査用データの書き込み動作お
よびメモリ部のメモリ自己検査用アドレスからのデータ
の読み出し動作を制御するためのメモリ制御信号を発生
させるメモリ制御信号発生器と、メモリ部のメモリ自己
検査用アドレスから読み出されたメモリ実出力データ
が、メモリ自己検査用データ生成用コントロール信号に
対応した所定のデータパターンとなっているかどうかに
よってメモリ実出力データのパス／フェイルを判定し、
その判定結果としてパス／フェイルフラグ信号を出力す
る判定回路とからなり、自己検査イネーブル信号に応答
してメモリ自己検査用アドレス発生器とデータジェネレ
ータとメモリ制御信号発生器と判定回路とを活性化させ
るようにしたことを特徴とする。
【００２７】この構成によると、マイクロコンピュータ
またはロジック回路部から自己検査イネーブル信号を出
力させ、自己検査イネーブル信号に応答してメモリ回路
部のメモリ自己検査用アドレス発生器とデータジェネレ
ータとメモリ制御信号発生器と判定回路とを活性化させ
るようにしたので、少ない端子制御でメモリの自己検査
が可能となり、マイクロコンピュータまたはロジック回
路部の検査時にマイクロコンピュータまたはロジック回
路部から自己検査イネーブル信号を出力させるだけで、
マイクロコンピュータまたはロジック回路部の検査とメ
モリ回路部のメモリ部の検査とを同時に行うことがで
き、検査時間の短縮や製造工程の簡略化が可能となる。
またはロジック回路部から自己検査イネーブル信号を出
力させ、自己検査イネーブル信号に応答してメモリ回路
部のメモリ自己検査用アドレス発生器とデータジェネレ
ータとメモリ制御信号発生器と判定回路とを活性化させ
るようにしたので、少ない端子制御でメモリの自己検査
が可能となり、マイクロコンピュータまたはロジック回
路部の検査時にマイクロコンピュータまたはロジック回
路部から自己検査イネーブル信号を出力させるだけで、
マイクロコンピュータまたはロジック回路部の検査とメ
モリ回路部のメモリ部の検査とを同時に行うことがで
き、検査時間の短縮や製造工程の簡略化が可能となる。
【００２８】請求項８記載の半導体集積回路装置は、請
求項７記載の半導体集積回路装置において、判定回路
が、メモリ実出力データが所定のデータパターンである
ときに一方の論理状態をとるとともにメモリ実出力デー
タが所定のデータパターン以外のデータパターンである
ときに他方の論理状態をとるように回路構成した論理回
路を有している。
求項７記載の半導体集積回路装置において、判定回路
が、メモリ実出力データが所定のデータパターンである
ときに一方の論理状態をとるとともにメモリ実出力デー
タが所定のデータパターン以外のデータパターンである
ときに他方の論理状態をとるように回路構成した論理回
路を有している。
【００２９】この構成によると、論理回路にメモリ実出
力データを入力するだけで、メモリ実出力データが所定
のデータパターンであるかどうかを判定することがで
き、判定回路の構成を簡略化できる。請求項９記載の半
導体集積回路装置は、請求項７記載の半導体集積回路装
置において、判定回路は、メモリ実出力データが第１の
所定のデータパターンであるときに一方の論理状態をと
るとともにメモリ実出力データが第１の所定のデータパ
ターン以外のデータパターンであるときに他方の論理状
態をとるように回路構成した第１の論理回路と、メモリ
実出力データが第１の所定のデータパターンを反転した
第２の所定のデータパターンであるときに一方の論理状
態をとるとともにメモリ実出力データが第２の所定のデ
ータパターン以外のデータパターンであるときに他方の
論理状態をとるように回路構成した第２の論理回路と、
メモリ自己検査用データ生成用コントロール信号に応じ
て第１および第２の論理回路の何れか一方の出力を選択
して出力するセレクタとで構成している。
力データを入力するだけで、メモリ実出力データが所定
のデータパターンであるかどうかを判定することがで
き、判定回路の構成を簡略化できる。請求項９記載の半
導体集積回路装置は、請求項７記載の半導体集積回路装
置において、判定回路は、メモリ実出力データが第１の
所定のデータパターンであるときに一方の論理状態をと
るとともにメモリ実出力データが第１の所定のデータパ
ターン以外のデータパターンであるときに他方の論理状
態をとるように回路構成した第１の論理回路と、メモリ
実出力データが第１の所定のデータパターンを反転した
第２の所定のデータパターンであるときに一方の論理状
態をとるとともにメモリ実出力データが第２の所定のデ
ータパターン以外のデータパターンであるときに他方の
論理状態をとるように回路構成した第２の論理回路と、
メモリ自己検査用データ生成用コントロール信号に応じ
て第１および第２の論理回路の何れか一方の出力を選択
して出力するセレクタとで構成している。
【００３０】この構成によると、論理回路にメモリ実出
力データを入力するだけで、メモリ実出力データが所定
のデータパターンであるかどうかを判定することがで
き、判定回路の構成を簡略化できる。しかも、第１およ
び第２の所定のデータパターンについて判定を行うこと
ができる。請求項１０記載の半導体集積回路装置の製造
方法は、請求項７記載の半導体集積回路装置を検査する
方法であって、マイクロコンピュータまたはロジック回
路部の検査時にマイクロコンピュータまたはロジック回
路部からメモリ回路部に対して自己検査イネーブル信号
を与えることにより、マイクロコンピュータまたはロジ
ック回路部の検査とメモリ回路部の検査とを同時に行う
ことを特徴とする。
力データを入力するだけで、メモリ実出力データが所定
のデータパターンであるかどうかを判定することがで
き、判定回路の構成を簡略化できる。しかも、第１およ
び第２の所定のデータパターンについて判定を行うこと
ができる。請求項１０記載の半導体集積回路装置の製造
方法は、請求項７記載の半導体集積回路装置を検査する
方法であって、マイクロコンピュータまたはロジック回
路部の検査時にマイクロコンピュータまたはロジック回
路部からメモリ回路部に対して自己検査イネーブル信号
を与えることにより、マイクロコンピュータまたはロジ
ック回路部の検査とメモリ回路部の検査とを同時に行う
ことを特徴とする。
【００３１】この方法によると、少ない端子制御でメモ
リの自己検査が可能となり、マイクロコンピュータまた
はロジック回路部の検査時にマイクロコンピュータまた
はロジック回路部から自己検査イネーブル信号を出力さ
せるだけで、マイクロコンピュータまたはロジック回路
部の検査とメモリ回路部のメモリ部の検査とを同時に行
うことができ、検査時間の短縮や製造工程の簡略化が可
能となる。
リの自己検査が可能となり、マイクロコンピュータまた
はロジック回路部の検査時にマイクロコンピュータまた
はロジック回路部から自己検査イネーブル信号を出力さ
せるだけで、マイクロコンピュータまたはロジック回路
部の検査とメモリ回路部のメモリ部の検査とを同時に行
うことができ、検査時間の短縮や製造工程の簡略化が可
能となる。
【００３２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。 （第１の実施の形態）図１に本発明の第１の実施の形態
の半導体集積回路装置の基本構成を示す。この半導体集
積回路装置は、自己検査回路（図１におけるメモリ部以
外の構成部分）を内蔵し外部クロックに同期動作するＤ
ＲＡＭを示すものである。図１において、メモリ自己検
査用のアドレス発生器１５は複数のカウンタで構成され
ており、外部クロック１６によってカウントアップもし
くはカウントダウンが行われ、各カウンタのカウント出
力は以下のような形態でアドレス発生器１５から出力さ
れる。すなわち、アドレス発生器１５は、メモリ部１７
を検査するためのロウアドレスおよびカラムアドレスか
らなるメモリ自己検査用のアドレス１８を発生してメモ
リ部１７へ与える。また、メモリ部１７を動作させるた
めの内部クロック（ＩＣＬＫ）１９を発生してメモリ部
１７へ供給する。また、メモリ制御信号生成用の位相信
号２９を発生してメモリ制御信号発生器２０を供給す
る。また、メモリ自己検査用データ生成用のコントロー
ル信号１５Ａを発生してデータジェネレータ２１とメモ
リ部１７からのメモリ実出力データ１３のパス／フェイ
ルを判定する判定回路２２と判定回路２２からの出力デ
ータであるパス／フェイルフラグ信号２３を周期的に反
転させるミキサ回路２４へ供給する。
を参照しながら説明する。 （第１の実施の形態）図１に本発明の第１の実施の形態
の半導体集積回路装置の基本構成を示す。この半導体集
積回路装置は、自己検査回路（図１におけるメモリ部以
外の構成部分）を内蔵し外部クロックに同期動作するＤ
ＲＡＭを示すものである。図１において、メモリ自己検
査用のアドレス発生器１５は複数のカウンタで構成され
ており、外部クロック１６によってカウントアップもし
くはカウントダウンが行われ、各カウンタのカウント出
力は以下のような形態でアドレス発生器１５から出力さ
れる。すなわち、アドレス発生器１５は、メモリ部１７
を検査するためのロウアドレスおよびカラムアドレスか
らなるメモリ自己検査用のアドレス１８を発生してメモ
リ部１７へ与える。また、メモリ部１７を動作させるた
めの内部クロック（ＩＣＬＫ）１９を発生してメモリ部
１７へ供給する。また、メモリ制御信号生成用の位相信
号２９を発生してメモリ制御信号発生器２０を供給す
る。また、メモリ自己検査用データ生成用のコントロー
ル信号１５Ａを発生してデータジェネレータ２１とメモ
リ部１７からのメモリ実出力データ１３のパス／フェイ
ルを判定する判定回路２２と判定回路２２からの出力デ
ータであるパス／フェイルフラグ信号２３を周期的に反
転させるミキサ回路２４へ供給する。
【００３３】データジェネレータ２１はアドレス発生器
１５から出力されるデータ、つまりメモリ自己検査用デ
ータ生成用のコントロール信号１５Ａを受け、メモリ部
１７の任意のアドレスに書き込むべき所望のデータパタ
ーンのメモリ自己検査用の入力データ２５を生成する。
メモリ検査に必要とされる入力データ２５は、実際単純
なデータパターンの繰り返しとなるため、アドレス発生
器１５の出力データのうち数ビットの組み合わせで実現
可能である（詳しい回路例は後述する）。
１５から出力されるデータ、つまりメモリ自己検査用デ
ータ生成用のコントロール信号１５Ａを受け、メモリ部
１７の任意のアドレスに書き込むべき所望のデータパタ
ーンのメモリ自己検査用の入力データ２５を生成する。
メモリ検査に必要とされる入力データ２５は、実際単純
なデータパターンの繰り返しとなるため、アドレス発生
器１５の出力データのうち数ビットの組み合わせで実現
可能である（詳しい回路例は後述する）。
【００３４】メモリ制御信号発生器２０は、アドレス発
生器１５から出力されるメモリ制御信号生成用の位相信
号２９を受けてメモリ部１７への入力データ２５の書き
込み動作およびメモリ部１７からのデータの読み出し動
作を制御するためのメモリ制御信号２０Ａを発生させ
る。このメモリ制御信号２０Ａとしては、ロウアドレス
ストローブ（ＲＡＳ）信号、カラムアドレスストローブ
（ＣＡＳ）信号、ライトイネーブル（ＷＥ）信号、出力
イネーブル（ＯＥ）信号などがある。
生器１５から出力されるメモリ制御信号生成用の位相信
号２９を受けてメモリ部１７への入力データ２５の書き
込み動作およびメモリ部１７からのデータの読み出し動
作を制御するためのメモリ制御信号２０Ａを発生させ
る。このメモリ制御信号２０Ａとしては、ロウアドレス
ストローブ（ＲＡＳ）信号、カラムアドレスストローブ
（ＣＡＳ）信号、ライトイネーブル（ＷＥ）信号、出力
イネーブル（ＯＥ）信号などがある。
【００３５】判定回路２２は、メモリ実出力データ１３
が、メモリ自己検査用データ生成用のコントロール信号
１５Ａに対応した所定のデータパターンとなっているか
どうかによってメモリ実出力データ１３のパス／フェイ
ルを判定し、その判定結果としてパス／フェイルフラグ
信号２３を出力する。パス／フェイルフラグ信号２３
は、メモリ実出力データ１３が所定のデータパターンと
なっておれば“Ｌ”、なっていなければ“Ｈ”となる。
判定回路２２から出力されるパス／フェイルフラグ信号
２３は、メモリ制御信号発生器２０からの出力データで
あるデータ保持用クロック（ＤＣＬＫ）２６でラッチさ
れ、次のアドレスのメモリセルのデータ比較まで保持さ
れるようになっている。
が、メモリ自己検査用データ生成用のコントロール信号
１５Ａに対応した所定のデータパターンとなっているか
どうかによってメモリ実出力データ１３のパス／フェイ
ルを判定し、その判定結果としてパス／フェイルフラグ
信号２３を出力する。パス／フェイルフラグ信号２３
は、メモリ実出力データ１３が所定のデータパターンと
なっておれば“Ｌ”、なっていなければ“Ｈ”となる。
判定回路２２から出力されるパス／フェイルフラグ信号
２３は、メモリ制御信号発生器２０からの出力データで
あるデータ保持用クロック（ＤＣＬＫ）２６でラッチさ
れ、次のアドレスのメモリセルのデータ比較まで保持さ
れるようになっている。
【００３６】以上のような判定回路２２の回路構成はメ
モリ検査に必要な入力データ２５がランダムなデータパ
ターンではなく単純なパターンの繰り返しであることに
着目し、そのパターンの規則性を利用して、判定回路２
２の内部に予め複数の所定のデータパターンに対応した
パターン判定のための論理回路を形成しておき、メモリ
自己検査用データ生成用コントロール信号１５Ａに基づ
いていずれかのデータパターンを選択するように構成さ
れている。
モリ検査に必要な入力データ２５がランダムなデータパ
ターンではなく単純なパターンの繰り返しであることに
着目し、そのパターンの規則性を利用して、判定回路２
２の内部に予め複数の所定のデータパターンに対応した
パターン判定のための論理回路を形成しておき、メモリ
自己検査用データ生成用コントロール信号１５Ａに基づ
いていずれかのデータパターンを選択するように構成さ
れている。
【００３７】したがって、判定回路２２にメモリ実出力
データ１３に対応した期待値データを一々判定回路２２
へ入力しなくても、メモリ実出力データ１３と所定デー
タパターンのデータ（従来例における期待値データに相
当する）との一致・不一致を判定することができるよう
に工夫してあり、従来例のようにデータ比較回路へメモ
リ実出力データと期待値とを入力して、それらを直接比
較するのに比べて、回路規模の削減を試みている（詳し
い回路構成は後述する）。
データ１３に対応した期待値データを一々判定回路２２
へ入力しなくても、メモリ実出力データ１３と所定デー
タパターンのデータ（従来例における期待値データに相
当する）との一致・不一致を判定することができるよう
に工夫してあり、従来例のようにデータ比較回路へメモ
リ実出力データと期待値とを入力して、それらを直接比
較するのに比べて、回路規模の削減を試みている（詳し
い回路構成は後述する）。
【００３８】ミキサ回路２４は、アドレス発生器１５の
カウンタ出力の１ビットを入力データとし判定回路２２
の出力データであるパス／フェイルフラグ信号２３を周
期的に反転した出力データ（ＭＯＵＴ）２７を生成す
る。ミキサ回路２４の回路構成は図２に示すように、ア
ドレス発生器１５のカウンタ出力とパス／フェイルフラ
グ信号２３とを入力とする排他的論理和回路２４Ａから
なる。このミキサ回路２４を加えることにより、アドレ
ス発生器１５から出力されるメモリ自己検査用データ生
成用コントロール信号１５Ａを用いて判定回路２２の出
力であるパス／フェイルフラグ信号２３を周期的に反転
させることが可能となり、内部テスト回路の保証とメモ
リセルの故障アドレスの選定が可能となる。
カウンタ出力の１ビットを入力データとし判定回路２２
の出力データであるパス／フェイルフラグ信号２３を周
期的に反転した出力データ（ＭＯＵＴ）２７を生成す
る。ミキサ回路２４の回路構成は図２に示すように、ア
ドレス発生器１５のカウンタ出力とパス／フェイルフラ
グ信号２３とを入力とする排他的論理和回路２４Ａから
なる。このミキサ回路２４を加えることにより、アドレ
ス発生器１５から出力されるメモリ自己検査用データ生
成用コントロール信号１５Ａを用いて判定回路２２の出
力であるパス／フェイルフラグ信号２３を周期的に反転
させることが可能となり、内部テスト回路の保証とメモ
リセルの故障アドレスの選定が可能となる。
【００３９】つまり、上記の内部テスト回路の保証は、
排他的論理和回路２４Ａの出力が周期的に反転をしてお
れば、内部テスト回路が正常に動作していることが確認
できる。また、メモリセルの故障アドレスの選定は、良
品であれば周期的に反転データが出力されるが、故障ア
ドレスがあればその部分（そのアドレスをアクセスした
タイミング）で不規則（例えば、“Ｈ”出力期間部で
“Ｌ”が出力される）になる。周期的に反転するデータ
の反転周期を全アドレスをアクセスする期間に設定する
ことにより、周期的に変化するタイミングと不規則に変
化するタイミングの差異から故障アドレスを選定するこ
とができる。
排他的論理和回路２４Ａの出力が周期的に反転をしてお
れば、内部テスト回路が正常に動作していることが確認
できる。また、メモリセルの故障アドレスの選定は、良
品であれば周期的に反転データが出力されるが、故障ア
ドレスがあればその部分（そのアドレスをアクセスした
タイミング）で不規則（例えば、“Ｈ”出力期間部で
“Ｌ”が出力される）になる。周期的に反転するデータ
の反転周期を全アドレスをアクセスする期間に設定する
ことにより、周期的に変化するタイミングと不規則に変
化するタイミングの差異から故障アドレスを選定するこ
とができる。
【００４０】以上のような自己検査回路を設けると、半
導体集積回路装置に自己検査のために、検査を起動する
ための入力端子と、検査結果を出力するための出力端子
をとを追加するだけで、メモリの検査を行うことができ
る。ここで、図１に示した半導体集積回路装置の各回路
ブロックの具体的な回路構成について説明する。
導体集積回路装置に自己検査のために、検査を起動する
ための入力端子と、検査結果を出力するための出力端子
をとを追加するだけで、メモリの検査を行うことができ
る。ここで、図１に示した半導体集積回路装置の各回路
ブロックの具体的な回路構成について説明する。
【００４１】メモリ検査のための入力データ２５が単純
な場合、判定回路２２は従来例に比べて少ない回路構成
でデータ比較、つまりメモリ実出力データ１３が所定デ
ータパターンになっているかどうかの判定が可能とな
り、判定回路２２の内部で所定データパターンに対応し
て回路形成しておくことにより、外部から期待値データ
を判定回路２２に入力する必要がなくなり、メモリ検査
においてメモリ実出力データと期待値とを比較するため
の判定回路２２のバス幅を半減することが可能で、それ
によってチップサイズの縮小が可能となる。
な場合、判定回路２２は従来例に比べて少ない回路構成
でデータ比較、つまりメモリ実出力データ１３が所定デ
ータパターンになっているかどうかの判定が可能とな
り、判定回路２２の内部で所定データパターンに対応し
て回路形成しておくことにより、外部から期待値データ
を判定回路２２に入力する必要がなくなり、メモリ検査
においてメモリ実出力データと期待値とを比較するため
の判定回路２２のバス幅を半減することが可能で、それ
によってチップサイズの縮小が可能となる。
【００４２】以下、図面を参照しながら、所定のデータ
パターンがメモリ検査で必要となるチェッカーパターン
である場合において、アドレス発生器１５、データジェ
ネレータ２１および判定回路２２を具体的に説明する。
図３はカウントアップする場合のアドレス発生器１５の
構成を示すブロック図である。図３において、４ビット
カウンタ２８は、外部クロックを１６分の１分周するア
ップカウンタで、ＤＲＡＭ動作用の内部クロック（ＩＣ
ＬＫ）１９やＤＲＡＭコントロール用の信号（ＲＡＳ、
ＣＡＳ、ＷＥ，ＯＥ等）の発生に必要な位相信号２９を
供給する。なお、ＤＲＡＭ動作用の内部クロック１９は
外部クロック１６を２分の１分周したもので、内部クロ
ック１９を基にメモリ部１７を動作させると、メモリ部
１７は外部クロック１６で動作する通常時に比べて低速
の動作モードとなる。
パターンがメモリ検査で必要となるチェッカーパターン
である場合において、アドレス発生器１５、データジェ
ネレータ２１および判定回路２２を具体的に説明する。
図３はカウントアップする場合のアドレス発生器１５の
構成を示すブロック図である。図３において、４ビット
カウンタ２８は、外部クロックを１６分の１分周するア
ップカウンタで、ＤＲＡＭ動作用の内部クロック（ＩＣ
ＬＫ）１９やＤＲＡＭコントロール用の信号（ＲＡＳ、
ＣＡＳ、ＷＥ，ＯＥ等）の発生に必要な位相信号２９を
供給する。なお、ＤＲＡＭ動作用の内部クロック１９は
外部クロック１６を２分の１分周したもので、内部クロ
ック１９を基にメモリ部１７を動作させると、メモリ部
１７は外部クロック１６で動作する通常時に比べて低速
の動作モードとなる。
【００４３】９ビットカウンタ３０は、４ビットカウン
タ２８のキャリーアウト信号３１をカウントアップし、
９ビットのロウアドレスデータ１８Ａおよびチェッカー
パターン生成用のパターンコントロール信号３２（９ビ
ットカウンタ２８の最下位ビット）を出力する。７ビッ
トカウンタ３３は、９ビットカウンタ３０のキャリーア
ウト信号３４をカウントアップし、７ビットのカラムア
ドレスデータ１８Ｂに用いられ、９ビットカウンタ３０
のロウアドレス１８Ａとともにメモリ部１７へアドレス
１８として供給される。２分の１分周器３５は、７ビッ
トカウンタ３３のキャリーアウト信号３６の２分の１周
期（デューティ＝５０）のデータを出力する。この出力
データは検査すべきメモリの全アドレス（全ロウアドレ
ス＋全カラムアドレス）をアクセスする周期で変化する
データでチェッカーパターンの裏パターン（最初のパタ
ーンの反転パターン）生成用の裏パターンコントロール
信号３７を出力する。図４は８ビットデータのチェッカ
ーパターン生成用のデータジェネレータ２１の回路構成
を示すブロック図である。図４において、データジェネ
レータ２１は、否定排他的論理和回路１３１，１３３，
１３５，１３７と排他的論理和回路１３２，１３４，１
３６，１３８のみで構成され、各否定排他的論理和回路
１３１，１３３，１３５，１３７と排他的論理和回路１
３２，１３４，１３６，１３８への入力データは、アド
レス発生器１５の出力データであるパターンコントロー
ル信号３２と裏パターンコントロール信号３７とであ
る。
タ２８のキャリーアウト信号３１をカウントアップし、
９ビットのロウアドレスデータ１８Ａおよびチェッカー
パターン生成用のパターンコントロール信号３２（９ビ
ットカウンタ２８の最下位ビット）を出力する。７ビッ
トカウンタ３３は、９ビットカウンタ３０のキャリーア
ウト信号３４をカウントアップし、７ビットのカラムア
ドレスデータ１８Ｂに用いられ、９ビットカウンタ３０
のロウアドレス１８Ａとともにメモリ部１７へアドレス
１８として供給される。２分の１分周器３５は、７ビッ
トカウンタ３３のキャリーアウト信号３６の２分の１周
期（デューティ＝５０）のデータを出力する。この出力
データは検査すべきメモリの全アドレス（全ロウアドレ
ス＋全カラムアドレス）をアクセスする周期で変化する
データでチェッカーパターンの裏パターン（最初のパタ
ーンの反転パターン）生成用の裏パターンコントロール
信号３７を出力する。図４は８ビットデータのチェッカ
ーパターン生成用のデータジェネレータ２１の回路構成
を示すブロック図である。図４において、データジェネ
レータ２１は、否定排他的論理和回路１３１，１３３，
１３５，１３７と排他的論理和回路１３２，１３４，１
３６，１３８のみで構成され、各否定排他的論理和回路
１３１，１３３，１３５，１３７と排他的論理和回路１
３２，１３４，１３６，１３８への入力データは、アド
レス発生器１５の出力データであるパターンコントロー
ル信号３２と裏パターンコントロール信号３７とであ
る。
【００４４】この回路構成により、データジェネレータ
２１の出力データの隣合うビット毎に排他的論理和回路
１３２，１３４，１３６，１３８と否定排他的論理和回
路１３１，１３３，１３５，１３７の出力が交互にくる
ようにことになる。したがって、メモリ部１７への入力
データ２５は、隣合うビットが互いに反転したデータと
なり、メモリセル上でチェッカーボード（市松模様）で
データが書き込まれることになる。例えば、あるメモリ
セルへの入力データが“１０１０１０１０”であるとき
は、このメモリセルの上下左右にそれぞれ隣接したメモ
リセルへの入力データは“０１０１０１０１”となる。
また次回のテスト時には、メモリセルへの入力データが
今回と丁度逆のパターンとなる。
２１の出力データの隣合うビット毎に排他的論理和回路
１３２，１３４，１３６，１３８と否定排他的論理和回
路１３１，１３３，１３５，１３７の出力が交互にくる
ようにことになる。したがって、メモリ部１７への入力
データ２５は、隣合うビットが互いに反転したデータと
なり、メモリセル上でチェッカーボード（市松模様）で
データが書き込まれることになる。例えば、あるメモリ
セルへの入力データが“１０１０１０１０”であるとき
は、このメモリセルの上下左右にそれぞれ隣接したメモ
リセルへの入力データは“０１０１０１０１”となる。
また次回のテスト時には、メモリセルへの入力データが
今回と丁度逆のパターンとなる。
【００４５】図５は判定回路２２の回路構成を示すブロ
ック図である。図５において、１４１は否定論理積回
路、１４２は論理和回路、１４３は否定論理積回路、１
４４は論理和回路であり、メモリ実出力データ１３が入
力される。なお、否定論理積回路１４１，１４３および
否定論理和回路１４２，１４４の入力端に付した０から
７までの数字は、メモリ実出力データ１３の各ビットの
番号を示し、数字の小さい方が下位ビットである。１４
５は排他的論理和回路、３８はＯＲゲート、３９はセレ
クト信号、４０はＯＲゲート、４１はセレクタ、４２は
Ｄフリップフロップである。
ック図である。図５において、１４１は否定論理積回
路、１４２は論理和回路、１４３は否定論理積回路、１
４４は論理和回路であり、メモリ実出力データ１３が入
力される。なお、否定論理積回路１４１，１４３および
否定論理和回路１４２，１４４の入力端に付した０から
７までの数字は、メモリ実出力データ１３の各ビットの
番号を示し、数字の小さい方が下位ビットである。１４
５は排他的論理和回路、３８はＯＲゲート、３９はセレ
クト信号、４０はＯＲゲート、４１はセレクタ、４２は
Ｄフリップフロップである。
【００４６】この回路構成によると、メモリ部１７への
入力データ２５が下位ビットから“０１０１０１０１”
である時のメモリ検査結果がパスの場合、論理和回路３
８の出力が“０”となり、フェイルの場合“１”とな
る。このとき、アドレス発生器１５からの入力データで
あるパターンコントロール信号３２と裏パターンコント
ロール信号３７により排他的論理和回路１４５で生成さ
れたセレクト信号３９により、セレクタ４１で論理和回
路３８の出力が選択され、パス／フェイルフラグ信号と
して出力される。
入力データ２５が下位ビットから“０１０１０１０１”
である時のメモリ検査結果がパスの場合、論理和回路３
８の出力が“０”となり、フェイルの場合“１”とな
る。このとき、アドレス発生器１５からの入力データで
あるパターンコントロール信号３２と裏パターンコント
ロール信号３７により排他的論理和回路１４５で生成さ
れたセレクト信号３９により、セレクタ４１で論理和回
路３８の出力が選択され、パス／フェイルフラグ信号と
して出力される。
【００４７】また、メモリ部１７への入力データ２５が
下位ビットから“１０１０１０１０”である時のメモリ
検査がパスの場合、論理和回路４０の出力が“０”とな
り、フェイルの場合“１”となる。このとき、アドレス
発生器１５からの入力データであるパターンコントロー
ル信号３２と裏パターンコントロール信号３７により排
他的論理和回路１４５で生成されたセレクト信号３９に
より、セレクタ４１で論理和回路４０の出力が選択さ
れ、パス／フェイルフラグ信号として出力される。
下位ビットから“１０１０１０１０”である時のメモリ
検査がパスの場合、論理和回路４０の出力が“０”とな
り、フェイルの場合“１”となる。このとき、アドレス
発生器１５からの入力データであるパターンコントロー
ル信号３２と裏パターンコントロール信号３７により排
他的論理和回路１４５で生成されたセレクト信号３９に
より、セレクタ４１で論理和回路４０の出力が選択さ
れ、パス／フェイルフラグ信号として出力される。
【００４８】判定回路２２の最終出力は、セレクタ４１
の出力をＤフリップフロップ４２でラッチした出力信号
をパス／フェイルフラグ信号２３として使う。Ｄフリッ
プフロップ４２のクロック信号としては、メモリ制御信
号発生器２０の出力データであるデータ保持用クロック
（ＤＣＬＫ）２６を用いる。このような回路構成にする
ことでメモリ検査における判定回路２２の入力のバス幅
を半減させることが可能となり、回路規模およびチップ
内の配線領域を削減できチップサイズの縮小が可能とな
ると同時に判定回路２２の入力から出力までの信号が通
過するゲートの段数を減らすことができるので、高速動
作での検査を容易にする。
の出力をＤフリップフロップ４２でラッチした出力信号
をパス／フェイルフラグ信号２３として使う。Ｄフリッ
プフロップ４２のクロック信号としては、メモリ制御信
号発生器２０の出力データであるデータ保持用クロック
（ＤＣＬＫ）２６を用いる。このような回路構成にする
ことでメモリ検査における判定回路２２の入力のバス幅
を半減させることが可能となり、回路規模およびチップ
内の配線領域を削減できチップサイズの縮小が可能とな
ると同時に判定回路２２の入力から出力までの信号が通
過するゲートの段数を減らすことができるので、高速動
作での検査を容易にする。
【００４９】図６に第１の実施の形態におけるメモリ自
己検査のタイミングチャートを示す。ここでは、外部ク
ロック（ＥＣＬＫ）と、内部クロック（ＩＣＬＫ）と、
ロウアドレス（９ビット）とカラムアドレス（７ビッ
ト）と入力データ（８ビット）と、メモリ制御信号発生
回路２０の出力データであるＲＡＳ信号，ＣＡＳ信号，
ＷＥ信号，ＯＥ信号と、データ保持用クロック（ＤＣＬ
Ｋ）２６と、ミキサ回路２４の出力データ２７と、カウ
ンタ２８の出力を示している。
己検査のタイミングチャートを示す。ここでは、外部ク
ロック（ＥＣＬＫ）と、内部クロック（ＩＣＬＫ）と、
ロウアドレス（９ビット）とカラムアドレス（７ビッ
ト）と入力データ（８ビット）と、メモリ制御信号発生
回路２０の出力データであるＲＡＳ信号，ＣＡＳ信号，
ＷＥ信号，ＯＥ信号と、データ保持用クロック（ＤＣＬ
Ｋ）２６と、ミキサ回路２４の出力データ２７と、カウ
ンタ２８の出力を示している。
【００５０】なお、図３の例では、内部クロック（ＩＣ
ＬＫ）１９は４ビットカウンタ２５の２分の１分周の反
転出力を使用しており、動作周波数を２分の１にし、動
作マージンを十分確保している。これにより、バーンイ
ン検査時の高温動作保証を実現できる。なお、ミキサ回
路については、省いてもよい。
ＬＫ）１９は４ビットカウンタ２５の２分の１分周の反
転出力を使用しており、動作周波数を２分の１にし、動
作マージンを十分確保している。これにより、バーンイ
ン検査時の高温動作保証を実現できる。なお、ミキサ回
路については、省いてもよい。
【００５１】（第２の実施の形態）つぎに、メモリ自己
検査結果を不揮発性メモリに保存するための書き込み動
作を行う本発明の第２の実施の形態について、メモリ自
己検査回路を用いて書き込み読み出しサイクルがともに
４サイクルのＤＲＡＭの自己検査を行う場合を例にとっ
て説明する。
検査結果を不揮発性メモリに保存するための書き込み動
作を行う本発明の第２の実施の形態について、メモリ自
己検査回路を用いて書き込み読み出しサイクルがともに
４サイクルのＤＲＡＭの自己検査を行う場合を例にとっ
て説明する。
【００５２】図７に第２の実施の形態の半導体集積回路
装置の概略図を示す。図１と同一部分には同一符号を付
す。図７は、図１に検査結果を記憶しておくための不揮
発性メモリ４３を加えるとともに、不揮発性メモリ４３
に書き込むために必要な書き込み信号４４（書き込みデ
ータ、アドレス、ライトイネーブル信号）を加え、さら
にアドレス発生器１５から生成される内部クロック１９
とアドレス１８と判定回路２２から生成されるパス／フ
ェイルフラグ信号２３とデータ保持用クロック２６とを
入力として書き込み信号４４を生成する書き込み制御回
路４５を加えた構成になっている。
装置の概略図を示す。図１と同一部分には同一符号を付
す。図７は、図１に検査結果を記憶しておくための不揮
発性メモリ４３を加えるとともに、不揮発性メモリ４３
に書き込むために必要な書き込み信号４４（書き込みデ
ータ、アドレス、ライトイネーブル信号）を加え、さら
にアドレス発生器１５から生成される内部クロック１９
とアドレス１８と判定回路２２から生成されるパス／フ
ェイルフラグ信号２３とデータ保持用クロック２６とを
入力として書き込み信号４４を生成する書き込み制御回
路４５を加えた構成になっている。
【００５３】この場合、パス／フェイルフラグ信号２３
をそのまま全て不揮発性メモリ４３に書き込むと、最低
検査すべきメモリ部１７のメモリ容量と同じ容量が必要
となって現実的でない。そこで、この第２の実施の形態
では、フェイルしたアドレスのみをデータとして不揮発
性メモリ４３に書き込むシステムを提案する。図８は自
己検査するＤＲＡＭのアドレス（ロウアドレス、カラム
アドレス合わせて）が１６ビットで、書き込み可能なフ
ェイル数を１６とした場合の書き込み制御回路４５の構
成例を示すブロック図である。図８において、１５１は
論理積回路、１５２，１５３はＤフリップフロップ、１
５４〜１５６はＤフリップフロップ、１５７，１６１は
反転回路、１５８は論理積回路、１５９はフルアダー
（全加算）回路、１６０はロードホールド型フリップフ
ロップである。４６は論理積回路、４７はロードホール
ド型フリップフロップ、４８はアドレスカウンタであ
る。
をそのまま全て不揮発性メモリ４３に書き込むと、最低
検査すべきメモリ部１７のメモリ容量と同じ容量が必要
となって現実的でない。そこで、この第２の実施の形態
では、フェイルしたアドレスのみをデータとして不揮発
性メモリ４３に書き込むシステムを提案する。図８は自
己検査するＤＲＡＭのアドレス（ロウアドレス、カラム
アドレス合わせて）が１６ビットで、書き込み可能なフ
ェイル数を１６とした場合の書き込み制御回路４５の構
成例を示すブロック図である。図８において、１５１は
論理積回路、１５２，１５３はＤフリップフロップ、１
５４〜１５６はＤフリップフロップ、１５７，１６１は
反転回路、１５８は論理積回路、１５９はフルアダー
（全加算）回路、１６０はロードホールド型フリップフ
ロップである。４６は論理積回路、４７はロードホール
ド型フリップフロップ、４８はアドレスカウンタであ
る。
【００５４】以下、この書き込み制御回路４５の動作に
ついて説明する。図８の構成では、パス／フェイルフラ
グ信号２３の極性をフェイル時“Ｈ”と仮定している。
パス／フェイルフラグ信号２３とデータ保持用クロック
２６の論理積回路１５１による論理積が内部クロック
（ＩＣＬＫ）１９のタイミングでＤフリップフロップ１
５２に保持される。このＤフリップフロップ１５２の出
力はフェイルイネーブル信号となり、ロードホールド型
フリップフロップ４７のロードホールド制御信号とな
る。また、そのときのアドレス１８がデータ保持用クロ
ック２６のタイミングでＤフリップフロップ１５３に保
持される。このＤフリップフロップ１５３の出力が書き
込みアドレス（Ｗアドレス）となり、Ｄフリップフロッ
プ１５２から出力されるフェイルイネーブル信号ととも
に論理積回路４６に入力される。
ついて説明する。図８の構成では、パス／フェイルフラ
グ信号２３の極性をフェイル時“Ｈ”と仮定している。
パス／フェイルフラグ信号２３とデータ保持用クロック
２６の論理積回路１５１による論理積が内部クロック
（ＩＣＬＫ）１９のタイミングでＤフリップフロップ１
５２に保持される。このＤフリップフロップ１５２の出
力はフェイルイネーブル信号となり、ロードホールド型
フリップフロップ４７のロードホールド制御信号とな
る。また、そのときのアドレス１８がデータ保持用クロ
ック２６のタイミングでＤフリップフロップ１５３に保
持される。このＤフリップフロップ１５３の出力が書き
込みアドレス（Ｗアドレス）となり、Ｄフリップフロッ
プ１５２から出力されるフェイルイネーブル信号ととも
に論理積回路４６に入力される。
【００５５】論理積回路４６は、フェイルしたアドレス
のみを取り出してロードホールド型フリップフロップ４
７へ送るためのもので、フェイル時のアドレスはロード
ホールド型フリップフロップ４７で保持されており、書
き込みデータ（Ｆデータ）として使われる。不揮発性メ
モリへの書き込みを制御するライトイネーブル信号（以
下、ＦＷＥ信号と称する）も、パス／フェイルフラグ信
号２３をもとにＤフリップフロップ１５２，１５４，１
５５および反転回路１６１等を用いて生成し、フェイル
時のタイミングでアドレスデータを不揮発性メモリ４３
に書き込めるようになっている。
のみを取り出してロードホールド型フリップフロップ４
７へ送るためのもので、フェイル時のアドレスはロード
ホールド型フリップフロップ４７で保持されており、書
き込みデータ（Ｆデータ）として使われる。不揮発性メ
モリへの書き込みを制御するライトイネーブル信号（以
下、ＦＷＥ信号と称する）も、パス／フェイルフラグ信
号２３をもとにＤフリップフロップ１５２，１５４，１
５５および反転回路１６１等を用いて生成し、フェイル
時のタイミングでアドレスデータを不揮発性メモリ４３
に書き込めるようになっている。
【００５６】また、このＦＷＥ信号をもとに、Ｄフリッ
プフロップ１５６，反転回路１５７および論理積回路１
５８等を用いて不揮発性メモリ４３用のアドレスカウン
タ４８をカウントアップさせる構成となっている。これ
により、データ書き込みが完了した後に不揮発性メモリ
４３の書き込みアドレス（Ｆアドレス）を進める構成が
実現可能となる。アドレスカウンタ４８は、データ書き
込みが完了した後に内部クロック１９をカウントする、
例えば４ビットカウンタであるので、アドレス数は１６
となり、フェイル数が１６まで不揮発性メモリ４３に記
憶可能となる。このビット数は、４ビットに限定される
ことはなく、不揮発性メモリ４３の容量に合わせてアド
レスカウンタ４８のビット数を調整すれば良い。
プフロップ１５６，反転回路１５７および論理積回路１
５８等を用いて不揮発性メモリ４３用のアドレスカウン
タ４８をカウントアップさせる構成となっている。これ
により、データ書き込みが完了した後に不揮発性メモリ
４３の書き込みアドレス（Ｆアドレス）を進める構成が
実現可能となる。アドレスカウンタ４８は、データ書き
込みが完了した後に内部クロック１９をカウントする、
例えば４ビットカウンタであるので、アドレス数は１６
となり、フェイル数が１６まで不揮発性メモリ４３に記
憶可能となる。このビット数は、４ビットに限定される
ことはなく、不揮発性メモリ４３の容量に合わせてアド
レスカウンタ４８のビット数を調整すれば良い。
【００５７】ここで、アドレスカウンタ４８の動作につ
いて説明する。アドレスカウンタ４８は、ロードホール
ド型フリップフロップ１６０のＬ／Ｈ信号入力端子にＨ
が入力されている期間中に、クロックＩＣＬＫのパルス
の数をカウントするカウンタである。フルアダー回路１
５９は、４ビットの全加算を行い、入力信号Ａと入力信
号Ｂとキャリーイン信号ＣＩの和が出力される回路であ
る。ＣＯは、加算したときに、４ビットではおさまらず
５ビット目にに桁上がりする場合に“Ｈ”が出力される
キャリーアウト信号（５ビット目の信号）である。この
アドレスカウンタ４８の動作の場合、キャリーアウト信
号ＣＯは不要で、キャリーイン信号ＣＩに“Ｈ”を入れ
て入力信号Ｂを“０”にしておくことで、Ａ＋１の演算
を実現している。
いて説明する。アドレスカウンタ４８は、ロードホール
ド型フリップフロップ１６０のＬ／Ｈ信号入力端子にＨ
が入力されている期間中に、クロックＩＣＬＫのパルス
の数をカウントするカウンタである。フルアダー回路１
５９は、４ビットの全加算を行い、入力信号Ａと入力信
号Ｂとキャリーイン信号ＣＩの和が出力される回路であ
る。ＣＯは、加算したときに、４ビットではおさまらず
５ビット目にに桁上がりする場合に“Ｈ”が出力される
キャリーアウト信号（５ビット目の信号）である。この
アドレスカウンタ４８の動作の場合、キャリーアウト信
号ＣＯは不要で、キャリーイン信号ＣＩに“Ｈ”を入れ
て入力信号Ｂを“０”にしておくことで、Ａ＋１の演算
を実現している。
【００５８】図９はロードホールド型フリップフロップ
の構成を示すブロック図である。このロードホールド型
フリップフロップは、クロック（ＣＬＫ）をクロック入
力とするＤ型フリップフロップ１７１と、ロードホール
ド信号（Ｌ／Ｈ）を切換制御入力とするセレクタ１７２
から構成されており、ロードホールド信号（Ｌ／Ｈ信
号）によってデータ入力信号（Ｄ信号）かＤ型フリップ
フロップ１７２の出力信号（Ｑ信号）かを選択し、Ｄ型
フリップフロップ１７２のＤ入力信号として使う。この
ロードホールド型フリップフロップは、クロック（ＣＬ
Ｋ）に同期してロードホールド信号（Ｌ／Ｈ）が“Ｈ”
時のＤ信号を、ロードホールド信号（Ｌ／Ｈ）が“Ｌ”
の期間保持するという機能を有するものである。
の構成を示すブロック図である。このロードホールド型
フリップフロップは、クロック（ＣＬＫ）をクロック入
力とするＤ型フリップフロップ１７１と、ロードホール
ド信号（Ｌ／Ｈ）を切換制御入力とするセレクタ１７２
から構成されており、ロードホールド信号（Ｌ／Ｈ信
号）によってデータ入力信号（Ｄ信号）かＤ型フリップ
フロップ１７２の出力信号（Ｑ信号）かを選択し、Ｄ型
フリップフロップ１７２のＤ入力信号として使う。この
ロードホールド型フリップフロップは、クロック（ＣＬ
Ｋ）に同期してロードホールド信号（Ｌ／Ｈ）が“Ｈ”
時のＤ信号を、ロードホールド信号（Ｌ／Ｈ）が“Ｌ”
の期間保持するという機能を有するものである。
【００５９】図１０に書き込み制御回路４５のタイミン
グチャートを示す。この例は、読み出しサイクルが４サ
イクルのＤＲＡＭの自己検査において連続してフェイル
した場合について示してある。図１０には、内部クロッ
ク（ＩＣＬＫ）と、ロウアドレスと、カラムアドレス
と、ＲＡＳ信号と、ＣＡＳ信号と、ＷＥ信号と、メモリ
部１７の出力データ１３と、データ保持用クロック（Ｄ
ＣＬＫ）と、パス／フェイルフラグ信号と、フェイルイ
ネーブル信号と、Ｗアドレスと、Ｆデータと、ＦＷＥ信
号と、Ｆアドレスとが示されている。上記の出力データ
１３はメモリ自己検査用データ生成用コントロール信号
１５Ａの判定結果が不良と判定して場合に不揮発性メモ
リ４３に書き込まれる。
グチャートを示す。この例は、読み出しサイクルが４サ
イクルのＤＲＡＭの自己検査において連続してフェイル
した場合について示してある。図１０には、内部クロッ
ク（ＩＣＬＫ）と、ロウアドレスと、カラムアドレス
と、ＲＡＳ信号と、ＣＡＳ信号と、ＷＥ信号と、メモリ
部１７の出力データ１３と、データ保持用クロック（Ｄ
ＣＬＫ）と、パス／フェイルフラグ信号と、フェイルイ
ネーブル信号と、Ｗアドレスと、Ｆデータと、ＦＷＥ信
号と、Ｆアドレスとが示されている。上記の出力データ
１３はメモリ自己検査用データ生成用コントロール信号
１５Ａの判定結果が不良と判定して場合に不揮発性メモ
リ４３に書き込まれる。
【００６０】以上のように図７、図８、図９に示した構
成により、自己検査時にフェイルアドレスを、内蔵した
不揮発性メモリ４３に自動的に書き込むことが可能とな
る。なお、上記第２の実施の形態では、ミキサ回路は省
かれていたが、設けられていてもよいのは当然である。 （第３の実施の形態）マイクロコンピュータやロジック
回路部とＤＲＡＭ部を混載したシステムＬＳＩ（半導体
集積回路装置）のバーンイン検査において、本発明の第
１の実施の形態に示した自己検査回路を用いると、従来
技術ではマイクロコンピュータまたはロジック回路部と
ＤＲＡＭ部とで最低２回のバーンイン検査が必要であっ
たものが、マイクロコンピュータまたはロジック回路部
とＤＲＡＭ部とのバーンイン検査を同時に行うことが可
能となり、マイクロコンピュータまたはロジック回路部
とＤＲＡＭ部のバーンイン検査が１回で済む。
成により、自己検査時にフェイルアドレスを、内蔵した
不揮発性メモリ４３に自動的に書き込むことが可能とな
る。なお、上記第２の実施の形態では、ミキサ回路は省
かれていたが、設けられていてもよいのは当然である。 （第３の実施の形態）マイクロコンピュータやロジック
回路部とＤＲＡＭ部を混載したシステムＬＳＩ（半導体
集積回路装置）のバーンイン検査において、本発明の第
１の実施の形態に示した自己検査回路を用いると、従来
技術ではマイクロコンピュータまたはロジック回路部と
ＤＲＡＭ部とで最低２回のバーンイン検査が必要であっ
たものが、マイクロコンピュータまたはロジック回路部
とＤＲＡＭ部とのバーンイン検査を同時に行うことが可
能となり、マイクロコンピュータまたはロジック回路部
とＤＲＡＭ部のバーンイン検査が１回で済む。
【００６１】この実施の形態のシステムＬＳＩの概略図
を図１１に示す。図１１は、バーンイン検査時のＬＳＩ
内部の入力信号および出力信号の流れを簡略化して示し
てある。図１１によると、外部クロック（ＥＸＣＫ）１
６は、ロジック回路部１７１とＤＲＡＭ部１７２の両方
へ供給され、それ以外の入力ピンはロジック回路部１７
１のバーンイン検査用の入力として使われる。このと
き、ロジック回路部１７１からＤＲＡＭ部１７２内に用
意された自己検査回路（図１に示したものと同様のも
の）を動作させるための自己検査イネーブル信号（ＢＳ
ＴＥ信号）４９をＤＲＡＭ部１７２へ供給する。ＤＲＡ
Ｍ部１７２は自己検査イネーブル信号４９を受け外部ク
ロック１６より自己検査用パターンを生成し、検査結果
を出力データ２７として出力する。この出力データ２７
を出力ピンから取り出せば良い。なお、ＤＲＡＭ部１７
２は、自己検査イネーブル信号４９に応答して、図１に
示したものと同様のメモリ自己検査用アドレス発生器と
データジェネレータとメモリ制御信号発生器と判定回路
とを活性化させるような構成となっている。
を図１１に示す。図１１は、バーンイン検査時のＬＳＩ
内部の入力信号および出力信号の流れを簡略化して示し
てある。図１１によると、外部クロック（ＥＸＣＫ）１
６は、ロジック回路部１７１とＤＲＡＭ部１７２の両方
へ供給され、それ以外の入力ピンはロジック回路部１７
１のバーンイン検査用の入力として使われる。このと
き、ロジック回路部１７１からＤＲＡＭ部１７２内に用
意された自己検査回路（図１に示したものと同様のも
の）を動作させるための自己検査イネーブル信号（ＢＳ
ＴＥ信号）４９をＤＲＡＭ部１７２へ供給する。ＤＲＡ
Ｍ部１７２は自己検査イネーブル信号４９を受け外部ク
ロック１６より自己検査用パターンを生成し、検査結果
を出力データ２７として出力する。この出力データ２７
を出力ピンから取り出せば良い。なお、ＤＲＡＭ部１７
２は、自己検査イネーブル信号４９に応答して、図１に
示したものと同様のメモリ自己検査用アドレス発生器と
データジェネレータとメモリ制御信号発生器と判定回路
とを活性化させるような構成となっている。
【００６２】このように、ロジック回路部１７１から自
己検査イネーブル信号４９を出力させるようにするとと
もに、出力データ２７の出力用のピンを１ピン追加する
だけで、ロジック回路部１７１とＤＲＡＭ部１７２のバ
ーンイン検査を同時に実行することが可能となる。な
お、上記の説明では、ロジック回路部１７１が組み込ま
れている場合について説明したが、マイクロコンピュー
タが組み込まれている場合についても同様である。
己検査イネーブル信号４９を出力させるようにするとと
もに、出力データ２７の出力用のピンを１ピン追加する
だけで、ロジック回路部１７１とＤＲＡＭ部１７２のバ
ーンイン検査を同時に実行することが可能となる。な
お、上記の説明では、ロジック回路部１７１が組み込ま
れている場合について説明したが、マイクロコンピュー
タが組み込まれている場合についても同様である。
【００６３】ここで、上記のシステムＬＳＩの製造方法
のフローを図１２に示す。図１２において、１８１は拡
散処理等を行う拡散工程、１８２はＰ検工程、１８３は
ボンディング等を行う組立工程、１８４はロジック回路
部１７１およびＤＲＡＭ部１７２のバーンイン検査を行
うバーンイン工程、１８５はＦ検工程、１８６は出荷検
査工程、１８７は出荷工程である。図１２によると、組
立後のバーンイン検査の回数が図１５の場合に比べて半
減、つまり２回から１回に減少し、製造工程の簡略化と
検査の簡略化および短縮化を実現できる。
のフローを図１２に示す。図１２において、１８１は拡
散処理等を行う拡散工程、１８２はＰ検工程、１８３は
ボンディング等を行う組立工程、１８４はロジック回路
部１７１およびＤＲＡＭ部１７２のバーンイン検査を行
うバーンイン工程、１８５はＦ検工程、１８６は出荷検
査工程、１８７は出荷工程である。図１２によると、組
立後のバーンイン検査の回数が図１５の場合に比べて半
減、つまり２回から１回に減少し、製造工程の簡略化と
検査の簡略化および短縮化を実現できる。
【００６４】
【発明の効果】本発明によれば、メモリ自己検査を行う
回路の規模およびチップサイズの削減が可能となり、高
速動作での検査を容易にする。さらにメモリ自己検査を
行う回路の出力部の故障に起因するメモリ検査の誤認識
をなくすとともに小規模回路で不良アドレスの選定を容
易にすることができる。
回路の規模およびチップサイズの削減が可能となり、高
速動作での検査を容易にする。さらにメモリ自己検査を
行う回路の出力部の故障に起因するメモリ検査の誤認識
をなくすとともに小規模回路で不良アドレスの選定を容
易にすることができる。
【００６５】また、検査時の動作周波数を変えることが
でき、バーンイン検査等通常動作に比べて逸脱した動作
条件でも低周波数で動作させることを可能とする。これ
により、バーンイン検査での動作保証を確実にすること
でバーンイン検査の信頼性向上を図ることができる。ま
た、ロジック回路部またはやマイクロコンピュータとＤ
ＲＡＭ部とを混載したシステムＬＳＩにおいてはバーン
イン検査回数が１回でよくなり、システムＬＳＩの製造
において、バーンイン検査の短縮化と検査の簡略化およ
び製造工程の簡略化が可能となる。
でき、バーンイン検査等通常動作に比べて逸脱した動作
条件でも低周波数で動作させることを可能とする。これ
により、バーンイン検査での動作保証を確実にすること
でバーンイン検査の信頼性向上を図ることができる。ま
た、ロジック回路部またはやマイクロコンピュータとＤ
ＲＡＭ部とを混載したシステムＬＳＩにおいてはバーン
イン検査回数が１回でよくなり、システムＬＳＩの製造
において、バーンイン検査の短縮化と検査の簡略化およ
び製造工程の簡略化が可能となる。
【図１】本発明の第１の実施の形態におけるメモリ自己
検査回路を有する半導体集積回路装置の構成を示すブロ
ック図である。
検査回路を有する半導体集積回路装置の構成を示すブロ
ック図である。
【図２】本発明の第１の実施の形態の半導体集積回路装
置におけるミキサ回路の構成を示すブロック図である。
置におけるミキサ回路の構成を示すブロック図である。
【図３】本発明の第１の実施の形態の半導体集積回路装
置におけるアドレス発生回路の構成を示すブロック図で
ある。
置におけるアドレス発生回路の構成を示すブロック図で
ある。
【図４】本発明の第１の実施の形態の半導体集積回路装
置におけるデータジェネレータの構成を示すブロック図
である。
置におけるデータジェネレータの構成を示すブロック図
である。
【図５】本発明の第１の実施の形態の半導体集積回路装
置における判定回路の構成を示すブロック図である。
置における判定回路の構成を示すブロック図である。
【図６】本発明の第１の実施の形態の半導体集積回路装
置のタイミングチャートである。
置のタイミングチャートである。
【図７】本発明の第２の実施の形態におけるメモリ自己
検査回路を有する半導体集積回路装置の構成を示すブロ
ック図である。
検査回路を有する半導体集積回路装置の構成を示すブロ
ック図である。
【図８】本発明の第２の実施の形態の半導体集積回路装
置における書き込み制御回路の構成を示すブロック図で
ある。
置における書き込み制御回路の構成を示すブロック図で
ある。
【図９】本発明の第２の実施の形態の半導体集積回路装
置におけるロードホールド型Ｄフリップフロップの構成
を示すブロック図である。
置におけるロードホールド型Ｄフリップフロップの構成
を示すブロック図である。
【図１０】本発明の第２の実施の形態における半導体集
積回路装置のタイミングチャート
積回路装置のタイミングチャート
【図１１】本発明の第３の実施の形態におけるシステム
ＬＳＩの構成を示す概略図である。
ＬＳＩの構成を示す概略図である。
【図１２】本発明の第３の実施の形態におけるシステム
ＬＳＩの製造工程を示すフローチャートである。
ＬＳＩの製造工程を示すフローチャートである。
【図１３】従来のメモリ自己検査回路を有する半導体集
積回路装置の構成を示すブロック図である。
積回路装置の構成を示すブロック図である。
【図１４】従来のシステムＬＳＩの構成を示す概略図で
ある。
ある。
【図１５】従来のシステムＬＳＩの製造工程を示すフロ
ーチャートである。
ーチャートである。
１ データジェネレータ ２ メモリ部 ３ 検査データ ４ 期待値データ ５ データ比較回路 ６ アドレス発生器 ７ アドレス信号 ８ アドレス位相情報 ９ 位相制御回路 １０ データ位相情報 １１ メモリ制御信号 １２ モード制御回路 １３ メモリ実出力データ １４ モード切り換え信号 １５ アドレス発生器 １６ 外部クロック １７ メモリ部 １８ アドレス １９ 内部クロック（ＩＣＬＫ） ２０ メモリ制御信号発生器 ２１ データジェネレータ ２２ 判定回路 ２３ パス／フェイルフラグ信号 ２４ ミキサ回路 ２５ 入力データ ２６ データ保持用クロック ２７ 出力データ（ＭＯＵＴ） ２８ ４ビットカウンタ ２９ 位相信号 ３０ ９ビットカウンタ ３１ ４ビットカウンタのキャリーアウト ３２ パターンコントロール信号 ３３ ７ビットカウンタ ３４ ９ビットカウンタのキャリーアウト ３５ ２分の１分周器 ３６ ７ビットカウンタのキャリーアウト ３７ 裏パターンコントロール信号 ３８ 論理和回路 ３９ セレクト信号 ４０ 論理和回路 ４１ セレクタ ４２ Ｄフリップフロップ ４３ 不揮発性メモリ ４４ メモリ制御信号 ４５ 書き込み制御回路 ４６ 論理積回路 ４７ ロードホールド型フリップフロップ ４８ アドレスカウンタ ４９ 自己検査イネーブル信号
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０１Ｒ 31/28 Ｇ０６Ｆ 12/16 ３３０Ａ Ｇ０６Ｆ 12/16 ３３０ Ｇ０１Ｒ 31/28 Ｖ Ｇ１１Ｃ 11/413 Ｂ 11/407 Ｇ１１Ｃ 11/34 ３４１Ｄ 11/401 ３６２Ｓ ３７１Ａ
Claims (10)
- 【請求項１】 メモリ部と、 外部クロックを入力として前記メモリ部を検査するため
のメモリ自己検査用アドレスを発生して前記メモリ部へ
与えるとともに、メモリ自己検査用データ生成用コント
ロール信号とメモリ制御信号生成用位相信号とを発生す
るメモリ自己検査用アドレス発生器と、 前記メモリ自己検査用アドレス発生器から出力される前
記メモリ自己検査用データ生成用コントロール信号に対
応した所定のデータパターンで前記メモリ部に書き込む
べきメモリ自己検査用データを生成するデータジェネレ
ータと、 前記メモリ自己検査用アドレス発生器から出力される前
記メモリ制御信号生成用位相信号を受けて前記メモリ部
の前記メモリ自己検査用アドレスへの前記メモリ自己検
査用データの書き込み動作および前記メモリ部の前記メ
モリ自己検査用アドレスからのデータの読み出し動作を
制御するためのメモリ制御信号を発生させるメモリ制御
信号発生器と、 前記メモリ部の前記メモリ自己検査用アドレスから読み
出されたメモリ実出力データが、前記メモリ自己検査用
データ生成用コントロール信号に対応した前記所定のデ
ータパターンとなっているかどうかによって前記メモリ
実出力データのパス／フェイルを判定し、その判定結果
としてパス／フェイルフラグ信号を出力する判定回路と
を備えた半導体集積回路装置。 - 【請求項２】 メモリ自己検査用アドレス発生器から出
力されるメモリ自己検査用データ生成用コントロール信
号を用いて判定回路の出力を周期的に反転させるミキサ
回路をさらに備えた請求項１記載の半導体集積回路装
置。 - 【請求項３】 不揮発性メモリを内蔵し、メモリ部の自
己検査結果を前記不揮発性メモリに記憶させたことを特
徴とする請求項１または請求項２記載の半導体集積回路
装置。 - 【請求項４】 通常時に外部クロックに同期して動作さ
せるメモリ部を、メモリ検査時に前記外部クロックを分
周した分周クロックに同期させて動作させるようにした
ことを特徴とする請求項１または請求項２記載の半導体
集積回路装置。 - 【請求項５】 判定回路は、メモリ実出力データが所定
のデータパターンであるときに一方の論理状態をとると
ともに前記メモリ実出力データが前記所定のデータパタ
ーン以外のデータパターンであるときに他方の論理状態
をとるように回路構成した論理回路を有している請求項
１記載の半導体集積回路装置。 - 【請求項６】 判定回路は、メモリ実出力データが第１
の所定のデータパターンであるときに一方の論理状態を
とるとともに前記メモリ実出力データが前記第１の所定
のデータパターン以外のデータパターンであるときに他
方の論理状態をとるように回路構成した第１の論理回路
と、前記メモリ実出力データが前記第１の所定のデータ
パターンを反転した第２の所定のデータパターンである
ときに一方の論理状態をとるとともに前記メモリ実出力
データが前記第２の所定のデータパターン以外のデータ
パターンであるときに他方の論理状態をとるように回路
構成した第２の論理回路と、メモリ自己検査用データ生
成用コントロール信号に応じて前記第１および第２の論
理回路の何れか一方の出力を選択して出力するセレクタ
とで構成している請求項１記載の半導体集積回路装置。 - 【請求項７】 メモリ回路部と、通常時に前記メモリ回
路部との間でデータの読み出しおよび書き込みを行うと
ともに、検査時に前記メモリ回路部に対して自己検査イ
ネーブル信号を与えるマイクロコンピュータまたはロジ
ック回路部とを備え、 前記メモリ回路部がメモリ部と、 外部クロックを入力として前記メモリ部を検査するため
のメモリ自己検査用アドレスを発生して前記メモリ部へ
与えるとともに、メモリ自己検査用データ生成用コント
ロール信号とメモリ制御信号生成用位相信号とを発生す
るメモリ自己検査用アドレス発生器と、 前記メモリ自己検査用アドレス発生器から出力される前
記メモリ自己検査用データ生成用コントロール信号に対
応した所定のデータパターンで前記メモリ部に書き込む
べきメモリ自己検査用データを生成するデータジェネレ
ータと、 前記メモリ自己検査用アドレス発生器から出力される前
記メモリ制御信号生成用位相信号を受けて前記メモリ部
の前記メモリ自己検査用アドレスへの前記メモリ自己検
査用データの書き込み動作および前記メモリ部の前記メ
モリ自己検査用アドレスからのデータの読み出し動作を
制御するためのメモリ制御信号を発生させるメモリ制御
信号発生器と、 前記メモリ部の前記メモリ自己検査用アドレスから読み
出されたメモリ実出力データが、前記メモリ自己検査用
データ生成用コントロール信号に対応した所定のデータ
パターンとなっているかどうかによって前記メモリ実出
力データのパス／フェイルを判定し、その判定結果とし
てパス／フェイルフラグ信号を出力する判定回路とから
なり、 前記自己検査イネーブル信号に応答して前記メモリ自己
検査用アドレス発生器と前記データジェネレータと前記
メモリ制御信号発生器と前記判定回路とを活性化させる
ようにしたことを特徴とする半導体集積回路装置。 - 【請求項８】 判定回路は、メモリ実出力データが所定
のデータパターンであるときに一方の論理状態をとると
ともに前記メモリ実出力データが前記所定のデータパタ
ーン以外のデータパターンであるときに他方の論理状態
をとるように回路構成した論理回路を有している請求項
７記載の半導体集積回路装置。 - 【請求項９】 判定回路は、メモリ実出力データが第１
の所定のデータパターンであるときに一方の論理状態を
とるとともに前記メモリ実出力データが前記第１の所定
のデータパターン以外のデータパターンであるときに他
方の論理状態をとるように回路構成した第１の論理回路
と、前記メモリ実出力データが前記第１の所定のデータ
パターンを反転した第２の所定のデータパターンである
ときに一方の論理状態をとるとともに前記メモリ実出力
データが前記第２の所定のデータパターン以外のデータ
パターンであるときに他方の論理状態をとるように回路
構成した第２の論理回路と、メモリ自己検査用データ生
成用コントロール信号に応じて前記第１および第２の論
理回路の何れか一方の出力を選択して出力するセレクタ
とで構成している請求項７記載の半導体集積回路装置。 - 【請求項１０】 請求項７記載の半導体集積回路装置を
製造する半導体集積回路装置の製造方法であって、マイ
クロコンピュータまたはロジック回路部の検査時に前記
マイクロコンピュータまたはロジック回路部から前記メ
モリ回路部に対して自己検査イネーブル信号を与えるこ
とにより、前記マイクロコンピュータまたはロジック回
路部の検査と前記メモリ回路部の検査とを同時に行うこ
とを特徴とする半導体集積回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06274598A JP3553786B2 (ja) | 1998-03-13 | 1998-03-13 | 半導体集積回路装置およびその製造方法 |
| US09/263,839 US6175529B1 (en) | 1998-03-13 | 1999-03-08 | Semiconductor integrated circuit device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06274598A JP3553786B2 (ja) | 1998-03-13 | 1998-03-13 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11260096A true JPH11260096A (ja) | 1999-09-24 |
| JP3553786B2 JP3553786B2 (ja) | 2004-08-11 |
Family
ID=13209250
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06274598A Expired - Fee Related JP3553786B2 (ja) | 1998-03-13 | 1998-03-13 | 半導体集積回路装置およびその製造方法 |
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|---|---|
| US (1) | US6175529B1 (ja) |
| JP (1) | JP3553786B2 (ja) |
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| DE10129625A1 (de) * | 2001-06-20 | 2003-01-02 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Testen einer Einrichtung zum Speichern von Daten |
| KR100914236B1 (ko) * | 2007-06-28 | 2009-08-26 | 삼성전자주식회사 | 테스트 어드레스 생성회로를 가지는 반도체 메모리 장치 및테스트 방법. |
| US8001434B1 (en) | 2008-04-14 | 2011-08-16 | Netlist, Inc. | Memory board with self-testing capability |
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| US9881694B2 (en) | 2015-07-15 | 2018-01-30 | International Business Machines Corporation | Built-in-self-test (BIST) engine configured to store a per pattern based fail status in a pattern mask register |
| FR3089680B1 (fr) * | 2018-12-10 | 2022-12-23 | Proton World Int Nv | Mémoire à lecture unique |
| FR3089681B1 (fr) | 2018-12-10 | 2021-08-06 | Proton World Int Nv | Mémoire à lecture unique |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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