TW201007761A - Improved programming algorithm to reduce disturb with minimal extra time penalty - Google Patents

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201007761 六、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性記憶趙。 【先前技術】 半導體記憶體已愈來愈普遍地用於各種電子裝置。舉例 而言，非揮發性半導體記憶趙用於蜂巢式電話、數位相 機、個人數位助理、行動計算裝置、非行動計算裝置及其 他裝置。電可擦除可程式化唯讀記憶體(eepr〇m)及快閃 記憶體在最受歡迎之非揮發性半導體記憶體之中。與傳統 全功能型EEPROM相比，對於快閃記憶體（其亦係一種 EEPROM)，可在-個步驟中擦除整個記憶體陣列之内容或 該記憶體之一部分之内容。 傳統EEPROM及快閃記憶體兩者皆利用一定位於一半導 體基板中之一通道區域上面且與該通道區域絕緣之浮動閘 極。該浮動閘極定位於源極區域與汲極區域之間。一控制 閘極提供於該浮動閘極上方且與該浮動閘極絕緣。如此形 成之電晶體之臨限電壓（VTH)由保留於該浮動閘極上之電 荷量控制。亦即，在接通電晶體以准許其源極與汲極之間 的傳導之前必須施加至控制閘極之最小電壓量係由該浮動 閘極上之電荷位準控制。 某些EEPROM及快閃記憶髏裝置具有一用以儲存兩個電 荷範圍之浮動閘極，且因此可在兩個狀態（例如，一已擦 除狀態與一經程式化狀態）之間程式化/擦除該記憶體元 件。有時將此一快閃記憶體裝置稱為一二進制快閃記憶體 141202.doc 201007761 裝置，此乃因每-記憶體元件皆可儲存一個資料位元。 藉由識别多個不同之所允許/有效經程式化臨限電壓範 圍來實施-多狀態(亦稱為多位準)快閃記憶體裝置。每一 不同臨限電壓範圍對應於在記憶體裝置中編碼之資料位元 組之-預定值。舉例而言，當每一記憶體元件可置於對應 於四個不同臨限電壓範圍之四個離散電荷帶中之一者中 時’該元件可儲存兩個資料位元。 ϋ f纟帛式化作業期間施加至控制閘極之—程式化 電壓u作為量值隨時間增加之一連串脈衝而施加。在 -個可能之方法中，該等脈衝之量值隨每—連續脈衝而增 加一肢步長大小（例如，G.2_G.4 v)。可將v_施加至快 閃記憶趙70件之控制閘極。在該等程式化脈衝之間的週期 中，實施驗證作業。亦即，在連續程式化脈衝之間讀取正 被並行程式化之-元件群組中之每一元件之程式化位準， 以確定其係等於還是大於該元件正被程式化至的一驗證位 ， 準。對於多狀態快閃記憶體元件陣列而纟，可針對一元件 之每一狀態執行一驗證步驟以確定該元件是否已達到其與 資料相關聯之驗證位準。舉例而言，能夠將資料儲存於四 個狀態中之-多狀態記憶趙元件可需要針對三個比較點執 行驗證作業。 另外’當程式化一 EEPR〇M或快閃記憶體裝置（例如，一 NAND串中之一 ΝΑΝ—閃記憶體裝置）時，通常將施 加至控制閘極且將位元線接地，從而致使電子自一胞或記 憶體元件（例如，儲存元件）之通道被注入至浮動閘極中。 141202.doc -5· 201007761 當電子在浮動閘極中累積時，該浮動閘極變為帶負電荷且 該記憶體元件之臨限電壓升高以使得該記憶體元件被視為 處於一經程式化狀態中。可在美國專利第6,859,397號及 6,917,542號中找到關於此程式化之更多資訊，該兩個專利 之全文皆以引用方式併入本文中。 然而’繼續成問題之一個問題係程式化干擾。程式化干 擾可在程式化其他NAND串期間發生於受抑制NAND串 處’且有時發生於經程式化NAND串自身處《當一未選非 揮發性儲存元件之臨限電壓因程式化其他非揮發性儲存元 件而移位時發生程式化干擾。程式化干擾可發生於先前經 程式化之儲存元件以及尚未程式化之已擦除儲存元件上。 多遍程式化技術可藉由更加逐步地程式化儲存元件而減少 程式化干擾。然而，增加了程式化時間。 【發明内容】 本發明藉由提供一種在一非揮發性儲存系統中減少程式 化干擾同時亦減少程式化時間之程式化技術來解決以上及 其他問題。 在一個實施例中，一種用於運作非揮發性儲存器之方法 包3.使用減去一偏移之一第一驗證位準對一第一組餘存 元件執行程式化作業以區分較慢與較快程式化儲存元件， 同時鎖定至少―第二組儲存元件使其免遭程式化。該方法 步鎖疋該等較快程式化儲存元件同時使用該第 一驗黯準繼續程式化該等較慢程式化儲存元件且同時繼 鎖疋S/至乂第二組儲存元件。該方法進一步包含：鎖 141202.doc 201007761 定該等較慢程式化儲存元件同時使用該第一驗證位準重新 開始程式化該等較快程式化儲存元件且同時使用至少一第 二驗證位準程式化該至少一第二組儲存元件，該第二驗證 位準係小於減去該偏移之該第一驗證位準。 在另一實施例中，一種用於運作非揮發性儲存器之方法 包含.程式化意欲程式化為與一第一驗證位準相關聯之一 第-資料狀態之儲存元件，同時鎖定意欲程式化為分別與 第二及第三驗證位準相關聯之至少第二及第三資料狀態之 其他儲存元件使其免遭程式化，該第二及第三驗證位準皆 低於該第-驗證位準。該方法進一步包含：在該程式化期 間’區分儲存元件中意欲程式化為該第一資料狀態之較慢 及較快程式化儲存元件，且鎖定料較㈣式化儲存元件 同時繼續程式化該等較慢程式化儲存元件。該方法進一步 包含：隨後將該至少一第二組储存元件程式化為該至少第 二及第三資料狀態’同時將該等較快程式化儲存元件重新 開始程式化為該第-資料狀態，且施加用於該繼續程式化 該等較慢程式化儲存元件之—程式化條件該程式化條件 不同於用於該重新開始程式化該等較快程式化儲存元件之 一程式化條件。 在另-實施财…種詩運作非揮發性儲存器之方法 包^相式化意欲程式化為與一第—驗證位準相關聯之 2一資料狀態之儲存元件’同時鎖定意欲程式化為分別 驗證位準相關聯之至少第二及第三資料狀態 存7°件使其免遭程式化，該第二及第三驗證位準 I41202.doc 201007761 皆低於該第—驗證位準。該方法進一步包含：b)隨後程式 化該至夕第—組儲存元件’其中步驟a)使用不同於步驟 b)之一程式化條件之一程式化條件。 在另一實施例中，一種非揮發性儲存系統包含：一第一 組儲存7L件及與該第一組储存元件通信之至少一個控制電 k至v個控制電路：（a)使用減去一偏移之—第一驗 證位準對該第—組儲存元件執行程式化作業以區分較慢* ' 較快程式化儲存元件，同時鎖定至少一第二組倚存元件使 - 其免遭程式化’（b)鎖定該等較快程式化儲存元件同時使肖瘳 該第一驗證位準繼續程式化該等較慢程式化儲存元件且同 時繼續鎖疋該至少一第二組儲存元件，且⑷鎖定該等較慢 程式化儲存元件同時使㈣帛一驗證位準㈣開始程式化 該等較快程式化儲存元件且同時使用至少一第二驗證位準 程式化該至少一第二組儲存元件，該第二驗證位準係小於 減去該偏移之該第一驗證位準。 可提供用於執行本文中所提供方法之對應方法、系統及 電腦或處理器可讀儲存裝置。 ❹ 【實施方式】 本發明提供一種在一非揮發性储存系統中減少程式化干 擾同時亦減少程式化時間之程式化技術。 ' 適於實施本發明之一記憶體系統之一個實例使用NAND ^ 快閃記憶體結構’該NAND快閃記憶體結構包含在兩個選 擇閘極之間串聯地配置多個電晶體。該等串聯電晶體及該 等選擇閘極稱為一 NAND串。圖1係顯示一個NAND串之一 141202.doc -8 · 201007761 俯視圖。圖2係該NAND串之一等效電路。圖1及2中所繪示 之NAND串包含串聯且夾在一第一選擇閘極120與一第二選 擇閘極122之間的四個電晶體100、102、104及106。選擇 閘極120選通至位元線126之NAND串連接。選擇閘極122選 通至源極線128之NAND串連接。藉由將適當電壓施加至控 制閘極120CG來控制選擇閘極120。藉由將適當電壓施加 至控制閘極122CG來控制選擇閘極122。電晶體100、 102、104及106中之每一者皆具有一控制閘極及一浮動閘 極。電晶體100具有控制閘極100CG及浮動閘極100FG。電 晶體102包含控制閘極102CG及浮動閘極102FG。電晶體 104包含控制閘極104CG及浮動閘極104FG。電晶體106包 含一控制閘極106CG及浮動閘極106FG。控制閘極100CG 連接至（或係）字線WL3，控制閘極102CG連接至字線 WL2，控制閘極104CG連接至字線WL1，且控制閘極 106CG連接至字線WL0。在一個實施例中，電晶體100、 102、104及106各自皆係儲存元件，其亦稱為記憶體胞。 在其他實施例中，該等儲存元件可包含多個電晶體或可不 同於圖1及2中所繪示之電晶體。選擇閘極120連接至選擇 線SGD。選擇閘極122連接至選擇線SGS。 圖3係繪示三個NAND串之一電路圖。使用一 NAND結構 之一快閃記憶體系統之一典型架構將包含數個NAND串。 舉例而言，三個NAND串320、340及3 60顯示於具有更多 NAND串之一記憶體陣列中。該等NAND串中之每一者皆 包含兩個選擇閘極及四個儲存元件。雖然出於簡明之目的 141202.doc 201007761 圖解闡釋了四個儲存元件，但現代NAND串可具有多達（舉 例而言）三十二個或六十四個儲存元件。 舉例而言，NAND串320包含選擇閘極322及327以及儲存 元件323-326，NAND串3 40包含選擇閘極342及347以及儲 存元件343-346，NAND串360包含選擇閘極362及367以及 儲存元件363-366。每一NAND串藉由其選擇閘極（例如， 選擇閘極327、347或367)連接至源極線。一選擇線SGS係 用以控制源極侧選擇閘極。各個NAND串320、340及360藉 由選擇閘極322、342、362等中之選擇電晶體連接至相應 _ 位元線321、341及361。此等選擇電晶體係由一汲極選擇 線SGD控制。在其他實施例中，該等選擇線在該等NAND 串中未必需要係共用的；亦即，可為不同NAND串提供不 同選擇線。字線WL3連接至儲存元件323、343及363之控 制閘極。字線WL2連接至儲存元件324、344及364之控制 閘極。字線WL1連接至儲存元件325、345及365之控制閘 極。字線WL0連接至儲存元件326、346及366之控制閘 極。如可看出，每一位元線及相應NAND串皆包括儲存元 ~ 件陣列或儲存元件組之行。該等字線（WL3、WL2、WL1及 WL0)包括陣列或組之列。每一字線連接列中每一儲存元 件之控制閘極。或者，可由該等字線自身提供該等控制閘 極。舉例而言，字線WL2提供儲存元件324、344及364之 控制閘極。實務上，在一字線上可存在數千個儲存元件。 每一儲存元件皆可儲存資料。舉例而言，當儲存一個數 位資料位元時，將儲存元件之可能臨限電壓（VTH)之範圍 141202.doc -10· 201007761

劃分成被指派邏輯資料Γ1」及「G」u個範圍。在一 NANDi㈣憶體之—個實例巾，在擦除儲存元件之後 VTH為負且被定義為邏輯Γ1」。、在一程式化作業之後為 正且被定義為邏輯「0」。#Vth為負且f試—讀，該 儲存元件將接通以指示正儲存邏輯HVTH為正且; ，一讀取作業時’該儲存S件將不接通，此指示儲存邏輯 0」。一儲存凡件亦可儲存多個資訊位準，舉例而言，多 個數位資料位元。在此情況下，將VTH值之範圍劃分成資 料位準之數目。舉例而言，若儲存四個資訊位準則將存 在被指派給資料值「11」、「10」、「01」及 〇〇」之四個 VTH範圍。在一NAND型記憶體之一個實例中，Vm在一擦 7作業之後為負且被定義為「u」。正VTH值係用於 10」、01」及「00」之狀態。程式化至儲存元件中之資 料與該元件之臨限電壓範圍之間的具體關係取決於針對該 等儲存元件採用之資料編碼方案。舉例而言，美國專利第 6,222,762號及7,237,074號闡述用於多狀態快閃儲存元件之 各種資料編碼方案，該兩個美國專利之全文皆以引用方式 併入本文中。 NAND型快閃記憶體及其作業之相關實例提供於美國專 利第 5,386,422 號、5,570,315號、5,774,397 號、6,046,935 號、6,456,528號及6,522,580號中，該等美國專利中之每一 者皆以引用方式併入本文中。 當程式化一快閃儲存元件時，將一程式化電壓施加至該 儲存元件之控制閘極，且將與該儲存元件相關聯之位元線 141202.doc -11 - 201007761 接地。將來自通道之電子注入至浮動閘極中。當電子在該 浮動閘極中累積時，該浮動閘極變為帶負電荷且該儲存元 件之vTH升高。為將程式化電壓施加至正被程式化之儲存 元件之控制閘極，將彼程式化電壓施加在適當字線上。如 以上所論述，該等NAND串中之每一者中之一個儲存元件 共享同一字線。舉例而言，當程式化圖3之儲存元件324 時，亦會將該程式化電壓施加至儲存元件344及364之控制 閘極。 然而，程式化干擾可在程式化其他NAND串期間發生於 _ 受抑制NAND串處，且有時發生於經程式化NAND串自身 處。當一未選非揮發性儲存元件之臨限電壓因程式化其他 非揮發性儲存元件而移位時發生程式化干擾。程式化干擾 可發生於先前經程式化之儲存元件以及尚未程式化之已擦 除儲存元件上。各種程式化干擾機制可限制用於非揮發性 儲存裝置（例如，NAND快閃記憶體）之可用運作窗口。 舉例而言，若NAND串320受到抑制（例如，其係不含有 當前正被程式化之一儲存元件之一未選NAND串）且NAND 串340正被程式化（例如，其係含有當前正被程式化之一儲 存元件之一選定NAND _)，則程式化干擾可發生於NAND ^ 串320處。舉例而言，若一通過電壓VPASS為低，則受抑制 NAND串之通道未經良好地升壓，且可無意地程式化未選 NAND串之一選定字線。在另一可能之情形下，經升壓電 壓可因閘極誘發之汲極洩漏（GIDL)或其他洩漏機制而降 低，從而導致相同問題。其他效應（例如，一電荷儲存元 141202.doc -12· 201007761 件之vTH之移位，該等移位係由與稍後程式化之其他相鄰 儲存元件之電容性耦合所致）亦可促成程式化干擾。 圖4繪示形成於一基板上之一 NAND串之一剖視圖。該視 圖被簡化且未按比例繪示。NAND串400包含形成於一基板 490上之一源極側選擇閘極406、一汲極側選擇閘極424及 八個儲存元件 408、410、412、414、416、418、420 及 422。若干源極/汲極區域（該等區域之一個實例係源極/汲 極區域430)提供於每一儲存元件及選擇閘極406及424之任 一側上。在一種方法中，基板490採用一三重井技術，其 包含位於一 η井區域494内之一 p井區域492，該η井區域又 位於一 ρ型基板區域496内。NAND串及其非揮發性儲存元 件可至少部分地形成於該p井區域上。除具有一 VBL電位之 一位元線426以外，提供具有一 V SOURCE 電位之一源極供應 線404。亦可經由一端子402將電壓（例如，本體偏壓電壓） 施加至ρ井區域492及/或經由一端子403施加至η井區域 494 ° 在一程式化作業期間，在一選定字線（在此實例中，該 選定字線係與儲存元件414相關聯之WL3)上提供一控制閘 極電壓VPGM。此外，應記住可提供一儲存元件之控制閘極 作為該字線之一部分。舉例而言，WL0、WL1、WL2、 WL3、WL4、WL5、WL6及WL7可分別經由儲存元件408、 410、412、414、416、418、420 及 422 之控制閘極延伸。 在一個可能之升壓方案中，將一通過電壓VPASS施加至與 NAND串400相關聯之剩餘字線。某些升壓方案將不同通過 141202.doc -13- 201007761 電壓施加至不同字線。分別將VSGS及VSGD施加至選擇閘極 406及424 ° 圖5a-e繪示在其中於較低狀態之前程式化一最高狀態之 夕遍程式化技術中儲存元件之臨限電壓。相反之程式化 序列可減小干擾及相鄰胞干涉效應之影響。此一程式化技 術之一個實例係「c優先」，其中C狀態表示一四個資料狀 態之多位準實施方案中之最高狀態。可將該技術擴展為八 個、十六個或其他數目之狀態。此等技術涉及在將較低狀 態胞程式化為其既定狀態之前將所有最高狀態胞程式化為 其既定狀態。通常，執行兩遍或更多遍，其中在每一遍程 式化中重複一程式化脈衝序列。舉例而言，可在每一遍中 施加一逐步增加之程式化脈衝序列。 圖5a繪示一組儲存元件在一擦除作業之後的一臨限電壓 分佈。X軸繪示四個不同狀態之臨限電壓（Vth):已擦除狀 態（E)、狀態A、狀態B及狀態C。y轴指示在每一狀態中胞 或儲存元件之數目。亦針對每一狀態指示一電壓驗證位 準，亦即，分別針對狀態A、B及C之Vv-A、Vv.B及Vv_c。 該等圖式未必按比例繪製，但已擦除狀態分佈之較高量值 意欲指示所有該等胞皆處於彼狀態中。使用虛線顯示狀態 A、B及C以繪示當前無胞處於彼等狀態中。圖5&指示E、 A、B及C胞皆處於已擦除狀態中。術語「A胞（A cell)」、 「B胞（B cell)」或「C胞（C cell)」或類似者意指意欲分別 程式化為狀態A、B或C作為其在程式化完成時之最終狀態 之一胞。 141202.doc -14- 201007761 一第一遍程式化之一第一部分繪示於圖5b-d中。在圖5b 中，將B胞及C胞自已擦除狀態程式化為稱為「狀態LM」 (例如，下中）之一中間狀態或暫時狀態。概言之，LM狀態 及其他狀態之臨限電壓分佈因程式化準確度之過沖及其他 限制將具有一擴展。E胞及A胞保持處於已擦除狀態中。 在此遍程式化中，施加（例如）以一初始脈衝位準開始且逐 步地繼續進行至一最終脈衝位準之一程式化脈衝序列。舉 例而言’參照圖7 a，其緣示在一第一遍程式化中之程式化 及驗證電壓。X轴表示時間且y轴表示電壓。該等程式化脈 衝逐步地增加且在量值上比驗證脈衝高。在第一遍程式化 之第一部分中’對照Vv_LM驗證該等胞。（在此符號中，大 寫字母V表示電壓，且下標V_lm表示「驗證」及「lm狀 態」。）當將經程式化胞之VTH驗證為已達到乂^…時，鎖定 該等胞使其免遭進一步程式化。在圖7&之實例中，所有B 胞及c胞在第十一個程式化脈衝之後皆已達到LM狀態。 此時’開始第一遍程式化之一第二部分。如圖5c中所繪 不，僅程式化c胞，例如，最高狀態胞。將c胞自lM狀態 程式化且對照Vv.c驗證該等胞。LM狀態上減少之幅值意欲 指示較少胞係處於LM狀態中。亦即，在c胞被程式化為較 高狀態時B胞仍保持處於LM狀態中。例如，因某些胞之不 同特性、其在一記憶體裝置中之相對位置及其他因子，該 等胞將相對較快地程式化而其他胞則相對較慢地程式化。 因此，在程式化期間，最初c胞將擴展於一相對寬臨限電 愿分佈5H)中。隨著第—遍程式化之第二部分之程式化繼 141202.doc -15- 201007761 續，C胞將被程式化為如圖5d中所繪示之C狀態分佈520。 在一第二遍程式化中，如圖5e及圖7b中所繪示，例如經 由一選定字線再次將該連串程式化脈衝施加至欲程式化之 胞。將A胞自已擦除狀態程式化為a狀態，同時將b胞自 LM狀態程式化為B狀態。在一種方法中，在前六個程式化 脈衝中之每一者之後僅對A胞執行一驗證，且在接下來七 個程式化脈衝中之每一者之後對A胞及b胞執行一驗證， 且在剩餘之程式化脈衝中之每一者之後僅對B胞執行一驗 證。在此實例中，程式化脈衝之總數目為二十二個。在程 參 式化完成之後’達成圖6f之臨限電壓分佈。 以上方法涉及在單獨遍中重複圖7&及几所繪示之整個程 式化脈衝序列，與（例如）以下結合圖16所論述之一遍程式 化技術相比此耗費額外時間。另一方面，減少了程式化 干擾及相鄰胞干涉效應之影響。將期望維持此等益處同時 減少程式化時間。 種方法涉及跳過諸多所重複之程式化脈衝且因此減少 程式化時間同時保持一多遍程式化技術之主要益處，如現 Q 在進一步詳細地解釋。 圖6a-g繪示在其中於較低狀態之前程式化一最高狀態之 、里修改多遍程式化技術中之儲存元件之臨限電壓。此提 議如下修改以上所論述之C優先序列。在-第-遍程式化* 中’在已將該等胞程式化為LM狀態之後，施加一初始脈. 衝（或脈衝序列）以朝向最終狀態向上程式化c胞。使用一 V CLL驗也位準識別具有一高之快胞且暫時將其鎖定。 14I202.doc -16 - 201007761 將下一程式化脈衝（vPGM)遞增適於程式化尚未被鎖定之慢 c胞之一大量。藉由將vPGM遞增一大量，可跳過若干脈衝 且節省時間。然後’慢C胞之程式化繼續直至施加最高 VpGM。在一第二遍程式化中，使暫時被鎖定之快C胞返回 至選定群。使vPGM返回至初始值且透過最後一個程式化脈 • 衝使其再次斜升，從而將A胞、B胞及快C胞一起程式化。 . 快C胞能夠在此序列内快速程式化且因此不需要額外時 Φ 間。在一特定實施方案中，使用C優先（或最後一個狀態優 先）程式化。該技術可適於使用少於或多於四個程式化狀 態之方案。此外，可針對一個或多個高狀態做出快_慢區 別。 圖6a繪示開始之臨限電壓分佈，其中所有胞皆處於已擦 除狀態中。亦參照圖7c，其繪示對應於圖6a_d之一程式化 技術中之程式化及驗證電壓。在一第一遍程式化之一第一 階段中，使用為乂心1^之一驗證位準將所有B胞及C胞自已 • 冑除狀態程式化為LM狀態，從而導致圖6b之臨限電壓分 佈。在此階段中，在一個可能之方法中，施加以一最小位 準開始之程式化電壓且使每一脈衝遞增一步長大小△%。 . I:個可能之實施方案中，在此階段中施加十一個程式化 '應理解，可調整所提供之數值實例以最佳化具體應 概。之，可針對一具體應用最佳化在程式化及驗證期 用之所有電壓位準及其他參數。此包含初始及最終 程式化脈衝位準、各種步長大小及遞增量、每-階段中程 式化脈衝之數目及驗證位準。 141202.doc •17· 201007761 在該第一遍程式化之一第二階段中，執行一臨限電壓偵 測以將快c胞與慢c胞分離。因此，識別該等快記憶體胞 及慢5己憶想胞或將其分組。如圖6C中所指示，將c胞自 狀態程式化至在值乂⑴與乂。2之間的一臨限電壓範圍。如圖 7c中所繪示，階段2中之初始程式化脈衝係升高Δν2，且階 段2中之每一連績程式化脈衝係遞增Δν3。舉例而言， 及AV3可係大於AVl，以使得對於（^胞而言程式化相對較快 地繼續進行。同樣在該第二階段期間，對照一新驗證位準 Vv-CLL驗證C胞以便可確定快程式化c胞及慢程式化c胞。 (應注意，與vv_CLL相反，以下結合圖6g所論述之Vvcl表示 狀態c之一粗略模式驗證位準）。Vv cll等於vvc減去一偏 移△，且可針對一具體應用將其最佳化。在一實例性實施 方案中’在階段2中使用三個程式化脈衝；然而，端視記 憶體裝置之一表徵可使用一個或多個程式化脈衝。所使用 之程式化脈衝之數目應足以將C胞程式化為允許在慢程式 化胞與快程式化胞之間進行區分之一臨限電壓分佈。 另一選擇係’依據（例如）一字線或區塊中一組C胞（對於 該等胞而言Vth>Vv-cll)中之C胞或C胞之部分之數目基於 「每一情況」自適應地確定終止階段3之決定。舉例而 言，一旦第一 C胞達到VTH>VV-CLL ’即可完成階段2。亦可 在一預定數目或部分之胞達到VTH>Vv_CLL2後在某一固定 數目之額外程式化脈衝之後完成階段2。 在完成階段2之後，慢C胞之臨限電壓將係在vCi與vv. 之間的一範圍610中，且快C胞之臨限電壓將係在vvcll與 141202.doc -18 · 201007761

Vc2之間的一範圍620中。應注意，此實例指示慢c胞及快c 胞之分佈分別係約50%及50%。然而，快C胞與慢C胞之數 目不必相等。此外’關於臨限電壓分佈之範圍，該實例指 示VC1處分佈之低端屬於lm分佈。然而，此並非必須，此 乃因、(^處分佈之低端可係高於lm分佈。此外，乂^處匸胞 分佈之高端被指示為在最終C狀態分佈之高端處，但其替 代地可係更低。

在階段2之後，第一遍程式化之一第三階段發生，其中 暫時鎖定在階段2中被識別之快C胞使其免遭程式化且繼續 程式化慢C胞，如圖6d中所指示。在此實例中，階段3包含 四個額外程式化脈衝及處於Vv_c位準之驗證。此處，可在 程式化脈衝序列中向前跳躍以使得在階段3開始時施加一 經顯著升高之程式化脈衝。藉由跳過若干程式化脈衝，節 省了用於彼等所跳過脈衝之對應時間。舉例而言與圖& 之方法相比，可跳過脈衝15_18以使得圖化中階段3之第一 程式化脈衝（總體第十五個脈衝）係處於與圖〜之第十九個 程式化脈衝相同之位準。在一個可能之方法中圖7c中之 第二個程式化脈衝至第四個程式化脈衝則可分別處於與圖 7a之第二十個程式化脈衝至第二十二個程式化脈衝相同之 位準0此與使用一十二個程式化脈衝之圖〜之實例性 程式化序列相對比，圖7e之實例性程式化序列使用十八個 程式化脈衝，從而導致一顯著程式化時間節省。 此外階匕3之第-程式化脈衝可超過階段2之最後一個 程式化脈衝△%，而Δν5之一步長大小係用於階段3中之後 141202.doc .19- 201007761 續脈衝。在-個方法中，係大於Δν2及。可係 大於且可與相當。在一個方法中，等於或約等 於Vv.c-Vv-CLL’亦’ c狀態驗證位準與低c狀態驗證位準 之間的差。概言之，與前一些脈衝相比，在階段3中程式 化脈衝位準可係急劇地升高，此乃因已知正在程式化慢 胞。此等胞相對頑固且因此需要經由一選定字線而施加至 其控制閘極之程式化脈衝之一較高及/或較長持續時間以 繼續朝向最終既定狀態提升其臨限電壓。因此，在階段3 中，除升高程式化脈衝位準以外或代替升高程式化脈衝位 準’另一選項包含擴展程式化脈衝之持續時間。 在階段3之後，完成第一遍程式化且隨後執行一第二遍 程式化。因此’第一遍程式化之後面部分涉及若干程式化 脈衝之應用’在該應用期間僅選擇目標為最後一個最高狀 態之胞。開始及最終VPGM值連同遞增量及步長大小皆係在 表徵期間被最佳化之參數。 結合圖6e及6f以及圖7d解釋第二遍程式化。圖7d繪示對 應於圖6e及6f之一程式化技術中之程式化及驗證電壓。在 一個可能之方法中，圖7d之程式化脈衝序列係其中程式化 脈衝以規則步長逐漸遞增之一正規序列。 恢復先前被鎖定之快C胞（由VTH分佈630表示）以便將其 與A胞及B胞一起程式化，如圖6e中所繪示。將A胞自已擦 除狀態程式化同時將B胞自LM狀態程式化。在圖7d之程式 化脈衝序列中，可界定延伸越過六個程式化脈衝之一第四 階段，其中施加一初始脈衝之後係被遞增AV〗之脈衝且使 141202.doc -20- 201007761 用Vv_A執行對a胞之驗證。可界定延伸越過五個程式化脈 衝之一第五階段，其中分別使用Vv_a&Vv_b執行對a胞及b 胞之驗證。可界定延伸越過兩個程式化脈衝之一第六階 丰又’其中分別使用V V-A、V v-B及V v-c執行對A胞、B胞及C 胞之驗證。可界定延伸越過六個程式化脈衝之一第七階 段’其中分別使用Vν·Β及Vv-c執行對B胞及快C胞之驗證。 此時’完成第二遍程式化及整個程式化作業，從而導致圖 6f之臨限電壓分佈。 由於不再存在任何慢c胞且僅快c胞保持欲被程式化， 因此第二遍程式化應比在圖7b之方法中更快地完成。此 外’第二遍程式化應在約達到處於圖7c中第三階段之第一 程式化脈衝位準之程式化脈衝（例如，圖7d中之第十九個 程式化脈衝）之時間完成。因此’第二遍程式化可在十九 個程式化脈衝而非圖7b之二十二個程式化脈衝之後完成， 從而導致一顯著程式化時間節省。在所提供之實例中，在 第一遍程式化及第二遍程式化内時間節省係共七個程式化 脈衝。參見圖1 〇瞭解進一步細節。 視情況’可將本文中所提及之技術修改為包含一粗略/ 精細程式化過程，如圖6g中所繪示。粗略/精細程式化涉 及最初以粗略模式程式化胞，其中該等胞相對較快地被 程式化。舉例而言，此可藉由使用一相對較大或侵略性程 式化脈衝步長大小或脈衝持續時間達a。當以低於最終既 疋程式化狀態之驗證位準的__位準（分別用於狀態A、狀態 B及狀態C之粗略模式驗證位準、u 驗證 141202.doc •21- 201007761 胞時，辟該胞切換為其中該等胞相對較慢地被程式化之 一精細程式化模式。此因減少過沖而允許更加準確地程式 化該胞。精細程式化模式可涉及（例如）施加具有一較小步 長大小及/或脈衝持續時間之程式化脈衝及/或升高一位元 線電壓以減慢程式化速率。將以粗略模式達到之臨限電壓 分佈標記為AL、BL及CL以將其與以精細模式達到之分別 標記為A、B及C之臨限電壓分佈區分開。至Lm狀態之程 式化因其係一中間狀態而不需要使用粗略/精細程式化， 因此準確度不那麼關鍵。 舉例而言，在第一遍程式化中’其中將慢C胞程式化為 C狀態（例如’圖6d) ’在以Vv_CL驗證一慢C胞之後，將其切 換為其中隨後施加最終驗證位準Vv_c之精細程式化模式。 在第二遍程式化中，A胞、B胞及快C胞在粗略模式中時最 初分別以Vv_AL、Vv-BL及Vv-CL被驗證，且在精細模式中時 分別以νν·Α、νν·Β及Vy-c被驗證。在一個選項中，粗略/精 細技術可以一有限方式用於C胞以使得其僅用於在第二遍 程式化期間被程式化之快c胞。一粗略/精細程式化技術之 一實例論述於以引用方式併入本文中之美國專利第 7,088,621號中。與以下「A」及「B」遍（例如，階段4-7) 相比’亦可針對「C優先」遍（例如，階段3)單獨地最佳化 位元線電壓或脈衝數目。此最佳化可包含設定一最大數目 所允許之「精細」脈衝以避免增加程式化時間。 此外’其他修改形式適用於以上所提及之技術中之任一 技術’包含結合圖7a-d論述之彼等技術。在一個方法中， 141202.doc -22- 201007761 在-遍程式化之不同階段或部分中及/或在不同遍程式化 中實施不同程式化條件。舉例而言，第—遍程式化與第二 遍程式化可具有不同之掃描參數以針對例如效能、分佈寬 度及程式化干擾性質之目標單獨地最佳化該兩遍。一個實 例係在第-遍程式化期間比在第二遍程式化期間使用一更 大程式化脈衝步長大小以具有—獨立之速度對分佈寬度折 衷。另一實例係使用針對兩遍程式化獨立地施加及最佳化 之不同程式化抑制參數。舉例而言，可經由在第一遍程式 化及第二遍程式化中施加在未選字線上之不同通過電壓實 施不同通道升壓模式。參見以引用方式併入本文中之美國 專利第6,859,397號以瞭解不同通道升壓模式之實例。亦參 見圖4,其繪示在程式化期間施加至未選字線之通過電 壓。亦可使用在跟隨一粗略程式化模式之一精細程式化模 式中之一不同之最大所允許數目之程式化脈衝。例如在一 精細程式化模式期間，亦可使用不同位元線電壓。各種其 他選項亦係可能的。實質上，可針對一遍程式化之不同階 段或部分及/或在一總體程式化過程之不同遍程式化中最 佳化可設定以影響程式化之任一參數。 圖8a及圖8b闡述對應於圖6a-f之一程式化過程。所論述 之具體實施方案涉及四個狀態。然而，其他實施方案係可 能的。在圖8a中，程式化於步驟800處開始。階段〗（亦參 見圖7e)於步驟802處開始，其中暫時鎖定a胞使其免遭程 式化。應注意，在貫穿程式化過程中鎖定意欲保持處於已 擦除狀態中之胞使其免遭程式化。步驟8〇4包含施加以最 U1202.doc -23- 201007761 低VPGM位準開始之一程式化脈衝。步琢806包含以\^_!^執 行一驗證且暫時鎖定達到狀態LM之B胞及C胞（例如，對於 其而言VTH>VV-LM之胞）。術語「鎖定（lockout)」係指（例 如）藉由升高一相關聯位元線之電壓防止進一步程式化一 胞，而繼續程式化其他胞。決定步驟808確定是否已將所 有B胞及C胞驗證為狀態LM，或是否已施加某一數目N1之 程式化脈衝。若兩種情況皆不為真，則在步驟81 〇處施加 下一程式化脈衝，從而使前一脈衝遞增△ 。然後，過程 循環回至步驟806。若決定步驟808係真，則第一遍程式化 之階段2於步驟812處開始。此處，除C胞以外暫時鎖定所 有胞使其免遭程式化（例如，鎖定Α胞及Β胞）。可將c胞視 為一第一組儲存元件而A及B胞分別係第二組及第三組儲 存元件。步驟814包含施加自前一脈衝遞增α\^之一程式化 脈衝。 步驟816包含以VV-CLL執行一驗證且暫時鎖定其Vth>vv cll之C胞。此等經鎖定之胞係快C胞。決定步驟gig破定是 否已施加某一數目N2之程式化脈衝，或是否某一數目或部 分N3之C胞已達到Vv_CLL。另一選項係確定是否某一數目 或部分之C胞已達到Vv-CLL及是否已施加某一數目之額外 程式化脈衝。若兩種情況皆不為真，則在步驟820處施加 下一程式化脈衝’從而使前一脈衝遞增av3。然後，過程 循環回至步驟816。若決定步驟81 8為真，則第一遍程式化 之階段3於步驟822處開始。此處’除慢C胞以外暫時鎖定 所有胞使其免遭程式化（例如’鎖定A胞、B胞及快c胞）。 141202.doc -24- 201007761 步驟824包含施加自前一脈衝遞增AV4之一程式化脈衝。 步驟826包含以Vv_c執行一驗證且永久地鎖定對於其而 言VTH>Vv_c之慢C胞。永久鎖定係指延伸穿過當前程式化 作業之一鎖定。決定步驟828確定是否所有慢C胞皆已達到 狀態C或是否已施加某一數目N4之程式化脈衝。應注意， 本文中所提及之程式化脈衝之數目（例如，N1-N8)可係針 對當前階段中之程式化脈衝及/或當前遍程式化中之程式 化脈衝總數目予以表達。若決定步驟828中兩種情況皆不 ® 為真，則在步驟830處施加下一程式化脈衝，從而使前一 脈衝遞增AV5。然後，過程循環回至步驟826。若確定步驟 828為真，則階段4及第二遍程式化於步驟832處開始。此 處，自A胞、B胞及快C胞之暫時鎖定恢復該等胞以便可將 其程式化。過程在圖8b處繼續。 在圖8b中，步驟840包含施加再次以最低VPGM或其他初 始VPGM值開始之一程式化脈衝。步驟842包含以Vv_A執行 _ 一驗證且永久地鎖定對於其而言VTH> V v_ A之A胞。決定步

I 驟844確定是否所有A胞皆已達到狀態A或是否已施加某一 數目N5之程式化脈衝。在一個可能之方法中，若兩種情況 皆不為真，則在步驟846處施加下一程式化脈衝，從而使 前一脈衝遞增AV!。然後，過程循環回至步驟842。若決定 步驟844為真，則階段5於步驟848處開始，在此情況下， 在步驟850處施加使用一遞增量為AV,之下一程式化脈衝。 步驟852包含以執行驗證作業且永久地鎖定對於 其而言分別Vth>Vv-a或Vth〉Vv-b之A胞及B胞。決定步驟 141202.doc -25- 201007761 854確定是否所有A胞及B胞皆已分別達到狀態A及B或是否 已施加某一數目N6之程式化脈衝。若兩種情況皆不為真， 則在步驟856處施加下一程式化脈衝，從而使前一脈衝遞 增AV1。然後，過程循環回至步驟852。若決定步驟854為 真，則階段6於步驟858處開始，在此情況下，在步驟860 處施加使用一遞增量為AV,之下一程式化脈衝。 步驟862包含以Vv_A、Vv.B及Vv_c執行驗證作業且永久地 鎖定達到其既定狀態之A胞、B胞及(：胞（例如，對於該等 胞而言分別Vth〉Vv-a、Vth>Vv-b且Vth>Vv-c)。決定步驟 864確定是否所有A胞、B胞及C胞皆已達到既定狀態A、B 或C，或是否已施加某一數目N7之程式化脈衝。若兩種情 況皆不為真，則在步驟866處施加下一程式化脈衝，從而 使前一脈衝遞增AVi。然後，過程循環回至步驟862。若決 定步驟864為真，則階段7、第二遍程式化之最終階段於步 驟868處開始，在此情況下，在步驟870處施加使用一遞增 量為AV丨之下一程式化脈衝。步驟872包含以Vv_B及Vv_ca 行驗證作業且永久地鎖定達到其既定狀態之B胞及C胞（例 ® 如’對於該等胞而言分別Vth〉Vv-b且Vth〉Vv-c)。決定步驟 874確定是否所有B胞及C胞分別皆已達到狀態B及C，或是 否已施加某一數目N8之程式化脈衝。若兩種情況皆不為 真，則在步驟876處施加下一程式化脈衝，從而使前一脈 衝遞增AV,。然後，過程循環回至步驟872。若決定步驟 874為真，則程式化於步驟878處結束。 圖9a闡述其中在每一遍中使用一不同程式化條件之一多 141202.doc -26- 201007761 遍程式化過程。如以上所論述，可在一遍程式化之不同階 段或部分中及/或在不同遍程式化中實施不同程式化條 件。此可允許針對（例如）效能、分佈寬度及程式化干擾性 質之目標最佳化兩遍程式化或其若干部分。一程式化條件 之實例包含：程式化脈衝步長大小、程式化脈衝持續時 間、程式化抑制參數、通道升壓模式、通過電壓、一精細 程式化模式中最大所允許數目之程式化脈衝及（例如）在— 精細程式化模式期間所使用之位元線電壓。步驟9〇〇包含 開始一第一遍程式化。步驟9〇2包含實施一第一程式化條 件。步驟904包含程式化c胞且鎖定快C胞。步驟906包含 程式化慢C胞。步驟908包含開始一第二遍程式化。步驟 910包含實施不同於第一程式化條件之一第二程式化條 件。步驟912包含程式化A胞、B胞及快C胞。 圖9b闡述其中在較低狀態胞之前程式化高狀態胞之一多 遍程式化過程。雖然已提供其中使用四個資料狀態且狀態 C係最高資料狀態之實例性實施方案，但其他實施方案係 可能的。舉例而言，可使用八個或十六個資料狀態。此 外，可針對多於一個高狀態執行快-慢技術。舉例而言， 對於八個資料狀態，可使用本文令所論述之技術首先程式 化兩個最尚狀態。在此一情況下，在第一遍程式化中確定 在兩個最高狀態中之快胞及慢胞，且在慢胞完全程式化時 鎖定快胞。在第二遍程式化中，將所有其他胞連同兩個最 高狀態中之快胞一起程式化為其最終既定狀態。各種其他 方法亦係可能的。 141202.doc -27- 201007761 步驟920包含開始一第一遍程式化。步驟922包含將該等 胞程式化為一中間狀態（例如，LM狀態）。步驟924包含程 式化高狀態胞且在偵測到快高狀態胞之後鎖定該等胞。步 驟926包含程式化慢高狀態胞。步驟928包含開始一第二遍 程式化。步驟93 0包含程式化剩餘胞，包含快高狀態胞。 圖10繪示針對三種不同程式化技術之程式化脈衝數目對 驗證位準之一表。情況# 1係指例如以下結合圖16論述之一 一遍程式化技術《情況#2係指例如以上結合圖7a及圖7b論 述之一多遍程式化技術。情況#3係指例如以上結合圖7c及 圖7d論述之一多遍程式化技術。最左邊行表示範圍自1至 22之程式化脈衝數目。驗證位準a、b及c係指分別用於狀 態A、B及C之Vv-a、Vv.B及Vv_c。另外，當使用粗略/精細 程式化時’粗略驗證位準A、BL及CL係指分別用於狀態 A、B及 C之 νν_Α[、Vv.BL及 Vv.CL(參見圖 6g)且 Vv.A、Vv.B及 Vv-C係精細驗證位準。CLL表示驗證位準Vv_Cll。 情況#1涉及以Vv_A&/或VV-Ai^13個驗證作業、以Vv_B 及/或Vv-BL之13個驗證作業以及以vV-C及/或Vv.CL之11個驗 證作業，達總共63個驗證作業。另外，施加22個程式化循 環（例如，程式化脈衝）。因此，執行總共85個作業。情況 #2涉及以vV-C之11個作業、以Vv.A&/或Vv-AL之13個作業以 及以νν·Β及/或Vv-BL之13個驗證作業，達總共63個驗證作 業。另外’施加3 0個程式化脈衝（總共，在兩遍程式化 内）。因此，執行總共93個作業。情況#3涉及以Vv_CLL之4 個驗證作業、以νν·Α&/或Vv-AL2 13個驗證作業 '以vv.B及/ 141202.doc • 28 - 201007761 或Vv-BL之13個驗證作業以及以vV-CL&/或vv_c之8個驗證作 業，達總共65個驗證作業。另外，施加24個程式化脈衝 (總共，在兩遍程式化内）。因此，執行總共89個作業。因 此，與情況#2相比，情況#3節省施加6個額外程式化脈衝 時所涉及之時間。此節省因需要兩個額外驗證作業而被稍 微抵消，但總體益處仍係顯著。在其他應用中，可實現之 時間節省可甚至更大。

圖11圖解闡釋一 NAND儲存元件陣列11〇〇(例如，圖1及2 中所不之彼等儲存元件陣列）之一實例。沿每一行，一位 兀線11 06耦合至NAND串11 50之汲極選擇閘極之汲極端子 1126。沿NAND串之每一列，一源極線j j 〇4可連接該等 NAND串之源極選擇閘極之所有源極端子1128。在美國專 利第5’570,315號、第5,774,397號及第6〇46 935號中找到 一 NAND架構陣列及其作為一記憶體系統之一部分之作業 之一實例。 將該儲存元件陣列劃分成大量儲存元件區塊。對於快閃 EEPROM系統而言係常見情形，區塊係擦除單元。亦即， 每一區塊含有最小數目之可—起擦除之儲存元件。通常將 每-區塊劃分成若干頁。一頁係一程式化單元。在一個實 &例中彳將個別頁劃分成若干區段且該等區段可含有作 為一基礎程式化作業-次寫人之最少數目之儲存元件。通 常將一個或多個資料頁儲存於一個儲存元件列中。一頁可 儲存-個或多個扇段。—扇段包含使用者資料及附加項資 料附加項資料通常包含自該扇段之使用者資料計算出之 141202.doc •29· 201007761 一錯誤校正碼（ECC)。控制器之一部分（以下所闡述）在將 資料程式化至料列中時計算該Ecc，且亦在正自該陣列 璜取資料時檢查該ECC。另一選擇係，將ECC及/或其他附 加項資料儲存於與其所附屬之使用者資料不同之頁或甚至 不同之區塊中。 一使用者資料扇段通常係512個位元組，對應於磁碟驅 動器中一扇段之大小。附加項資料通常係一額外16 2〇個 位兀組。大量頁形成一區塊，大約自8個頁多至（舉例而 言）32個、64個、128個或更多個頁。在某些實施例中，一 NAND串列包括一區塊。 在個實施例中，藉由在源極及位元線浮動之同時將p 井升高至一擦除電壓（例如，14·22 V)持續一充分時間週期 且將一選定區塊之字線接地來擦除記憶體儲存元件。由於 電容性麵合，未選字線、位元線、選擇線及c•源極亦升高 至擦除電壓之-顯著分數冑。因A將一強電場施加至選定 儲存70件之隧道氧化物層，且當浮動閘極之電子被發射至 基板側時，通常藉由Fowier_N〇rdheim隧穿機制擦除選定 儲存元件之資料。當電子自浮動閘極被傳送至？井區域 時，一選定儲存元件之臨限電壓降低。可對整個記憶體陣 列、單獨區塊、或另一儲存元件單元執行擦除。 圖12係使用單列/行解碼器及讀取/寫入電路之一非揮發 性記憶體系統之一方塊圖。該圖圖解闌釋根據本發明一個 實施例之具有用於並行讀取及程式化一儲存元件頁之讀取/ 寫入電路之一記憶體裝置〗296。記憶體裝置1296可包含— 141202.doc 201007761 個或多個記憶體晶粒1298。記憶體晶粒U98包含一二維儲 存元件陣列11〇〇、控制電路121〇及讀取/寫入電路1265。 在某些實施例中’該健存元件陣列可係三維。記憶體陣列 1100可經由一列解碼胃1230藉纟字線且經由一行解瑪器 1260藉由位元線定址。讀取/寫入電路1265包含多個感測 區塊1200且允許並行讀取或程式化一儲存元件頁❶通常， 一控制器1250與一個或多個記憶體晶粒1298包含於同一記 憶體裝置1296(例如，一可抽換式儲存卡）中。命令及資料 經由線1220在主機與控制器125〇之間傳送且經由線以^在 控制器與一個或多個記憶體晶粒1298之間傳送。 控制電路1210與讀取/寫入電路1265協作以對記憶體陣 列11〇〇執行記憶體作業。控制電路121〇包含一狀態機 1212、一晶載位址解碼器丨2丨4及一功率控制模組1216。狀 態機1212提供對記憶體作業之晶片級控制，包含控制預充 電。晶載位址解碼器1214在由主機或一記憶體控制器使用 之介面至由解碼器123〇及126〇使用之硬體位址之間提供一 位址介面。功率控制模組1216控制在記憶體作業期間供應 至字線及位元線之功率及電壓。 在某些實施方案中，可組合圖12之組件中之某些組件。 在各種設計中，可將除儲存元件陣列1100以外之該等組件 中之一者或多者（單獨或以組合方式）視為一管理電路。舉 例而s ’ 一個或多個管理電路可包含以下裝置中之任一者 或其一組合：控制電路1210、狀態機1212、解碼器 1214/1260、功率控制件1216、感測區塊1200、讀取/寫入 141202.doc •31· 201007761 電路1265、控制器1250等。 圖13係使用雙列/行解碼器及讀取/寫入電路之一非揮發 性記憶體系統之一方塊圖。此處，提供圖12中所示之記憶 體裝置1296之另一配置。各種周邊電路對記憶體陣列丨丨〇〇 之存取係以一對稱方式在該陣列之相對側上實施，以使得 每一侧上之存取線及電路之密度減半。因此，將列解碼器 分解成列解碼器1230A及1230B ’且將行解碼器分解成行 解碼器1260A及1260B。類似地，將讀取/寫入電路分解成 自陣列11〇〇之底部連接至位元線之讀取/寫入電路1265八及 ❹ 自該陣列之頂部連接至位元線之讀取/寫入電路12658。以 此方式’讀取/寫入模組之密度基本上減少一半。圖13之 裝置亦可包含一控制器’如上文針對圖12之裝置所闡述。 圖14係繪示一感測區塊之一個實施例之一方塊圖。例如 驗證及讀取之感測作業涉及一感測區塊。一個別感測區塊 1200被分割成稱為一感測模組丨280之一核心部分及一共同 部分1290。在一個實施例中，將存在針對每一位元線之一 單獨感測模組1280及針對一組多個感測模組1280之一個共 ® 同部分1290。在一個實例中，一感測區塊將包含一個共同 部分1290及八個感測模組1280。一群組中之感測模組中之 每一者將經由一資料匯流排1272與相關聯之共同部分通 信。為獲得進一步細節，參照其全文以引用方式併入本文 · 中之美國專利申請公開案第2006/0140007號。 感測模組1280包括感測電路1270，該感測電路確定一所 連接位元線中之一導電電流係高於還是低於一預定臨限位 141202.doc •32· 201007761 準。感測模組128G亦包含-位元線鎖存器1282,該位元線 鎖存器係用以設定該所連接位元線上之—電壓狀況。舉例 而言’鎖存於位元線鎖存器1282中之一預定狀態將導致將 該所連接位元線被拉至指定程式化抑制之一狀態(例如， 1.5-3 V)。 共同部分1290包括-處理器1292、一組資料鎖存器1294 及耦合在該組資料鎖存器1294與資料匯流排122〇之間的一 I/O介面1296。處理器而執行計算。舉例而言，其功能 中之一者係確定儲存於所感測儲存元件中之資料且將該所 確定之資料儲存於該组資料鎖存器中。該組資料鎖存器 1294係用以儲存在一讀取作業期間由處理器1292確定之資 料位元。其亦用以儲存在一程式化作業期間自資料匯流排 1220匯入之資料位元。所匯入之資料位元表示意欲程式化 至》己隐體中之寫入資料。I/O介面丨296在資料鎖存器1294 與資料匯流排1220之間提供一介面。 在讀取或感測期間，該系統之作業係在狀態機1212之控 制下’該狀態機控制向經定址健存元件供應不同之控制閘 極電麼。在感測模組1280步進穿過對應於記憶體所支援之 各種s己憶體狀態之各種預界定控制閘極電壓時，其可在此 等電壓中之一者處跳脫且經由匯流排1272將一輸出自感測 模組1280提供至處理器1292。彼時，處理器1292藉由考量 感測模組之跳脫事件及關於經由輸入線丨293自狀態機施加 之控制閘極電壓之資訊來確定所得記憶體狀態。然後處理 器1292計算用於該記憶趙狀態之一二進制編碼且將所得資 141202.doc •33· 201007761 料位元儲存至資料鎖存器1294中。 r 在核心部分之另一實施 例中’位元線鎖存器1282有兩個田、公 ^ 负兩個用途··既作為用於鎖存感 測模组12 8 0之輸出之一鎖存器亦你也^ 子器亦作為如以上所闞述之一位 元線鎖存器。

預期某些實施方案將包含多個處理器1292。在一個實施 例中’每一處理器1292將包含—輸出線（未緣示）以使得該 等輸出線中之每—者皆冑「或」連接在-起。在某些實施 例中，該等輸线在連接至線「或」線之前被反轉。此組 態實現在程式化驗證過程期間快速確定程式化過程何時完 成此乃因接納線「或」之狀態機可確定正被程式化之所 有位元何時達到所期望之位準。舉例而言，當每一位元已 達到其所鮮之位料，用於彼位元之-邏輯0將被發送 至線「或」線（或反轉-資料1}。當所有位元輸出一資料 (或反轉f料1)時’則該狀態機知曉終止該程式化過 程由於每-處理器皆與八個感測模組通信，因此該狀態 機需要讀取線或」線人次，或將邏輯添加至處理器

以累積相關聯位兀線之結果以使得該狀態機僅需讀取該線 或」線一-人。類似地，藉由正確地挑選邏輯位準，該全 局狀態機可偵測第—位元何時改變其狀態且相應地改變演 算法。 在程式化或驗證期間’欲程式化之資料自資料匯流排 1220儲存於該組資料鎖存器1294中。在該狀態機控制下之 程式化作業包括施加至經定址儲存元件之控制閘極之一 連串程式化電壓脈衝。在每一程式化脈衝之後進行回讀 141202.doc -34- 201007761 (驗證），以碟定是否已將該儲存元件程式化至所期望之記 憶體狀態。處理器1292相對於所期望之記憶體狀態來監視 回讀記憶體狀態。當二者一致時，處理器1292設定位元線 鎖存器1282，以致使將該位元線被拉至指定程式化抑制之 一狀態。此抑制耦合至位元線之儲存元件免遭進一步程式 化，即使在程式化脈衝出現在其控制閘極上時，亦係如 此。在其他實施例中，該處理器最初載入位元線鎖存器 1282且感測電路在驗證過程期間將其設定為一抑制值。 資料鎖存器堆疊1 294含有對應於感測模組之一資料鎖存 器堆疊。在一個實施例中，每一感測模組128〇有三個資料 鎖存器。在某些實施方案（但並非必需）中，將資料鎖存器 實施為一移位暫存器以使得將儲存於其中之並行資料轉換 為用於資料匯流排1220之串行資料，且反之亦然。在較佳 實施例中可將對應於具有m個儲存元件之讀取/寫入區塊 之所有資料鎖存器鏈接在—起以形成__區塊移位暫存器，

以使得可藉由串行傳送輸人或輸出—資料區塊。特定而 5，4取/寫入模組庫經調適，以使得其資料鎖存器組中 之每-者將依序將資料移人或移出資料座流排，仿佛其等 係用於整個讀取/寫人區塊之—移位暫存器之一部分。 ”可在美國專利第7，196,931號、7G23,736號、7〇46 568 號7，196,928號及7,327 619號中找到關於非揮發性健存裝 置之各種實施例之結構及/或作業之額外資訊^所有以上 剛剛列出之五個專利文槽之全文皆以引用方式併入本文 中。 141202.doc •35· 201007761 圖15圖解聞釋針對__所有位元線記憶鱧架構或針對一奇 數-偶數記憶體架構將一記憶體陣列組織成區塊之一實 例。其闡述記憶體陣列11〇〇之例示性結構。作為一個實 例’其閣述被分割成1024個區塊之一 NAND快閃eepr〇m。 可同時擦除儲存於每一區塊申之資料。在一個實施例中， 區塊係同時擦除之儲存元件之最小單元。在此實例中，每 —區塊中存在對應於位元線BL〇、BU、 BL85U285i2 個行。在稱為一所有位元線（ABL)架構（架構ΐ5ι〇)之一個 實施例中，可在讀取及程式化作業期間同時選擇一區塊之 所有位元線。可同時程式化沿一共同字線且連接至任一 位元線之儲存元件。 在所提供之實例中，串聯連接四個錯存元件以形成一 NAND串。雖然圖中顯示每一 NAND串中包含四個健存元 件，但亦可使用多於或少於四個儲存元件（例如，Μ個、 32個、64個或另一數目）。該NAND串之一個端子經由一汲 極選擇閘極（連接至選擇閘極汲極線SGD)連接至一對應位 疋線，且另一端子經由一源極選擇閘極（連接至選擇閘極 源極線SGS)連接至c_源極。 在稱為一奇數-偶數架構（架構15〇〇)之另一實施例中將 位7L線劃分成偶數位元線（BLe)及奇數位元線（bl〇)。在該 奇數/偶數位元線架構中，在一個時間程式化沿一共同字 線且連接至奇數位元線之儲存元件，而在另一時間程式化 /α共同子線且連接至偶數位元線之儲存元件。在此實例 中，每一區塊中存在被劃分成偶數行及奇數行之8512個 141202.doc •36- 201007761 行。在此實例中，顯示四個儲存元件 u 1干弔聯連接以形成一 NAND串。雖然圖中顯示每—Nan 甲干包含四個儲存元 件’但亦可使用多於或少於四個儲存元件。 在讀取及程式化作業之一個絚離期 〜朋間’同時選擇4,256 個儲存元件。選定之儲存元件具有 ，、有冋一字線及同一種類之 位元線（例如’偶數或奇數）。因此，可同時讀取或程式化 切個資料位元組（其形成—邏輯頁），且該記憶體之一個區

塊可儲存至少人個邏輯頁（四個字線，每—者皆具有奇數 頁及偶數頁）。對於多狀態儲存元件而言，當每—储存元 件儲存兩個資料位元時’其中此兩個位元中之每一者皆儲 存於-不同頁U區塊儲存十六個邏輯頁。亦可使用 其他大小之區塊及頁。 對於ABL架構或者奇數-偶數架構，可藉由將p井升高至 一擦除電壓（例如，20 V)且將一選定區塊之字線接地來擦 除儲存元件。源極線及位元線皆係浮動式。可對整個記憶 體陣列、單獨區塊或儲存元件之另一單元（其係記憶體裝 置之一部分）執行擦除。電子自儲存元件之浮動閘極被傳 送至P井區域以使得該等儲存元件之Vth變為負。 在讀取及驗證作業中，選擇閘極（SGd及SGS)連接至在 2.5-4.5 V之一範圍中之一電壓且未選字線（例如，當WL2係 選定字線時之WL0、WL1及WL3)升高至一讀取通過電壓 Vread(通常為4.5 V至6 V之範圍中之一電壓）以使電晶體作 為通過閘極運作❶選定字線WL2連接至一電壓，針對每一 讀取及驗證作業規定該電壓之一位準以確定有關儲存元件 141202.doc -37- 201007761 之一 Vth係高於還是低於此位準。舉例而言，在針對一兩 位準儲存元件之一讀取作業中，可將選定字線WL2接地， 以便偵測VTH是否係高於〇 v。在針對一兩位準儲存元件之 一驗證作業中’選定字線WL2連接至〇.8 V(舉例而言）以便 驗證VTH是否已達到至少〇·8 V。源極及p井係處於〇 v。將 選定位元線（假設其為偶數位元線（BLe》預充電至（舉例而 言）0.7 V之一位準。若vTH係高於該字線上之讀取或驗證位 準’則與所關注儲存元件相關聯之位元線（BLe)之電位位 準因非導電儲存元件而維持高位準。另一方面，若vTH係 低於該讀取或驗證位準，則有關位元線（BLe)之電位位準 因導電儲存元件使該位元線放電而降至（舉例而言）小於 0.5 V之一低位準。藉此，儲存元件之狀態可藉由連接至 該位元線之一電壓比較器感測放大器來偵測。 根據此項技術中已知之技術執行以上所闡述之擦除、讀 取及驗證作業。因此，熟習此項技術者可改變所解釋細節 中之諸多細節。亦可使用此項技術中已知之其他擦除讀 取及驗證技術。 圖16繪示一實例性組之臨限電壓分佈及一遍程式化。針 對其中每一儲存元件儲存兩個資料位元之一情況提供儲存 元件陣列之實例性VTH分佈。針對已擦除儲存元件提供— 第一臨限電壓分佈E。亦繪示針對經程式化儲存元件之三 個臨限電壓分佈A、B&C。在一個實施例中，£分佈中之 臨限電壓為負’而A、B及C分佈中之臨限電壓為正。 每一不同之臨限電壓範圍皆對應於該組資料位元之預定 141202.doc -38 - 201007761 值。程式化至儲存元件中之資料與該儲存元件之臨限電壓 位準之間的具體關係取決於針對儲存元件採用之資料編碼 方案。舉例而言，美國專利第6,222,762號及7,237,〇74號闡 述用於多狀態快閃儲存元件之各種資料編碼方案，該兩個 美國專利之全文皆以引用方式併入本文中。在一個實施例 • 中，使用一格雷（Gray)碼指派將資料值指派給該等臨限電 • 壓範圍，以使得若一浮動閘極之臨限電壓錯誤地移位至其 相鄰物理狀態時，則僅一個位元將受影響。一個實例將 「11」指派給臨限電壓範圍E(狀態E)，將「1〇」指派給臨 限電麼範圍A(狀態A)，將「00」指派給臨限電虔範圍職 態B)，且將「01」指派給臨限電壓範圍c(狀態c) ^然而， 在其他實施例中，不使用格雷瑪。雖然顯示四個狀態，但 本發月亦可與包含其中包含多於或少於四個狀態之彼等多 狀態結構的其他多狀態結構一起使用。 亦提供二個讀取參考電壓Vra、乂化及Vrc以用於自儲存 • 纟件讀取資料。藉由測試-給定儲存元件之臨限電壓係高 於還是低於Vra、Vrb及Vrc，該系統可確定該儲存元件所 處於之狀態（例如，程式化條件）。 • 此外，提供三個驗證參考電壓Vva、Vvb及Vvc。當將儲 . 存70件程式化為狀態A時，該系統將測試彼等儲存元件是 否具有一大於或等於Vva之臨限電壓。當將儲存元件程式 化為狀態B時，該系統將測試該等儲存元件是否具有大於 或等於Vvb之臨限電壓。當將财子元件程式化為狀態c 時’該系統將確定儲存元件是否具有其大於或等於he之 14I202.doc -39- 201007761 臨限電壓。 在一個稱為全序列程式化之實施例中，可將儲存元件自 擦除狀態E直接程式化為經程式化狀態a、B或C中之任一 者°舉例而言’欲被程式化之一儲存元件群可首先經擦除 以使得該群中之所有儲存元件皆處於已擦除狀態E中。然 後將使用（例如）由圖20之控制閘極電壓序列繪示之一連串 程式化脈衝將儲存元件直接程式化為狀態A、B或C。在將 某些儲存元件自狀態E程式化為狀態A之同時，將其他儲 存元件自狀態E程式化為狀態B及/或自狀態e程式化為狀態 C。當在WLn上自狀態E程式化為狀態C時，至WLn-Ι下方 之她鄰浮動閘極之寄生耦合之量達到一最大值，此乃因 WLn下方之浮動閘極上之電荷量之改變與在自狀態E程式 化為狀態A或自狀態E程式化為狀態B時電荷之改變相比係 最大的。當自狀態E程式化為狀態B時，至桃鄰浮動閘極之 柄合之量較少。當自狀態E程式化為狀態a時，耗合之量 甚至進一步減少。 圖17圖解闡釋程式化一多狀態儲存元件之一兩遍技術之 一實例，該多狀態儲存元件儲存兩個不同頁（一下部頁及 一上部頁）之資料。該圖繪示四個狀態：狀態E(u)、狀態 A(10)、狀態B(00)及狀態C(01)e對於狀態E而言兩個頁 皆儲存一「1」。對於狀態A而言，下部頁儲存一「〇」且上 部頁儲存一「丨」。對於狀態B而言，兩個頁皆儲存「〇」。 對於狀態C而言，下部頁儲存「丨」且上部頁儲存「〇」。應 注意’雖然已將具體位元型樣指派給該等狀態中之每一 141202.doc -40· 201007761 者’但亦可指派不同位元型樣。 在一第一遍程式化中，根據欲被程式化至下部邏輯頁中 之位元設定該儲存元件之臨限電壓位準。若彼位元係一邏 輯「1」，則該臨限電壓不發生改變，此乃因其作為較早已 被擦除之結果而處於適當狀態中。然而，若欲被程式化之 位元係一邏輯「0」，則該儲存元件之臨限位準增加至狀態 • A，如箭頭1700所示。此終止第一遍程式化。 參 在一第二遍程式化中，根據程式化至上部邏輯頁中之位 元設定該儲存元件之臨限電壓位準。若上部邏輯頁位元欲 儲存一邏輯「1」，則不發生程式化，此乃因端視下部頁位 元之程式化儲存元件係處於狀態E或狀態A (兩者皆攜載具 有「1」之一上部頁位元）中之一者中。若該上部頁位元欲 變成一邏輯「0」，則移位該臨限電壓。若第一遍導致儲存 元件保持在已擦除狀態E中，則在第二階段中程式化該儲 存元件，以使得臨限電壓經增加而在狀態c内，如箭頭 • 1720所繪示。若該儲存元件作為第-遍程式化之-結果而 被程式化至狀態A中，則該儲存元件在第二遍中進一步被 程式化以使得臨限電壓經增加而在狀態B内，如箭頭ΐ7ι〇 ' 賴示。該第二遍之結果係將該儲存元件程式化至經指定 . 讀對上部頁儲存-邏輯「〇」而不改變下部頁之資料之 狀態中。在圖及圖17兩者中，至批鄰字線上浮動閉極之 耦合之量取決於最終狀態。 在-個實施例中’若寫人;^夠資料來填滿—整頁則可 設置-系統來執行全序列寫人。若針對—整頁寫人不足資 141202.doc •41- 201007761 料，則該程式化過程可程式下部頁，亦即用所接收之資料 程式化下部頁。當接收後續資料時，該系統將然後程式化 上部頁。在再一實施例中，該系統可以程式化下部頁之模 式開始寫入且若隨後接收足以填滿一整個字線（或其大部 分）之儲存元件之資料則轉換為全序列程式化模式。此_ 實施例之更多細節揭示於美國專利第7，120,051號中，該專 利之全文以引用方式併入本文中。 圏18a-c揭示用於程式化非揮發 %狂 - 對於任一特定儲存元件而言，該過程藉由在針對先前頁筹 入至毗鄰儲存元件後相對於一特定頁寫入至彼特定儲存天 件來降低浮動閘極至浮動閘極耦合之效應。在一個實例招 實施方案中，非揮發性儲存元件使用四個資料狀態每儲有 π件儲存兩個資料位元。舉例而言，假設狀態£係已擦障 狀態，而狀態A、B&C係經程式化狀態。狀態Ε儲存;判 U。狀態Α儲存資料01。狀態Β儲存資料1〇。狀態c儲存資 料〇〇。此係非格雷譯碼之—實例，此乃因兩個位元皆在峨 鄰狀態A與B之間改變。亦可使用資料至物自資料狀態之 其他編碼。每-儲存元件儲存兩個資料頁。出於參考目 的’將此等資料頁稱為上部頁及下部頁；然而亦可職予兮 等頁其他標記。參照狀態A ’上部頁儲存位元〇且下部頁儲 存位元i。參照狀態B，上部頁儲存位元!且下部頁館存位 心。參照狀態C，兩個頁皆儲存位元資料〇。 =程式化過程係-兩步式輕。在第—步财，程式化 部頁。若該下部頁欲保持資料-則該儲存元件狀態保 141202.doc *42- 201007761 持處於狀態E。若欲將資料程式化為〇,則該儲存元件之電 壓之臨限值升高，以使得將該儲存元件程式化為狀態B，。 因此，圖18a顯示儲存元件自狀態Ε至狀態Β·之程式化。狀 態Β’係一臨時狀態Β ;因此，將驗證點繪示為Vvb，，其低 於 Vvb。 在-個實施例中，在將一儲存元件自狀態E程式化為狀 態B，之後，該儲存元件在NAND串中之相鄰儲存元件 (WLn+1)將隨後相對於其下部頁來程式化。舉例而言回 顧圖2，在程式化儲存元件1()6之下部頁之後，將程式化儲 存元件104之下部頁。在程式化儲存元件ι〇4之後若儲存 το件104具有-自狀態E升高至狀態B,之臨限電壓則浮動 閘極至浮動閘㈣合效應將㈣存元件1()6之視在臨限電 壓升高。此將具有將狀態B,之臨限電塵分佈加寬至如圖 ⑽之臨限電壓分佈则料示之臨限電壓分佈之效應。 該臨限電壓分佈之此視在加寬將在程式化上部頁時得以補 救。 I崎示程式化上部頁之過程。若儲存元件處於已擦 除狀態E中且上部頁將保持為1，則該儲存元件將保持處於 狀態E中。右該儲存元件處於壯能p士。孙 卞地於狀態E中且其上部頁資料將被 程式化為0，則該儲存元件之蚱♦班 仵之臨限電壓將升高以使得該儲 存元件處於狀態A中。若該健左__从士 储存70件處於中間臨限電壓分 佈1850中且上部頁資料將伴姓*， ， 將保持為1，則該儲存元件將被程 式化為最終狀態B。若該儲在；从办#丄 /坷存TL件處於中間臨限電壓分佈 1850中且上部頁資料將變為窨 雙马資枓0，則該儲存元件之臨限 -43· 141202.doc 201007761 電壓將升高以使得該儲存元件處於狀態C中。圖18a_c所繪 不之過程降低浮動閘極至浮動閘極耦合之效應，此乃因僅 相鄰儲存元件之上部頁程式化將對一給定儲存元件之視在 臨限電魔有影響。一替代狀態譯碼之一實例係當上部頁資 料係一 1時自分佈185〇移至狀態C，且當上部頁資料為一 〇 時移至狀態B。 雖然圖18a-c提供關於四個資料狀態及兩個資料頁之一 實例’但所教示之概念亦可應用於具有多於或少於四個狀 態及多於或少於兩個頁之其他實施方案。 出於圖解闞釋及闡述之目的，上文已呈現對本發明之詳 、細說明。本文並不意欲係包羅無遺的或欲將本發明限制於 所揭示之精確形式。鑒於上述教示内容可做出諸多修改及 變化。挑選該等所闡述之實施例旨在最佳地解釋本發明之 原理及其實際應用’以藉此使其他熟習此項技術者能夠在 各種實施例中且以適於所構想之特定使用之各種修改最佳 地利用本發明。本文意欲使本發明之範疇由隨附申請專利 範圍來界定。 【圖式簡單說明】 圖1係一 NAND串之一俯視圖； 圖2係圖1之NAND串之一等效電路圖； 圖3係一 NAND快閃儲存元件陣列之一方塊圖； 圖4繪示形成於一基板上之一 nanD串之一剖面圖； 圖5a-e繪示在其中於較低狀態之前程式化一最高狀態之 一多遍程式化技術中之儲存元件之臨限電壓； 141202.doc -44 - 201007761 圖6a-g繪不在其中於較低狀態之前程式化一最高狀態之 ’座^改多遍程式化技術中之儲存元件之臨限電壓； 圖7a繪不對應於圖5a_d之一程式化序列中之程式化及驗 證電壓； 圖7b緣不對應於圖5e之一程式化序列中之程式化及驗證 電壓； 圖7c繪不對應於圖6a d之一程式化序列中之程式化及驗 證電壓； 圖繪示對應於圖心及舒之一程式化序列中之程式化及 驗證電壓； 圖8a及8b闡述對應於圖6a_g之一程式化過程； 圖9a闡述其中在每一遍中使用一不同之程式化條件之一 多遍程式化過程； 圖9b闡述其中於較低狀態胞之前程式化高狀態胞之一多 遍程式化過程； 圖10繪示針對三種不同之程式化技術之程式化脈衝數目 對驗證位準之一表； 圖11係一 NAND快閃儲存元件陣列之一方塊圖； 圖12係使用單列/行解碼器及讀取/寫入電路之一非揮發 性記憶體系統之一方塊圖； 圖13係使用雙列/行解碼器及讀取/寫入電路之一非揮發 性記憶體系統之一方塊圖； 圖14係綠示一感測區塊之一個實施例之一方塊圈； 圖15圖解闡釋針對一所有位元線記憶體架構或針對一奇 141202.doc •45- 201007761 偶記憶體架構將一記憶體陣列組織成區塊之一實例； 圖16繪示一實例性組之臨限電壓分佈及一遍程式化； 圖17繪示一實例性組之臨限電壓分佈及兩遍程式化；及 圖1 8a-c顯示各種臨限電壓分佈且闡述用於程式化非揮 發性記憶體之一過程。 【主要元件符號說明】 100 電晶體 100CG 控制閘極 100FG 浮動閘極 102 電晶體 102CG 控制閘極 102FG 浮動閘極 104 電晶體 104CG 控制閘極 104FG 浮動閘極 106 電晶體 106CG 控制閘極 106FG 浮動閘極 120 第一選擇閘極 120CG 控制閘極 122 第二選擇閘極 122CG 控制閘極 126 位元線 128 源極線 141202.doc -46- 201007761

320 NAND 串 321 位元線 322 選擇閘極 323 儲存元件 324 儲存元件 325 儲存元件 326 儲存元件 327 選擇閘極 340 NAND φ 341 位元線 342 選擇閘極 343 儲存元件 344 儲存元件 345 儲存元件 346 儲存元件 347 選擇閘極 360 NAND 串 361 位元線 362 選擇閘極 363 儲存元件 364 儲存元件 365 儲存元件 366 儲存元件 367 選擇閘極 141202.doc -47 NAND φ 端子 端子 源極供應線 選擇閘極 儲存元件 儲存元件 儲存元件 儲存元件 儲存元件 儲存元件 儲存元件 儲存元件 選擇閘極 位元線 源極/汲極區域 基板 ρ井區域 η井區域 ρ型基板區域 臨限電壓分佈 C狀態分佈 較慢程式化儲存元件 較快程式化儲存元件 -48- 201007761 630 Vth分佈 1100 NAND儲存元件陣列/記憶體陣列 1104 源極線 1106 位元線 1126 汲極端子 1128 源極端子 , 1150 NAND 串 1200 感測區塊 胃 1210 控制電路 1212 狀態機 1214 晶載解碼器 1216 功率控制模組 1218 線 1220 線/資料匯流排 1230 列解碼器 美 1230A 列解碼器 1230B 列解碼器 1250 控制器/控制電路 • 1260 行解碼器 1260A 行解碼器 1260B 行解碼器 1265 讀取/寫入電路 1265A 讀取/寫入電路 1265B 讀取/寫入電路 141202.doc •49- 201007761 1270 感測電路 1272 資料匯流排 1280 感測模組 1282 位元線鎖存器 1290 共同部分 1292 處理器 1293 輸入線 1294 資料鎖存器 1296 記憶體裝置/1/0介面 1298 記憶體晶粒 1500 架構 1510 架構 1850 臨限電壓分佈 SGD 選擇線/汲極線 SGS 選擇線/源極線 WLO 字線 WL1 字線 WL2 字線 WL3 字線 WL4 字線 WL5 字線 WL6 字線 WL7 字線 141202.doc -50-

Claims (1)

1. 201007761 七

   、申請專利範圍： 一種用於運作非揮發性储存器之方法，其包括： a)使用減去—偏移 準（VV-C、料-够 狱也位 … 第一組儲存元件(C)執行程式化作業，以區 刀較k(610)與較快(62〇)程式化儲存元件，同時鎖定至 少-第二組儲存元件(A、B)使其免遭程式化； )鎖疋該等較快程式化儲存元件同時使用該第一驗證 位準（νν·〇繼續程式化該等較慢程式化儲存元件且同時 繼續鎖定該至少一第二組儲存元件；及 c)鎖疋δ亥等較慢程式化儲存元件同時使用該第一驗證 位準（νν·〇重新開始程式化該等較快程式化储存元件且 同時使用至 > —第二驗證位準（VV-B)程式化該至少一第 二組儲存元件，該第二驗證位準係小於減去該偏移之該 第一驗證位準。 2·如請求項1之方法，其進一步包括：

   自八肖自限電分佈帛式化該第一組儲存元件及該 至少一第二組儲存元件。 3.如請求項1或2之方法，其進一步包括： 在步驟a)之前對該第-及第二組儲存元件執行程式化 作業，&含施加遞增一第一步長大小（Δνι)之程式化脈 衝，步驟b)包含施加遞增一較高之第二步長大小0乂5)之 程式化脈衝。 4.如請求項3之方法，其中： 步驟a)包含施加遞增一第一步長大小（Δν3)之一第一組 141202.doc 201007761 程式化脈衝，且步驟b)包含施加一第二組程式化脈衝， 該第二組之一第一程式化脈衝係自該第一組程式化脈衝 之一最後一個程式化脈衝遞增大於該第一步長大小之 (AV4)。 5. 如請求項4之方法，其中： 該第二組之該第一程式化脈衝係自該第一組程式化脈 衝之該最後一個程式化脈衝遞增該偏移。 6. 如請求項1至5中任一項之方法，其中： r 該第一驗證位準係用於一最高資料狀態（c)，且該至少❿ 一第二驗證位準係用於一第二高資料位準（B)。 7·如請求項1至6中任一項之方法，其中· 步驟c)包含使用一第三驗證位準（VV_A)程式化一第三 組储存元件，該第三驗證位準係小於該第二驗證位準 (VV-B)。 8.如請求項1至7中任一項之方法，其中： 步驟a)及b)允許僅程式化意欲程式化為與該第一驗證 位準相關聯之一資料狀態（C)之儲存元件。 _ 9_如請求項1至8中任一項之方法，其進一步包括： 當已經以減去該偏移之該第—驗證位準驗證了該第_ 組儲存元件中之一具體數目或部分之儲存元件時結束步 驟 a) 〇 - 10.如請求項1至8中任一項之方法，装由 本兵中步驟a)包括施加程 式化脈衝，該方法進一步包括·· 當已經施加了一具體數目之該等程式化脈衝時結束步 I41202.doc * 2 - 201007761 驟a)。 11_如请求項丨至8中任一項之方法其中步驟幻包括施加程 式化脈衝，該方法進一步包括： 备在已經以減去該偏移之該第一驗證位準驗證了該第 一組儲存元件中之一具體數目或部分之儲存元件之後已 涇施加了 —具體數目之額外程式化脈衝時結束步驟a)。 12. —種非揮發性儲存裝置，其包括：

   第一（C)及第二（a、B)組儲存元件；及 與該第一及第二組儲存元件通信之至少 (1210、1250)，該至少一個控制電路：昀使用減去一偏 移（^VV-C-VV-CLL)之一第一驗證位準（vv c)對該第一 組儲存元件執行程式化作f以區分較慢（6 i q )與較快 (620)程式化儲存元件，同時鎖定至少該第二組儲存元件 使其免遭程式化’ b)鎖定該等較快程式化储存元件同時 使用該第-驗證位準（VV.C)繼續程式化料較慢程式化 儲存元件且同時繼續鎖定該至少一第二組儲存元件，且 c)鎖定該等較慢程式化儲存元件同時使用該第—驗證位 準重新開始程式化料較快程式化儲存元件且同時使用 至:一第二驗證位準（VV_B)程式化該至少—第二組儲存 凡件，該k驗證位準係小於減㈣偏移之 位準。 不纸詨 13. 如請求項12之非揮發性儲存裝 在使用減去該偏移之該第一 元件執行該程式化作業之前， 置，其中： 驗證位準對該第一組儲存 該至少—個控制電路對該 141202.doc 201007761 第 儲存元件及該第二纽儲存元件執行程式化作業， 包含在a)之前施加遞增一第一步長大小（Λνι)之程式化脈 衝其中該等較快程式化儲存元件之該鎖定包含施加遞 增較高之第二步長大小（Δν5)之程式化脈衝。 14. 如請求項13之非揮發性儲存裝置，其中： 為使用減去該偏移之該第一驗證位準對該第一組儲存 元件執行該等程式化作業，該至少一個控制電路施加遞 増一第一步長大小（AV3)之一第一組程式化脈衝，且為 鎖定該等較快程式化儲存元件，該至少一個控制電路施 加一第二組程式化脈衝’該第二組中之一第一程式化脈 衝係自該第一組程式化脈衝中之一最後一個程式化脈衝 遞増大於該第一步長大小之（Δν4)。 15. 如請求項14之非揮發性儲存裝置，其中： 該第二组之該第一個程式化脈衝係自該第一組程式化 脈衝之該最後一個程式化脈衝遞增該偏移。 141202.doc -4-