TW201014197A - Digital-to-analog converter - Google Patents

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201014197 六、發明說明： 【發明所屬之技術領域】 本說明書之標的物一般而言係關於數位至類比轉換器。 【先前技術】 一數位至類比轉換器（DAC)係一種用於將一數位程式碼 轉換為一類比信號之裝置。舉例而言，一 DAC可將一 8位 元數位信號轉換為具有表示數位程式碼之一振幅之一輸出 電壓或電流。DAC之兩個共同實例係「R-串」DAC及「R-® 2R梯形」DAC。另一實例係並聯電阻器架構（RRA)DAC。 PRA-DAC勝過「R-串」DAC及「R_2R梯形」DAC之優點 包含：與「R-2R梯形」DAC相比，PRA-DAC具有一恆定 輸出阻抗及固有單調性。 當一輸入（例如，一數位程式碼）改變時，一 DAC之輸出 (例如，一類比信號）在稱為一穩定時間之一延遲後穩定至 一值。該穩定時間相依於該DAC之輸出電阻Rout及在該 DAC之輸出處之一電容性負載CL。特定而言，該穩定時間 相依於可由Rout及CL之乘積界定之一時間常數。該穩定時 間可限制該DAC之一轉換速度。 【發明内容】 本發明揭示一種PRA-DAC。該PRA-DAC可操作以增加 其轉換速度。 該PRA-DAC之一優點係：其轉換速度可增加而⑴不影 響電阻器匹配，藉此維持該PRA-DAC之線性；且（ii)不增 加一精細穩定週期期間之功率消耗。 142358.doc 201014197 【實施方式】

實例性PRA-DAC 圖1係圖解說明一實例性PRA-DAC 100之一示意性電路 圖。在此實例中，PRA-DAC 100係接收具有N個位元之一 數位輸入D(例如’ d〇、d!、…、dn)之一 N位元DAC。基 於一所接收之D，PRA-DAC 100產生一類比電壓輸出 Vout。在一個實例中，Vout可隨D單調地增加。例如，若 Di>D2 ’ 則 VoutD1>VoutD2。 PRA-DAC 1 00包含一電阻網路。該電阻網路包含2>J組並 聯電阻元件110。在某些實施方案中，一電容性負載cl可 在PRA-DAC 100之輸出處耦合至該電阻網路。在此實例 中’該等組並聯電阻元件11〇中之每一者包含一電阻元件 RA及一電阻元件RB。該等組並聯電阻元件11〇具有大致相 同之電阻R=RA+RB。該等組並聯電阻元件中之一者丨丨〇a 連接至接地GND。該等組並聯電阻元件中之2n_丨者丨丨〇b耦 合至一第一開關網路。該第一開關網路包含開關s i、 S2、…、S2N-1。控制待被連接至一參考電壓 Vref或連接至GND之該2N-1組並聯電阻元件u〇b。 S1至S2N-1基於由一解碼器12〇產生之一控制字來連接該 等組並聯電阻元件1 i 0b。舉例而言，s丨至S2n_丨可經組態 使得：若接收到表示邏輯丨之一控制信號，則一開關將一 經連接之電阻器連接至心“；且若接收到表示邏輯〇之一 控制信號，則該開關將該經連接之電阻器連接至gnd。亦 可使用其他參考位準。在某些實施方案中，—開關可係經 142358.doc 201014197 加偏壓以起一開關之作用之一電晶體。可能有其他實施方 案。 解碼器120基於所接收之D產生一 2N-1位元控制字。在某 些實鉍方案中，該控制字中之每一控制位元對應於開關si 至S2 -1中之一者。基於該對應控制位元，s丨至s2N_ 1可將 該等組並聯電阻元件110b連接至Vref^GND。在某些實施 方案中，該控制字可係D之一經解碼表示。對於一給定 D(例如，D係〇與2'丨之間的一整數），2\丨個控制位元中 之D者可處於邏輯丨且該等控制位元中之2N_D者可處於邏輯 〇。在某些實施方案中，由於解碼器12〇經組態以產生2n] 個控制信號中處於邏輯iiD者，因此該等組並聯電阻元件 110中之D者被連接至化“且”七個電阻器被連接至gnd。 因此，PRA-DAC 100可基於連接至化#之該等組並聯電 阻元件110與連接至GND之該等組並聯電阻元件n〇之間的 一分壓產生V〇u\在某些實施方案中，心“與¥〇加之間的 ❹ 等，電阻大約為D，且V〇ut與GND之間的等效電阻大約為 。PRA-DAC 100可根據以下方程式基於D(v〇ut(D))產 生 Vout : PRA-DAC 100可產生相對於D基本單調之v〇ut(D)。舉例 而言，當D以1遞增（例如，自D遞增至D+1)時，將額外電 阻元件連接至Vref。因此，Vout(D)小於v〇ut(D+1)。在某 些實施方案中，PRA_DAC 100之單調性質大致獨立於該等 142358.doc 201014197 組並聯電阻元件11 〇之匹配品質。舉例而言，若該等組並 聯電阻元件11 〇匹配不佳，從而導致跨越該等組並聯電阻 元件110之高度變化之電阻，則仍可大致保持PRA-DAC 100之單調性質，此乃因仍有較多之電阻連接至Vref。 如所示，PRA-DAC 100自Vref汲取一參考電流Iref。在 此實例中，Iref首先自Vref處之一節點穿過D組並聯電阻元 件110流至Vout處之一節點，且然後自Vout穿過2N-D組並 聯電阻元件110流至GND。端視D，Iref(D)可表達為：

Iref{D) = — · {Vref - Vout(D)) R 及

2N -D

Iref(D) = -~~-Vout(D)

R 根據以上方程式，Iref(D)可表達為： τ " ηΛ Vref

Iref{P) = ~R-

~D + 2N-D 藉由重排以上方程式，Iref(D)可表達為： /re/(Z)) = Z)’(2w-D)·^^ 或

Iref(D) = D-(2N-D)~ κ 其中= ¥。 注意，Iref(D)係相依於D之一二階多項式。Iref(D)在 D=0時具有最小值。Iref(D)之該最小值為：

Imm=Iref(D = 0) = 0 142358.doc 201014197 在中間標度（2+1)處，Iref(D)增加至一最大值。Iref(D) 之該最大值為： ：lref{D = 2^-1) = 1N~2

Vref ：22 N-2

LSB R R 在中間標度之後，Iref(D)對稱地減小至：

Iref(D = 2N -1) = 2N-l Vref ~Ύη

R

R 參 PRA-DAC 100在D處之輸出電阻（Rout(D))包含與並 聯之電阻万。解該等效電阻，Rout(D)可表達為 ，其中 Rout獨立於 D。 穩定時間及轉換速度 當D改變時，Vout(D)在稱為穩定時間tSETTLE之一延遲之 後穩定至一值（例如，一終值）。舉例而言，當Vout(D)與 相差小於f (例如， Vout(D)可視為已穩定至其終值。

Vout(D)-(D

Vref、 LSB 丁 )時

由於PRA-DAC 100之一轉換速度fs(例如，D之改變速率） 1 k 相依於t^ETTLE ,因此f*S不會大於7 。舉例而言，端視D之 1 SETTLE 改變速率，例如，D之一週期）時之Vout(D)可與 LSB 相差大於f (例如， 之一最大值可表達為： Λ

^SETTLE

)。因此，fS 如先前所解釋5 t^ETTLE相依於TdAC。TDAC可表達為

rDAC =Rout.CL = l.CL 142358.doc 201014197 對於——階系統，Vout(D)以指數方式穩定且可表達 為：

Vout{t) = Vout(t = 0) + [Vout(t = 〇〇) - Vout(t = 0)] [1 - exp(---—)]

rDAC f = 時之V〇ut⑴可表達為： 表達式[1]

Vout (t = xOAC) = Vout {t = (S) + \y〇ut (t = c〇)-Vout (f = 0)]-[l-exp(^)]藉由

TDAC 簡化，可表達為：

Vout(t = tdac) w Vout{t = 0) + 0.63 ·[Vout(t = 〇〇) - Vout(t = 0)] 對於--階系統，tSETTLE與之間的關係亦可相依於 N。同樣地，當Vout(D)與相差小於時，Vout(D) 可視為已穩定至其終值。此條件亦可表達為： 表達式[2] 、T, / 、 LSB Vref

Vout(t = 〇〇) — Vout{t = tSETTLE ) < 2 = 2^/+1 一般而言，= 〇) = 0且F〇M汾=0) = 0。藉由使用表達式 [1]，Vout(t)可表達為： 表達式[3]

Vout(t) = Vref · [1 - exp(--—)]

TDAC 藉由使用表達式[3]及表達式[2]，該條件可表達為：

Kre/-Fre/.[l-exp(-〈紫，或 TDAC / eXp(_kn^)< 1 τΏΑ€ 2 藉由使用納皮爾（neperian)對數，該條件可表達為： ln[exp(-^^)]<ln[丄]，或 TDAC 2 142358.doc 201014197 -^^<-(iV + l)-ln(2)

TDAC 因此，該條件可表達為： ^SETTLE〉(Y + 1) . ln(2) . r似c， tSETTLE > (TV +1) · ln(2) · Rout · CL 5 或

tsETTLE > (W +1) · ln(2). y CZ 實例性PRA-DAC之轉換速度

I 如先前所論述’ fs相依於tsETTLE ’ tsETTLE相依於TDAC，且 在 t:dac相依於Rout。因此，可藉由減小PRA-DAC 1 00之Rout 來減小tSETTLE。永久地減小R〇Ut可導致增加的功率消耗可 與Rout之減小成比例。此外，舉例而言，減小該PRA-DAC 中之電阻元件的電阻可降低電阻器匹配（例如，匹配該等 組並聯電阻元件11 0中之實際電阻值，包含RA及RB之實際 電阻值）的品質。舉例而言，在各種實施例中，電阻器 RA(例如，耦合至S1之RA、耦合至S2之RA及耦合至S3之 R A等等）之實際電阻值宜經匹配或係大致相同的值。作為 _ 另一實例，電阻器RB(例如，耦合至S1'之RB、耦合至S2’ 之RB及耦合至S3’之RB等等）之實際電阻值宜經匹配或係大 致相同的值。 若該等電阻元件之電阻減小，則該電阻器匹配可變得 (例如）較易受寄生電阻（例如，電阻器之間的開關及金屬佈 線的寄生電阻）之影響。由於該等組並聯電阻元件110之實 際電阻可能不是大致相同的值，因此（例如）連接至Vref之 該等組並聯電阻元件110之間的分壓可變化，藉此影響 Vout。由於PRA-DAC 100之線性相依於該電阻器匹配，因 142358.doc 201014197 此該線性可減小。 參照圖1，PRA-DAC 100可操作以暫時減小Rout。在解 碼器120處接收之一第一輸入信號PHI1(例如，一時脈信 號）可設定fs。該等組並聯電阻元件11 〇中之電阻元件RA可 耦合至一第二開關網路。該第二開關網路包含開關S0’、 SI1、S2’、…、S(2N-1)·。該第二開關網路可操作以回應於 一第二輸入信號PHI2而使電阻元件RA短路。舉例而言， 當PHI2係高（例如，由邏輯1表示）時，該第二開關網路可 使電阻元件RA短路。另一選擇係，當PHI2係低（例如，由 邏輯0表示）時，該第二開關網路斷開。可使用其他參考位 準。 當該第二開關網路斷開時，該等組並聯電阻元件1 10具 有一電阻R=RA+RB。使電阻元件RA短路致使該等組並聯 電阻元件110具有一電阻R=RB。由於及0⑽Φ)=歹，因此Rout 減小。因此’ Td AC及t SETTLE減小’且f*S可增加。 圖2係包含圖1之PRA-DAC中之可調整電阻元件之實例性 電阻值之一圖示200。圖示200亦包含用來操作（例如，斷 開及導通）圖1之S1至S2N-1之一控制信號S。如圖2中所 示，PHI 1可用來暫時減小Rout。 PHI2可相依於PHI1。特定而言，PHI2在PHI1之一時脈 週期之一第一部分内可係高的。該第一部分可對應於一粗 略穩定週期，其中R=B。在粗略穩定期間，Vout(t)因一對

RB 應時間常數〜。而穩定。PHI2之第一部分之後可跟 隨有PHI1之時脈週期之一第二部分，其中PHI2係低的。該 142358.doc -10- 201014197 第二部分對應於一精細穩定週期，其中R=RA+RB。在精 + 細穩定期間，Vout(t)因一對應時間常數 TDAC2=飞N CL而穩 定。

由於Rout在PHI1之時脈週期之第一部分期間暫時減小， 因此TdaC及〖SETTLE可在PHI 1之時脈週期之第一部分期間減 小。此外，由於R可在PHI1之時脈週期之一第二部分期間 等於（RA+RB)，因此PRA-DAC 100之線性可在PHI1之時脈 週期之第二部分期間維持。此外，PRA-DAC 100之增加之 功率消耗可限制於PHI1之時脈週期之第一部分。 圖3係圖解說明實例性穩定時間之一圖示300。特定而 言，圖3圖解說明其中灿=>·之一 PRA-DAC之實例性穩定 i 。 RB RA + RB 3-RB , ^ 時間。因此，tdac\ = 2> .(ji 且 t^aci - 2N - CL = 2n~CL。當 R〇ut暫時 減小時，Vout在i=tDAC時穩定至一終值之大約63%(例如， 如由曲線3 10所圖解說明），此比Rout未暫時減小時（例如， 如由曲線320在i=TDAC時所圖解說明）快大約三倍。此外， 當 R〇Ut暫時減小時》tsETTLEl<tsETTLE2。 在該實例中，已組態PHI2以使一粗略穩定週期等於 tdac。在粗略穩定之後，跟隨其後之一精細穩定週期對應 於tdac。在某些實施方案中，可產生PHI2以使得PHI2在 PHI1之整個時脈週期内係高的。亦可能有其他組態。 儘管描述了一 PRA-DAC之一個實施方案（例如，圖1之 PRA-DAC 100)，但亦可能有其他實施方案。舉例而言， PRA-DAC可包含允許該PRA-DAC暫時減小Rout之其他架 構。舉例而言，可使用其他類型之電阻元件（例如，電晶 142358.doc 201014197 體）。作為另一實例，PRA-DAC之電阻元件可係可調整電 阻元件（例如，可變電阻器）。作為另一實例，圖1之該等組 並聯電阻元件110可替代地包含並聯之切換式電阻器。 本文已描述本發明的若干實施方案。然而，將瞭解，可 在不背離本發明之精神及範疇之情形下做出各種修改。因 此，其他實施方案亦歸屬於以下申請專利範圍之範疇内。 【圖式簡單說明】 圖1係圖解說明一實例性PRA-DAC之一示意性電路圖； 圖2係包含圖1之PRA-DAC中之可調整電阻元件之實例性 電阻值之一圖示；及 圖3係圖解說明實例性穩定時間之一圖示。 在各圖式中，相似之參考符號指示相似之元件。 【主要元件符號說明】 100 PRA-DAC 110a 電阻元件 110b 電阻元件 120 解碼器 142358.doc - 12-

Claims (1)

1. 201014197 七、申請專利範圍： 1 一種數位至類比轉換器（DAC)，其包括： 一電阻網路，其包含一組電阻元件，該電阻網路具有 一第一電阻及一第二電阻，該第一電阻用於至少由一電 容性負載及該第一電阻確定之該DAC之一穩定時間之一 第-部分’該第二電阻用於至少由該電容性負載及該第 ❹ 二電阻確定之該DAC之該穩^時間之—第二部分，其中 s亥第二電阻大於該第一電阻；及 一第—開關網路，其耦合至該組電阻元件，且可操作 以回應於-第-輸人信號及—控制信號而自該組電阻元 件中選擇一個或多個電阻元件。 月求項1之DAC，其中該第二部分跟隨在該第一部分 之後。 3.如請求MUAC，纟中該組電阻元件包含若干子組電 阻兀件’該等子組電阻元件各自包含串聯耦合至一第二 電：元件之-第一電阻元件，該第二電阻元件並聯輕合 至第二開關網路’該第二開關網路可操作以接收—第 二輸入信號，且在該穩定時間之該第一部分内 二 電阻元件短路。 4·如請求項丨之！^^其中該組電阻 Φ - 丨卞匕3 弟—子組 電几件及一第二子組電阻元件，嗜篦-;鈀帝„ °亥第一子組電阻元件 祸口至〜第二開關網路，該第_ 於一楚 開關網路可操作以回應 於一弟二輸入信號而在該第一電阻與該第二電阻之 換該電阻網路。 4切 142358.doc 201014197 5. 如請求項4之DAC，其中螻箆-於λ於认， Τ聚弟—輸入k號相依於該第一 輸入信號。 6. 如請求項1之DAC，其中該雷咀锎炊过仏 、τ邊电丨丑網路可操作以耦合至該 電容性負载。 7. 如請求項6之DAC，盆中嗜DAr^兮從—士 ，、甲為UAL之該穩定時間等於該 DAC之—輸出電阻與該電容性負載之—電容之一乘積。 8·如請求項1之DAC，進一步包括： 一解碼器，其耦合至該第一開關網路，且可操作以產生 該控制信號。 9. 一種方法，其包括： 回應於一第一輸入信號及一控制信號，自一數位至類 比轉換器（DAC)之一電阻網路中之—第一組電阻元件中 選擇一個或多個電阻元件；及 將該電阻網路之一電阻自一第一電阻切換至一第二電 阻，該第一電阻用於至少由一電容性負載及該第一電阻 確疋之該DAC之一穩定時間之一第一部分，該第二電阻 用於至少由一電容性負載及該第二電阻確定之該DAC之 該穩定時間之一第二部分，其中該第二電阻大於該第一 電阻。 10. 如請求項9之方法，其中該第二部分跟隨在該第一部分 之後。 11 ·如印求項9之方法’其中切換該電阻網路之一電阻包 括： 回應於一第二輪入信號而使該第一組電阻元件中之一 142358.doc 201014197 子組電阻元件短路β 12_如請求項9之方法’其中該DAC之該穩定時間等於該 DAC之一輸出電阻與耦合至該dac之該電容性負載之一 電容之一乘積。 1 3 . 一種數位至類比轉換器（DAC)，其包括： 一電阻網路’其包含一第一組電阻元件；及 一第—開關網路’其耦合至該電阻網路，且可操作以 回應於一第一輸入信號及一控制信號而自該第一組電阻 元件中選擇一個或多個電阻元件， 其中該第一組電阻元件具有一可調整電阻，該可調整 電阻可操作以暫時減小該dac之一輸出電阻。 14. 如明求項丨3之DAC ,其中該電阻網路可操作以耦合至一 電容性負載。 15. 如叫求項14iDAC，其中該DAC之一穩定時間等於該 DAC之該輸出電阻與該電容性負載之一電容之一乘積。 1 6 ·如明求項丨3之DAC，其中該第一組電阻元件包含具有一 可變電阻之電阻元件。 1 7·如明求項丨3之DAC，其中該第一組電阻元件包含若干子 組電阻元件’該等子組電阻元件各自包含串聯耦合至一 第二電阻元件之一第一電阻元件，該第二電阻元件並聯 耦合至一第二開關網路，該第二開關網路可操作以接收 一第二輸入信號且使該第二電阻元件短路。 18.如請求項13之dac，進一步包括： 一解碼器，其耦合至該第一開關網路，且可操作以產 生該控制信號。 142358.doc