TW201225302A - Thin film transistor - Google Patents

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Chun-Yao Huang
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201225302 AU1011079 36755twf.doc/n 六、發明說明： 【發明所屬之技術領域】 本發明是有關於-種半導體元件，且特別是有關於一 種薄膜電晶體。 【先前技術】
Ik著現代#訊科技的進步，各種不同規格的顯示器已 Φ 被廣泛地應用在消費者電子產品的螢幕之中，例如手機、 葦圮型電腦、數位相機以及個人數位助理(pDAs)等。在這 二顯示器中，由於液晶顯示器（liquid cryStai diSpiayS，lcd^) 及有機電激發光顯示器（〇rganic mectr〇luminesence Display，0ELD或稱為0LED)具有輕薄以及消耗功率低的 優點’因此在市場中成為主流商品。LCD與OLED的製程 包括將半導體元件陣列排列於基板上，而半導體元件包含 薄膜電晶體(thin film transistors, TFTs)。 傳統上來說，薄膜電晶體包括頂閘型薄膜電晶體 鲁 （t0P_gate TFTs)以及底閘型薄膜電晶體（bottom-gate TFTs)。這些TFTs只有(僅有）一層半導體層作為主動層或 通道層，因此，若受到前光源、背光源或外界光源的照射， 則TFTs的半導體層很容易產生光漏電流(photo current leakage)。光漏電流會導致殘影進而使顯示器的顯示品質下 降。 【發明内容】 201225302 AU1011079 36755twf.doc/n 有鑑於此，本發明提供一種可以降低光漏電流的薄膜 電晶體。 本發明提出一種薄膜電晶體，其包括閘極、電極對、 配置於閘極與電極對之間的第—半導體層以及配 置於第一 半導體層與電極對之間的半導體疊層。半導體疊層包括第 二半導體層以及至少-半導體層組。第二半導體層鄰近於 電極對設置’半導體層组包括第三半導體層以及第四半導 體層。此外，第三半導體層炎於第二半導體層與第四半導 體層之間。制是’第三半導體層之導電率實質上小於第 二半導體層之導電率及第四半導體層之導電率。 本發明另提出-種薄膜電晶體，其包括閘極、電極 對、以及配置於雜上或置於祕下方的半導體層。半 導體層包括至少-個第—半導體區域、至少—個第二半導 體區域以及至少-個半導體區域組。第二半導體區域配置 於第-半導體區域之至少—侧，半導體區域組包括第三半 導體區域以及第四半導體區域。此外，第二半導體區域與 第四半導體區域包夾第三半導體區域。制是，第三半 體區域之導群實質上小料二半導域之導^ 四半導體區域之導電率。 基於上述，本發明之TFT具有至少一半導 包含第三半導體層及第四半導體層，且第三半導體3層之^ 電率實質上小於第四半導體層之導電率。因此，在^三 導體層與第四半導體層的接面加⑽⑽可形成内建電^以 作為電洞阻障(hole barrier·)之用。在半導體疊層中的電洞阻 201225302 AU1011079 36755twf.doc/n 障可以有效地降低TFT的光漏電流。 為讓本發明之上述特徵和優點能更明顯易懂，下文特 舉實施例，並配合所附圖式作詳細說明如下。 . 【實施方式】 第一實施例 圖1是依照本發明之第一實施例之一種TFT的剖面示 • 意圖。圖1A是圖1中之區域R的局部放大示意圖。請參 照圖1與圖1A，本實施例中之薄膜電晶體包括閘極〇、電 極對S與D、第一半導體層1〇4以及半導體疊層。 务閘極G配置於基板100上。基板1〇〇可以由破螭、石 英、有機聚合物（organic polymer)、非光透射/反射 (non-light-transmissive/reflective)材料（例如導電物質、金 屬、晶圓、陶瓷等）或其他適合的材料製作而成。當基板 100是由導電物質或金屬製作而成時，則會覆蓋_=邑緣 層（未繪示)在基板100上以防止短路。此外，基於導電率 攀財量’閘極Git常由金屬材料製作而成。根據本發明的 其他實施例，閘極G也可以由其他的導電材質(例如合金、 金屬氮化物、金屬氧化物、金屬氮氧化物或其他適合的材 料）或疋由包含金屬材料及其他導電材料之堆疊層製作而 成。 在本貝％例令’絕緣層102更進一步地配置於基板1〇〇 上以覆蓋閘極G。絕緣層1〇2在此可稱為閘絕緣層。絕緣 層102可以由無機材料(例如氧化石夕、氮化石夕或氮氧化石夕）、 201225302 AU1011079 36755twf.doc/n 有機材料或是由包含絕緣材料及其他絕緣材料之堆疊層製 作而成。 第一半導體層104配置於閘極α上方的絕緣層1〇2 上。第一半導體層104在此可稱為通道層或主動層。第一 半導體層104包括含矽半導體材料或金屬氧化物半導體材 料。其中，含矽半導體材料可為本質（或稱為本徵)半導體 材料，其例如是非晶矽、多晶矽、微晶矽或單晶矽等。而 金屬氧化物半導體材料包括銦鎵鋅氧化物 (Indium-Gallium-Zinc Oxide, IGZO)、銦辞氧化物 (Indium_Zinc Oxide, IZO)、嫁辞氧化物（Gallium-Zinc Oxide, GZO)、鋅錫氧化物(zinc-Tin Oxide，ZTO)、銦錫氧化物 (Indium-Tin Oxide，ΙΤΟ)或其他適合的金屬氧化物半導體 材料。在其他的實施例中’第一半導體層1〇4也許且有卓 低的導電率。 ^
電極對S與D配置於第一半導體層上，電極對8、D 在此分別稱為源極與汲極。基於導電率的考量，源極s與 沒極D通常由金屬材料製作而成。根據本發明的其他實施 例，源極S與汲極D可以由其他的導電材質(例如合金、 金屬氮化物、金屬氧化物、金屬氮氧化物或其他適合的材 料）或是由包含金屬材料及其他導電材料之堆疊層製作而 成。 半導體疊層110配置於第一半導體層1〇4與電極對 S，D之間。根據一實施例，半導體疊層11〇包括第二半導 體層108以及至少一半導體層組106。本發明並未限制半 201225302 AU1011079 36755twf.doc/n 導體層組106的數目。為了清楚地說明本實施例，本實施 例中是以在半導體疊層11〇中形成一組半導體層組1〇6為 例來§兒明。然而，在其他的實施例中，也可以在半導體疊 層110中形成兩組或兩組以上之半導體層組1〇6。在此， 半‘體¾:層110可稱為歐姆接觸層（〇hmic contact iayer)。 第二半導體層108鄰近於電極對s,D設置。在本實施 例中，第二半導體層108配置於第一半導體層1〇4與電極 對S，D之間且與電極對s,D接觸。第二半導體層ι〇8之導 電率貫貝上大於第一半導體層104之導電率。第二半導體 層108包括、纟里摻雜的含石夕(d〇pe(j silicon-containing)半導體 材料或金屬氧化物半導體材料。其中，經摻雜的含石夕半導 體材料可為摻雜非晶矽、摻雜多晶矽、摻雜微晶矽或摻雜 單晶矽等。而金屬氧化物半導體材料是富含金屬（Inetal_rich) 的金屬氧化物半導體材料，例如是富含金屬的銦鎵鋅氧化 物(Indium-Gallium-Zinc Oxide，IGZO)、富含金屬的銦辞氧 化物(Indium-Zinc Oxide，IZO)、富含金屬的鎵鋅氧化物 (Gallium-Zinc Oxide，GZO)、富含金屬的鋅錫氧化物 (Zinc-Tin Oxide，ZTO)、富含金屬的銦錫氧化物(Indium Tin Oxide，ITO)或其他適合的富含金屬的金屬氧化物半導體材 料’以使第二半導體層108實質上大於第一半導體層1〇4 之導電率。 所述至少一半導體層組106包括第三半導體層1〇6a 以及第四半導體層106b。第三半導體層106a夹於第二半 導體層108與第四半導體層106b之間，且第四半導體層 201225302 Λυινιιυ79 36755twf.doc/n 106b夾於第三半導體層i06a與第一半導體層ι〇4之 特別是’第三半導體層106a之導電率實質上小於 : 體層108之導電率及第四半導體層1〇6b之導電 第三半導體層lG6a之導電率實質上大於或等於第導 體層HM之導電♦。根據本實施例中，第三半導體層驗 的材質與第-半導體層104的材質相同或類似例來 說]第三半導體層l〇6a包括含料導體材料或金屬氧化物 半導體材料。所述含矽半導體材料可為本質（或 半導體材料，其例如是未經摻雜(non_doped)非~晶石夕、未^呈 換雜多晶石夕、未經摻雜微晶石夕或未經摻雜單晶石夕等。而金 屬氧化物半導體材料包括銦鎵辞氧化物 (Indium-Gallium-Zinc Oxide, IGZO)、銦鋅氧化物 (Indium-Zinc Oxide，IZO)、鎵鋅氧化物(Gallium-Zinc Oxide, GZO)、鋅錫氧化物(Zinc-Tin Oxide，ZTO)、銦錫氧化物 (Indium-Tin Oxide，ΙΤΟ)或其他適合的金屬氧化物半導體 材料。金屬氧化物半導體材料較佳的是選擇是富含氧 (oxygen-rich)的金屬氧化物半導體材料，例如是富含氧的 銦鎵鋅氧化物(Indium-Gallium-Zinc Oxide，IGZO)、富含氧 的錮鋅氧化物(Indium-Zinc Oxide, IZO)、富含氧的鎵鋅氧 化物（Gallium-Zinc Oxide，GZO)、富含氧的鋅錫氧化物 (Zinc-Tin Oxide, ZTO)、富含氧的銦錫氧化物(Indium-Tin Oxide，ITO)或其他適合的富含氧的金屬氧化物半導體材 料。 再者，第四半導體層l〇6b的材質與第二半導體層 201225302 AU1011Q79 36755twf.doc/n 的材貝相同或類似。舉例來說，第四半導體層1〇6b包括經 枱錶的含石夕半導體材料或金屬氧化物半導體材料。所述經 摻^的含矽半導體材料可為摻雜非晶矽、摻雜多晶矽、摻 矽或摻雜單晶矽等。而金屬氧化物半導體材料是富 含金屬的(metal-rich)金屬氧化物半導體材料，例如是富含 ，屬的銦鎵鋅氧化物(Indium_Gallium Zinc 〇xide，IGZ〇卜 虽含金屬的銦辞氧化物(Indium-Zinc Oxide, IZO)、富含金 屬，鎵鋅氧化物(Gallium_Zinc 〇xide，GZ〇)、富含金屬的辞 錫氧化物(Zinc-Tm Oxide，ZTO)、富含金屬的銦錫氧化物 (Indium-Tin Oxide, ITO)或其他適合的富含金屬的金屬氧 化物半導體材料。 如圖1所示之本實施例 丹々十導體疊層1ιυ， 其包括第二半導體層108、第三半導體層1〇6a以及第四半 導體層祕’且半導體疊層110位於第一半導體層1〇4斑 電極對S，D之間。第三半導體層1〇如之導電率實質上小於 第-半導體層1G8之導電率及第四半導體層祕之導電 率。當未施加偏壓於所述TFT時，在第三半導體層1〇6a 與第四半導體層106b之接面形成有内建電場E3以作為電 洞阻障，如圖1A戶斤示。更詳細地說，因為第三半導體層 l%a之導電率(例如以未經_的切半導體材料作為^ :)實質上小於第四半導體層_之導電率(例如以經推 雜的含料導·料作為範例），所以在第四半導體層勵 中的栽子(例如自由電子)會擴散至第三半導體層1〇;，使 付空間電荷(space_charge)區域分佈在靠近所述接面之第四 201225302 AU1U11U79 36755twf.doc/n 半導體層106b中。換句話說，内建電場E3的形成是因為 第二半導體層l〇6a與第四半導體層1〇讣之間的接面具有 離子化(ionized)的載子之故。特別是，第二半導體層1〇8 與第二半導體層106&之間所形成的内建電場m之方向與 内建電場E3之方向相反，且第四半導體層1〇6b與第一半 導體層104之間所形成的内建電場E2之方向也與内建電 場E3之方向相反。倘若TFT產生光電流，則内建電場£3(作 為電洞阻障之用）便能有效地抑制電洞流從第一半導體層 104注入源極S，因而可降低TFT的光漏電流。 圖2是依照本發明之第一實施例之TFT的剖面示意 圖。圖2所不之實施例相似於圖1所示之實施例，因此圖 2中與圖1相同元件以相同標號表示，且在此不予贅述。 圖2所示之實施例與圖丨所示之實施例不同之處在於 更包括附加半導體層（additional semiconductor layer)120， 其配置於半導體疊層110之第二半導體層108與電極對 S，D之間。此附加半導體層12〇的材質與第一半導體層1〇4 及第二半導體層106a的材質相同或類似。因此，附加半導 體層120包括含矽半導體材料或金屬氧化物半導體材料。 所述含矽半導體材料可為本質（或稱為本徵)半導體材料， 其例如是非晶矽、多晶矽、微晶矽或單晶矽等。而金屬氧 化物半導體材料包括銦鎵鋅氧化物(Indium_Gamum Zinc Oxide，IGZO)、銦鋅氧化物(Indium Zinc ㈤和，IZ〇)、鎵鋅 氧化物(Gallium_Zinc 〇xide, GZ〇)、鋅錫氧化物(zinc Tin 0xide’ ZT0)、銦錫氧化物(Indium-Tin Oxide，ITO)或其他適 201225302 AU1011079 36755twf.doc/n 合的金屬氧化物半導體材料。 圖3是依照本發明之第一實施例之TFT的剖面示意 圖。圖3所示之貫施例相似於圖1所示之實施例，因此圖 3中與圖1相同元件以相同標號表示，且在此不予贅述。 圖3所示之實施例與圖1所示之實施例不同之處在於TFT 更包括緩衝層（buffer layer)130，其配置於第一半導體層 104與半導體疊層110之第四半導體層1〇沾之間。特別 φ 疋，緩衝層130之導電率從第一半導體層104往半導體疊 層110之第四半導體層l〇6b逐漸增加。更詳細地說，靠近 第一半導體層104的緩衝層130之導電率實質上小於靠近 半導體疊層110之第四半導體層1〇6b的緩衝層13〇之導電 率，且緩衝層130之導電率從第一半導體層1〇4往半導體 疊層110之第四半導體層10613逐漸增加。緩衝層13()可以 由具有梯度摻雜濃度(gradient dopant concentration)的摻雜 含石夕半導體材料來形成’或是由具有梯度氧濃度(gradient oxygen)或梯度金屬濃度的金屬氧化物半導體材料來形 鲁 成。上述之經摻雜的含矽半導體材料可為摻雜非晶矽、摻 雜多晶矽、摻雜微晶矽或摻雜單晶矽等。金屬氧化物半導 體材料包括銦鎵鋅氧化物（Indium_Gallium_Zinc 〇xide, IGZ〇)、銦鋅氧化物(Indium-Zinc Oxide, IZO)、鎵鋅氧化物 (Gallmm-Zinc 〇xide，GZ〇)、鋅錫氧化物(zinc 丁化 〇xide， ζτο)、銦錫氧化物(IndiumTin 〇xide，IT〇)或其他適合的金 屬氧化物半導體材料。在另一實施例中，圖2中的附加半 導體層120也可以應用在圖3的結構中。 11 201225302 AU1011079 36755twf.doc/n 圖4是依照本發明之第一實施例之一種TFT的剖面示 意圖。圖4所示之實施例相似於圖1所示之實施例，因此 圖4中與圖1相同元件以相同標號表示，且在此不予資述。 圖4所示之實施例與圖丨所示之實施例不同之處在於TFT 更包括介電島狀物(dielectric island)140，其配置於第一半 導體層104上以及位於第一半導體層1〇4與半導體疊層 no之間。介電島狀物14〇也可稱之為糊終止(etc^g =)島狀物’用以保護第一半導體層刚。介電島狀物i4〇 、氮氧化♦、氧化石夕或其他適合的介電材質。 的實施财，圖2中的附加半導體層12G及圖3中 3G至少其中之—也可以應用在圖*的結構中。 圖5是依照本發明之第一實施例之 意圖。圖5所示之音/ 徑 U面不 圖5中二S i例相似於圖1所示之實施例，因此 圖二忒;同標號表示’且在此不予賛述。 對S，D配置 1二==，之處在於電極 電極對S，D及絕緣;1〇2 半導體層104配置於 二半導體層108配^带 卜’半導體疊層110之第 配置於第I半導體層‘=對S，D上’第三半導體層106a 第三半導體層1()6/上’:第四半導體層祕配置於 半導體層12〇及圖3中的緩:的::圖2中的附加 應用在圖5的結構中。 θ 乂其中之一也可以
在圖1至圖5所示的TFT 半導體層104下方，+閘極0皆配置於第- TFTs即所謂的底閘型薄膜 12 201225302 AU1011079 36755twf.doc/n 電晶體。然而，本發明並不以此為限，根據其他的實施例， 半導體疊層也可應用在·㈣膜電晶體’如圖6與圖7 所示。 圖6是依照本發明之第一實施例之一種TFT的剖面示 意圖。圖6所示之實施例相似於圖1所示之實施例，因此 圖6中與圖1相同元件以相同標號表示，且在此不予贅述。 圖6所示之實施例與圖1所示之實施例不同之處在於電極 對S，D配置於閘極G下方，且第一半導體層104配置於電 極對S，D及閘極G下方。因此’圖6中之TFT的第—半 導體層104配置於基板100上，半導體疊層no配置於第 一半導體層104上，電極對S, D配置於半導體疊層11〇 上’絕緣層102配置於電極對S, D上，且閘極G配置於絕 緣層102上。在其他的貫施例中’圖2中的附加半導體； 120及圖3中的緩衝層130至少其中之一也可以應用在圖6 的結構中。 圖7是依照本發明之第一實施例之一種TFT的剖面示 意圖。圖7所示之實施例相似於圖1所示之實施例，因此 圖7中與圖1相同元件以相同標號表示，且在此不予贅述。 圖7所示之實施例與圖1所示之實施例不同之處在於電極 對S，D配置於閘極G下方，且第一半導體層104配置於電 極對S，D及閘極G之間。因此，圖7中之TFT的電極對 S，D配置於基板1〇〇上，半導體疊層11〇配置於電極對s D上，第一半導體層1〇4配置於半導體疊層110上，絶緣 層102配置於第一半導體層1〇4上，且閘極G配置於絕緣 13 201225302 AU1011079 36755twf.d〇c/n 層1〇2上。在其他的實施例中，圖2中的附加半導體層 及圖3中的緩衝層13G至少其中之—也可以應用'
結構中。 J 對於上述之TFTs，基於電極對s，D與第一半導體展 10 4之間的電性連接的考量，電極對s，D與半導體叠層1 & 之第二半導體層108接觸為較佳實施例，然而本發明曰 限定於此。 第二實施例 圖8是依照本發明之第二實施例之一種T F τ的剖面示 意圖。請參照圖8，本實施例之薄膜電晶體包括閘極g、 電極對S與D以及半導體層202。 半導體層202配置於基板200。基板200可以由玻璃、 石英、有機聚合物、非光透射/反射材料(例如導電物質、 金屬、晶圓、陶瓷等）或其他適合的材料製作而成。當基板 200是由導電物質或金屬製作而成時，則會覆蓋一層絕緣 層（未繪示)在基板200上以防止短路。半導體層202包括 含矽半導體材料，其例如是多晶矽、微晶矽、單晶矽或非 晶矽。除此之外，半導體層202包括至少一第一半導體區 域210、至少一第二半導體區域212,222以及至少一半導 體區域組214,224。於此，第一半導體區域210可稱作通 道區域或主動區域。 在本實施例中，是以二個第二半導體區域212,222配 置於第一半導體區域210的兩侧’半導體區域組214配置 201225302 AU1011079 36755twf.doc/n 於第一半導體區域210與第二半導體區域212之間，且 導體區域組224配置於第一半導體區域21〇與第二半導沪 區域222之間為例來說明。然而，本發明並未限制第— 導體區域、第二半導體區域及半導體區域組的數量。第二 半導體區域212及半導體區域組214在此可稱作歐姆接^ 區（ohmic contact regions)，同樣地，第二半導體區域222 及半導體區域組224在此也可稱作歐姆接觸區。 半導體區域組214包括第三半導體區域214a以及第 四半導體區域214b，且第三半導體區域214a夹於第二半 導體區域212與第四半導體區域214b之間。半導體區域組 224包括第三半導體區域224a以及第四半導體區域u扑， 且夾第三半導體區域224a失於第二半導體區域222與第四 半導體區域224b之間。 根據本發明的一實施例，第一半導體區域210之導電 率^質上小於第二半導體區域212,222之導電率以及半導 體區域組214,224之導電率。舉例而言，第一半導體區域 210是本質（或稱為本徵)半導體區域或是未經摻雜之半導 體區域’其中第二半導體區域212,222及半導體區域組 214,224為經摻雜的半導體區域(例如是摻雜η型(n-type)或 P型(p-type)的半導體區域）。更特別地是，第三半導體區域 2j4a之導電率（以摻雜濃度為例)實質上小於第二半導體區 域212之導電率（以摻雜濃度為例）以及第四半導體區域 214\之導電率（以摻雜濃度為例）。第三半導體區域224a 之導電率貫質上小於第二半導體區域222之導電率及第四 15 201225302 AU1011079 36755twf.doc/n 半導體㈣224b t導電率。此外，第三半導體區域 214a，224a貫質上大於或等於第一半導體區域21〇之導電 率。 絕緣層204覆蓋半導體層2〇2，絕緣層2〇4在此稱作 閘絕緣層。絕緣層204可以由無機材料(例如氧化矽、氮化 石夕或氮氧化朴有機材料或是由包含絕緣材料及其他絕緣 材料之堆疊層製作而成。 閘極G配置於絕緣層204上。基於導電率的考量，閘 極G通常由金屬材料製作而成。輯本發明的其他實施 例，閘極G可以由其他的導電材質(例如合金、金屬氮化 物、金屬氧化物、金屬氮氧化物或其他適合的材料)或是由 包含金屬材料及其他導電材料之堆疊層製作而成。 保護層206進一步地覆蓋在閘極G上。保護層2〇6可 以由有機材料（例如是聚酯（p〇lyester)、聚乙烯 (polyethylene)、環稀烴(cyci00lefin)、聚醯亞胺(p〇lyimide)、 聚醯胺（polyamide )、聚醇類（p〇1yalc〇h〇ls)、聚苯 (polyphenylene)、聚醚(polyether)、聚酮（p〇lyket〇ne) 或其他適合的材料及其組合)或是由包含絕緣材料及其他 絕緣材料之堆疊層製作而成。 電極對S，D配置於保護層206内及保護層206上，且 電極對S，D與第二半導體區域212,222直接接觸。電極對 S與D在此稱作源極與沒極。基於導電率的考量，源極$ 與及極D通常由金屬材料製作而成。根據本發明的其他實 施例，源極S與汲極D可以由其他的導電材質(例如合金、 201225302 AU1011079 36755twf.doc/n 金屬氮化物、金屬氧化物、金屬氮氧化物或其他適合的材 料）或是由包含金屬材料及其他導電材料之堆疊層製作而 成。 圖8中之TFT的半導體層2〇2包括至少一第_半導體 區域210、至少一第二半導體區域212/222以及至少一半 導體區域組214/224。所述半導體區域組214/224包括第三 半導體區域214a/224a以及第四半導體區域214b/224b。第 二半導體區域214a/224a之導電率實質上小於第二半導體 區域212/222之導電率以及第四半導體區域214b/224b之 導電率。當未施加偏壓於TFT時’在第三半導體區域 214a/224a與第四半導體區域214b/224b之接面形成有内建 電場E3以作為電洞阻障之用。類似於圖1A之第一實施 例’因為苐二半導體區域214a/224a之導電率(例如以本質 (或稱為本徵)半導體區域作為範例）實質上小於第四半導 體區域214b/224b之導電率(例如以經摻雜之半導體區域作 為範例），所以在第四半導體區域214b/224b中的載子(例如 • 自由電子)會擴散至第三半導體區域214a/224a，使得空間 電荷區域分佈在靠近接面之第四半導體區域214b/224b 中因此，内建電場的形成是因為在第三半導體區域 214a/224a與第四半導體區域214b/224b之接面具有離子化 (1〇niZed)的載子。特別是，第二半導體區域212,222與第三 半導體區域214a/224a之間形成_建電場之方向與前述 内建電場之方向相反。類似地，第四半導體區域214b/224b /、第半導體區域21Q之間形成的内建電場之方向也與前 17 201225302 AU1011079 36755twf.doc/n 述内建電場之方向相反。倘若TFT產生光電流，則内建電 場(作為電洞阻障之用）便能有效地抑制光電洞流從第一半 導體區域210流向源極s，以降低TFT的光漏電流。 圖9是依照本發明之第二實施例之一種TFT的剖面示 意圖。圖9所示之實施例相似於圖8所示之實施例，因此 圖9中與圖8相同元件以相同標號表示，且在此不予贅述。 圖9所示之實施例與圖8所示之實施例不同之處在於TFT 的半導體層202更包括附加半導體區域（additional semiconductor region)216/226。在本實施例中，是以半導體 層202具有二個附加半導體區域216與226為例來說明。 附加半導體區域216配置於第二半導體區域212與源極S 之間’且附加半導體區域226配置於第二半導體區域222 與汲極D之間。附加半導體區域216,226之導電率實質上 大於或等於第一半導體區域210之導電率。 圖10是依照本發明之第二實施例之一種TFT的剖面 示意圖。圖10所示之實施例相似於圖8所示之實施例，因 此圖10中與圖8相同元件以相同標號表示，且在此不予贅 述。圖10所示之實施例與圖8所示之實施例不同之處在於 TFT的半導體層202更包括缓衝區域（buffer region)218/228。在本實施例中，是以半導體層202具有二 個緩衝區域218與228為例來說明。缓衝區域218配置於 第一半導體區域210與第四半導體區域214b之間，且緩衝 區域228配置於第一半導體區域210與第四半導體區域 224b之間。特別是，緩衝區域218之導電率從第一半導體 £ 18 201225302 AU1011079 36755twf.d〇cyn 區域210往第四半導體區域21仆逐漸增加，且緩衝區域 228之導電率從第一半導體區域21()往第四半導體區域 2<24b逐漸增加。更詳細地說，靠近第一半導體區域]⑺的 緩衝區域218/228之導電率實質上小於靠近第四半導體區 域214b/224b的緩衝區域218/228之導電率，且緩衝區域 218/228之導電率從第一半導體區域21〇往第四半導體區 域214b/224b逐漸增加。緩衝區域218/228可以是具有梯 鲁 度摻雜濃度的經摻雜半導體區域。 圖11是依照本發明之第二實施例之一種TFT的剖面 示意圖。圖11所示之實施例相似於圖8所示之實施例，因 此圖11中與圖8相同元件以相同標號表示，且在此不予贅 述。圖11所示之實施例與圖8所示之實施例不同之處在於 TFT的半導體層202配置於閘極G上方。因此，圖11中 之TFT的閘極G是配置於基板200上，絕緣層204覆蓋閘 極G，半導體層202配置於絕緣層204上，保護層206覆 蓋半導體層202，且電極對S，D配置於保護層206上。在 • 其他的實施例中’圖9中的附加半導體區域216/226及圖 1〇中的緩衝區域218/228至少其中之一也可以應用在圖u 的半導體層202中。 範例及比較例 以下之範例1及比較例1-2是用來說明具有半導體疊 層的TFT確實可以降低光漏電流。範例1之Tjrp具有如 圖1所示之結構，其中半導體疊層110之第二半導體層ι〇8 19 201225302 AU lUi IU79 36755twf.doc/n 列如…二，，ed)非晶石夕且厚度為 曰體疊層110之第三半導體層黯例如是 未經摻雜非砂且厚度為觸埃米。半導體麵110之第 四半導體層田1_例如是η型摻雜非晶發且厚度為勘埃 米。半導體豐層110在此稱為歐姆接觸層 體 〇
包括第二半導體層⑽以及至少一半導體=:層」;〇 半導體層組106包括第三半導體層刚a及第四半導體層 驗。比較例i中之TFT為傳統TFT，其僅具有一層大二 200埃米之歐姆接觸層。比較例2中之tft為傳統， 其僅具有一層大約600埃米之歐姆接觸層。 圖12至圖15所tf為晝素保持能力（pixd h〇lding capability)(即亦可表現出光漏電流）之電流電壓曲線 (^v-curve)圖。在圖12至圖15中，範例丨與比較例12的 薄膜電晶體皆為液晶顯示器(LCD)的晝素的開關元件，χ 轴代表閘源極電壓(Vgs)且Υ轴代表汲源極電流(ids)。
請參照圖12至圖13，具有範例1與比較例丨_2之薄 膜電晶體的液晶顯示器是放置於黑暗的環境中。圖12是當 薄膜電晶體的汲源極電壓(Vds)大約為5V時所得到的ι_ν 曲線圖(Ids-Vgs curves)’圖13是當薄膜電晶體的汲源極電 壓大約為15V時所得到的Ι·ν曲線圖。如圖12至圖13所 示’乾例1的薄膜電晶體相較於比較例1 -2之薄膜電晶體 具有較低的漏電流(Ids)。特別是，當汲源極電壓愈高，漏 電流(Ids)下降效應更加明顯。 請參照圖14至圖15具有範例1與比較例1-2之薄膜 20 201225302 AU1011079 36755twf.d〇c/n 電晶體的液晶顯示器並未放置於黑暗的環境中，且上述液 晶顯不器的背光模組提供了大約尼特(mb)的亮度。類 似地’圖14薄膜電晶體的汲源極電壓(Vds)大約為5V 時所得到的ι-ν曲線圖，圖15是當薄膜電晶體的汲源極電 壓大=為15V?所得到的Ι-ν曲線圖。如圖14至圖。所 不：範例1的薄膜電晶體相較於比較例丨_2薄膜電晶體具 有較低的光漏電流(Ids)。制是，在0 14中範例丨的 電流（IdS)與比較例1相較之下大約下降79.9%(在 Vgs -15V a寺）。在圖15中範例！的光漏電流與比較例工相 較之下大約下降88.9%(在Vgs=_15V時）。 圖16至圖π所示為薄膜電晶體是作為驅動器（例如是 閘極驅動電路(gate driver 〇n array, G〇A))之漏電流的Iv曲 線圖。在圖16至圖π中，範例1與比較例i_2的薄膜電 晶體皆作為GOA的開關元件，x軸代表閘源極電壓(Vgs) 且Y軸代表汲源極電流(Ids)。具有範例1與比較例1-2之 薄膜電晶體的GOA是放置於黑暗的環境中。圖16是當薄 膜電晶體的汲源極電壓(Vds)大約為3〇v時所得到的曲 線圖’圖17是當薄膜電晶體的汲源極電壓大約為5〇V時 所付到的I-V曲線圖。如圖16至圖17所示，範例1的薄 膜電晶體相較於比較例1_2具有較低的漏電流(Ids)。特別 地是’在圖16中範例1的漏電流(ids)與比較例〗相較之下 大約下降81.8%(在Vgs=〇V時）。在圖17中範例1的光漏 電流與比較例1相較之下大約下降87.2%(在Vgs=0V時）。 圖18所示為晝素充電能力（pixei barging capability) 21 201225302 AU1011079 36755twf.doc/n 曲線圖。圖19戶斤示為寄生電阻(paras* resistance) :厚巧電晶體之歐姆接觸層的厚度之關麻意®。在圖18 1巴例1與比較例1_2的薄膜電晶體皆作為液晶顯示器 (LCD)的晝素關關元件，χ轴代表閘源極電壓_)且γ ^代表簡極電流(Ids)。在圖19中範例丨與比較例υ的 薄膜電晶體皆作為液晶顯示器(LCD)的晝素的開關元件， 其中比較例3之薄膜電晶體為傳統TFT，其僅具有一層大 約400埃米之歐姆接觸層。而左側γ軸代表寄生電阻，右 側Y軸代表寄生電阻下降率。一般而言，如圖19所示， 寄生電阻與歐姆接觸層和半導體層的相對厚度有關。而當 寄生電阻愈低時，晝素充電能力就會愈好。如圖18所示， 具有範例1之薄膜電晶體之畫素的充電能力比較例1_2相 當。換句話說，範例1中薄膜電晶體的半導體疊層不影響 畫素充電能力。 以上所述之實施例皆可應用在任何種類的顯示面板 或其他任何與薄膜電晶體有關的顯示面板中。顯示面板包 括液晶顯示面板（LCD panel)、自發光型顯示面板 (self-emitting display panel, SED panel)、電泳顯示面板 (EPD panel)、其他適合的顯示面板或任兩種以上之組合。 LCD包括穿透型顯示面板、穿透反射型(trans-reflective)顯 示面板、反射型顯示面板、彩色渡光片於陣列上(color filter on array)顯示面板、陣列於彩色遽光片上(array on color filter)顯示面板、垂直配向型(vertical alignment，VA)顯示面 板、水平切換型(in plane switch，IPS)顯示面板、多域垂直 22 201225302 AU1011079 36755twf.doc/n 配向型（multi-domain vertical alignment，MV A)顯示面板、 扭曲向列型（twist nematic, TN )顯示面板、超扭曲向列型 (super twist nematic, STN)顯示面板、圖案垂直配向型 (patterned-silt vertical alignment，PVA)顯示面板、超級圖案 垂直配向型（super patterned-silt vertical alignment, S-PVA) 顯示面板、先進大視角型（advance super view, ASV)顯示面 板、邊緣電場切換型（fringe field switching, FFS)顯示面 板、連續焰火狀排列型（continuous pinwheel alignment, CPA) 顯示面板、軸對稱排列微胞型（axially symmetric aligned micro-cell mode，ASM)顯示面板、光學補償彎曲排列型 (optical compensation banded, OCB)顯示面板、超級水平切 換型（super in plane switching, S-IPS)顯示面板、先進超級水 平切換型（advanced super in plane switching，AS-IPS)顯示 面板、極端邊緣電場切換型（ultra-fringe field switching， UFFS)顯示面板、高分子穩定配向型顯示面板、雙視角型 (dual-view)顯示面板、三視角型（triple_view)顯示面板、三 維顯示面板、藍相(blue phase)顯示面板、其它型顯示面板 或上述之組合。自發光型顯示面板(Sed panel)包括鱗光電 激發光(phosphorescence electro-luminescent)顯示面板、營 光(fluorescence)電激發光顯示面板或上述之組合，且自發 光材質可以是有機材料、無機材料或其組合。再者，上述 所提材料的分子大小包括小分子、聚合物或其組合。 雖然本發明已以實施例揭露如上，然其並非用以限定 本發明，任何所屬技術領域中具有通常知識者，在不脫離 23 201225302 AU1011079 36755twf.doc/n 本發明之精神和翻内，當可作些許之更動 發明之保護範圍當視後附之申請專利範圍所界定：為：本 【圖式簡單說明】 圖1〜圖7是依照本發明之第一實施例之薄膜電晶體 的剖面示意圖。 圖1A是圖1中之區域R的局部放大示意圖。 圖8〜圖11是依照本發明之第二實施例之薄膜電晶體 的剖面示意圖。 鲁 圖12〜圖15所示為晝素保持能力（pixel h〇lding capability)之電流電壓曲線(IV-curve)圖。 圖16〜圖17為薄膜電晶體是作為驅動器（例如是閘極 驅動電路(gate driver on array，GOA))之漏電流的IV曲線 圖。 圖18所示為晝素充電能力（pixel charging capability) 的IV曲線圖。 圖19所示為寄生電阻(parasitic resistance)與TFT中之 _ 歐姆接觸層的厚度之關係示意圖。 【主要元件符號說明】 100、200 :基板 102、204 :絕緣層 104 :第一半導體層 106 :半導體層組 24 201225302 AU1011079 36755twf.doc/n 106a :第三半導體層 106b :第四半導體層 108 :第二半導體層 110 :半導體疊層 120 :附加半導體層 130 :緩衝層 140 :第一半導體層 202 :半導體層 206 :保護層 210 :第一半導體區域 212、222 :第二半導體區域 214、224 :半導體區域組 214a、224a :第三半導體區域 214b、224b:第四半導體區域 216、226 :附加半導體區域 218、228 :緩衝區域 S :源極 D :汲極 G :閘極 R .區域 E1〜E3 .内建電場 25

Claims (1)

  1. 201225302 AU1011079 36755twf.doc/n 七、申請專利範圍： 1. 一種薄膜電晶體，包括： 一閘極以及一電極對； 一第一半導體層，配置於該閘極與該電極對之間； 一半導體疊層，配置於該第一半導體層與該電極對之 間，其中該半導體疊層包括： 一第二半導體層，鄰近於該電極對設置；以及 至少一半導體層組，該半導體層組包括一第三半 導體層以及一第四半導體層，該第三半導體層夾於該第二 半導體層與該第四半導體層之間， 其中該第三半導體層之導電率實質上小於該第 二半導體層之導電率及該第四半導體層之導電率。 2. 如申請專利範圍第1項所述之薄膜電晶體，更包括 一附加半導體層，配置於該半導體疊層之該第二半導體層 與該電極對之間。 3. 如申請專利範圍第1項所述之薄膜電晶體，更包括 一緩衝層，配置於該第一半導體層與該半導體疊層之該第 四半導體層之間，該緩衝層之導電率由該第一半導體層往 該半導體疊層之該第四半導體層逐漸增加。 4. 如申請專利範圍第1項所述之薄膜電晶體，其中該 電極對與該第二半導體層接觸。 5. 如申請專利範圍第1項所述之薄膜電晶體，其中該 閘極配置於該第一半導體層下方。 6. 如申請專利範圍第1項所述之薄膜電晶體，其中該 2 26 201225302 AU1011079 36755twf.doc/n 电蚀珂亂罝於敌弟一半導體層下方。 -介第1項所述之薄膜電晶體，更包括 導體層與該半導體叠層半導體層上且位於該第一半 第-=^彳關第1項所述之薄膜電晶體，並中琴 導電率實質上大於或等於第-半導體層: 9. 一種薄膜電晶體，包括·· 一閘極以及一電極對. 其中==置於該閘極上或配置於極下方， 至少一第一半導體區域； 域之至少Sr半導體區域，配置於該第-半導體區 三半導體t以^ 該半導體區域組包括一第 第域與該第四半導體以域 第二半導體區域域^電率實質上小於該 10.如申請專利範圍第9 =體£域之導電率。 I:::，體區域，配置於該第Si:域;Ϊ 括至利=所：_體，更包 於°亥第—+導體區域與該第四半 27 201225302 ιυ79 36755twf.doc/n 導體區域之間，該緩衝區域之導電率由該第一半導體區域 往該第四半導體區域逐漸增加。 12. 如申請專利範圍第9項所述之薄膜電晶體，其中 該電極對與該第二半導體區域接觸。 13. 如申請專利範圍第9項所述之薄膜電晶體，其中 該第三半導體區域之導電率實質上大於或等於該第一半導 體區域之導電率。
    S 28
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