JPH0620140B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0620140B2 JPH0620140B2 JP61133689A JP13368986A JPH0620140B2 JP H0620140 B2 JPH0620140 B2 JP H0620140B2 JP 61133689 A JP61133689 A JP 61133689A JP 13368986 A JP13368986 A JP 13368986A JP H0620140 B2 JPH0620140 B2 JP H0620140B2
- Authority
- JP
- Japan
- Prior art keywords
- impurity concentration
- source
- drain
- concentration portion
- channel region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
- H10D30/6721—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions having lightly-doped extensions consisting of multiple lightly doped zones or having non-homogeneous dopant distributions, e.g. graded LDD
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜トランジスタに係り、特にアクテイブマ
トリクス方式の液晶デイスプレイ用として好適な薄膜ト
ランジスタの構造に関する。
トリクス方式の液晶デイスプレイ用として好適な薄膜ト
ランジスタの構造に関する。
液晶デイスプレイ用の薄膜トランジスタ（以下ＴＦＴと
略記する）としてはオン・オフ電流比が大きいほどマト
リクスの制御がし易く、高画質のデイスプレイが得られ
る。オン電流は、ＴＦＴの寸法とチヤネル領域の電界効
果移動度でほぼ決つてしまう。オフ電流はＴＦＴの寸法
とチヤネル領域を形成する半導体層の抵抗率，結晶性の
他にソース，ドレイン層とチヤネル層で形成されるｐｎ
接合の良否で決まる成分があるといわれている。ジヤパ
ン・ジヤーナル・オブ・アプライドフイジツクス、２１
巻，１０号，１９８２，第１４７２頁から第１４７８頁
(Jananese Journal of Applied Physics Vol.21,No.１
０,1982 pp.1472〜1478)において、両端にソース
（Ｓ），ドレイン(Ｄ)領域を有する通常のコプレナー型
poly−SiTFT でゲート逆電圧印加時にリーク電流が異常
に大きく、その原因は結晶の不完全性によるドレイン領
域の接合破壊に起因すると論じられている。なお、上記
の解決策としては特開昭58−171860号公報が挙げられ
る。
略記する）としてはオン・オフ電流比が大きいほどマト
リクスの制御がし易く、高画質のデイスプレイが得られ
る。オン電流は、ＴＦＴの寸法とチヤネル領域の電界効
果移動度でほぼ決つてしまう。オフ電流はＴＦＴの寸法
とチヤネル領域を形成する半導体層の抵抗率，結晶性の
他にソース，ドレイン層とチヤネル層で形成されるｐｎ
接合の良否で決まる成分があるといわれている。ジヤパ
ン・ジヤーナル・オブ・アプライドフイジツクス、２１
巻，１０号，１９８２，第１４７２頁から第１４７８頁
(Jananese Journal of Applied Physics Vol.21,No.１
０,1982 pp.1472〜1478)において、両端にソース
（Ｓ），ドレイン(Ｄ)領域を有する通常のコプレナー型
poly−SiTFT でゲート逆電圧印加時にリーク電流が異常
に大きく、その原因は結晶の不完全性によるドレイン領
域の接合破壊に起因すると論じられている。なお、上記
の解決策としては特開昭58−171860号公報が挙げられ
る。
第７図のＴＦＴの従来構造例と第８図のそのドレイン電
流（ＩD）−ゲート電圧（ＶG）特性例を使つて従来の問
題点を具体的に説明する。絶縁基板１上に設けたノンド
ープ層poly−Ｓi層にイオン打込み法でｎ+のソース領域
３とｎ+のドレイン領域４が形成され、イオンが打込ま
れなかつたチヤネル領域２の真上にゲート絶縁膜５，ゲ
ート電極６がある。ゲート電極ＧにＶＧ＞０なる電圧を
印加すると、ゲート絶縁膜５直下のチヤネル領域２の表
面２００はｎ形化されソース，ドレイン両領域３，４間
にドレイン電流ＩDが流れるが、ＶG＜０なる電圧を印加
すると、表面２００はｐ形化されるため第８図の(a) の
如くドレイン電流ＩDは流れないはずである。ところが
実際は第８図の（ｂ）のような電流が流れる。これは、
ソース，ドレイン領域とチヤネル領域間の接合が不完全
であるとゲート電圧が零近傍にある時、チヤネル領域で
弱いＰ反転が起つてドレイン電流が流れ、あるいは逆バ
イアスされたドレイン接合の表面２０１での電界がＶＧ
を大きくするにつれて高くなるため、この接合を介する
リーク電流が大きくなるためである。ＴＦＴをすべて単
結晶で形成する場合は、結晶性の良いドレイン接合がで
きるために、この接合を介するリーク電流は無視できる
程小さいが、多結晶Ｓiやアモルフアス−Ｓi等で形成す
る場合は、接合界面の結晶通界にトラツプ準位が多数存
在するため、これらを介する電流が無視できなくなる。
これは、実質的にはオン・オフ電流比を小さくすること
になり、液晶デイスプレイ用ＴＦＴとしては好ましくな
い。
流（ＩD）−ゲート電圧（ＶG）特性例を使つて従来の問
題点を具体的に説明する。絶縁基板１上に設けたノンド
ープ層poly−Ｓi層にイオン打込み法でｎ+のソース領域
３とｎ+のドレイン領域４が形成され、イオンが打込ま
れなかつたチヤネル領域２の真上にゲート絶縁膜５，ゲ
ート電極６がある。ゲート電極ＧにＶＧ＞０なる電圧を
印加すると、ゲート絶縁膜５直下のチヤネル領域２の表
面２００はｎ形化されソース，ドレイン両領域３，４間
にドレイン電流ＩDが流れるが、ＶG＜０なる電圧を印加
すると、表面２００はｐ形化されるため第８図の(a) の
如くドレイン電流ＩDは流れないはずである。ところが
実際は第８図の（ｂ）のような電流が流れる。これは、
ソース，ドレイン領域とチヤネル領域間の接合が不完全
であるとゲート電圧が零近傍にある時、チヤネル領域で
弱いＰ反転が起つてドレイン電流が流れ、あるいは逆バ
イアスされたドレイン接合の表面２０１での電界がＶＧ
を大きくするにつれて高くなるため、この接合を介する
リーク電流が大きくなるためである。ＴＦＴをすべて単
結晶で形成する場合は、結晶性の良いドレイン接合がで
きるために、この接合を介するリーク電流は無視できる
程小さいが、多結晶Ｓiやアモルフアス−Ｓi等で形成す
る場合は、接合界面の結晶通界にトラツプ準位が多数存
在するため、これらを介する電流が無視できなくなる。
これは、実質的にはオン・オフ電流比を小さくすること
になり、液晶デイスプレイ用ＴＦＴとしては好ましくな
い。
このような問題は第７図で、ソース領域に電圧ＶＤが印
加され、ドレイン領域が接地される時にも生ずる。
加され、ドレイン領域が接地される時にも生ずる。
本発明の目的は、オン特性を損なわずにゲート電圧が零
近傍及び逆ゲート電圧印加時に生ずるドレイン電流，リ
ーク電流を低減できる薄膜トランジスタを提供すること
にある。
近傍及び逆ゲート電圧印加時に生ずるドレイン電流，リ
ーク電流を低減できる薄膜トランジスタを提供すること
にある。
本発明によれば、上記目的はソース及びドレイン領域の
少くとも一方を高不純物濃度部分と低不純物濃度部分を
交互に積層した構造とすることにより、解決される。な
お、上記低不純物濃度部分を、不純物を含まないいわゆ
る真性半導体で置き換えても、上記目的を達成すること
ができる。
少くとも一方を高不純物濃度部分と低不純物濃度部分を
交互に積層した構造とすることにより、解決される。な
お、上記低不純物濃度部分を、不純物を含まないいわゆ
る真性半導体で置き換えても、上記目的を達成すること
ができる。
尚、交互積層最終部分はソースまたはドレイン電極との
オーミツクコンタクトのために高不純物濃度となつてい
ることが良い。
オーミツクコンタクトのために高不純物濃度となつてい
ることが良い。
高不純物濃度部分と低不純物濃度部分が交互に積層して
形成する接合は、その端部が絶縁物で覆われている必要
がある。
形成する接合は、その端部が絶縁物で覆われている必要
がある。
逆ゲート電圧が印加されても、ソースまたはドレイン領
域とチヤネル領域の間の接合に印加される電圧は、積層
された高および低不純物濃度部分で各々分担されるた
め、電圧依存性のある接合を介して流れるリーク電流の
増加を抑制できる。
域とチヤネル領域の間の接合に印加される電圧は、積層
された高および低不純物濃度部分で各々分担されるた
め、電圧依存性のある接合を介して流れるリーク電流の
増加を抑制できる。
以下、本発明による薄膜トランジスタの構造について、
図示の実施例により詳細に説明する。
図示の実施例により詳細に説明する。
第１図は、本発明の一実施例になるＴＦＴ200 を示す断
面図で、第７図の従来例と同一もしくは同等の部分には
同一符号を付してある。ガラスあるいは石英等の絶縁基
板１上にチヤネル領域２、ソース領域３及びドレイン領
域４を有する多結晶−Ｓｉ層、ゲート絶縁膜５、ゲート
電極６、層間絶縁膜７、ソース電極８及びドレイン電極
９からなる。特徴的なことは、ソース３及びドレイン領
域４がｎ+高濃度部分３１，４１、ノンドープ部分３
２，４２、及びｎ+ 高濃度部分３３，４３の三層構造と
なつていることである。ｎ+高濃度部分とノンドープ部
分の接合面の端部は半導体領域の表面に露出し、ゲート
絶縁膜５または層間絶縁膜７で覆われている。次に第２
図の曲線（１）に上記実施例構造ＴＦＴで得られたゲー
ト電圧ＶG−ドレイン電流ＩD 特性を示す。曲線（２）
は第１図のノンドープ部分３２，４２及びｎ+ 高濃度部
分３１，４１がない場合の第７図に示す従来例であり、
比較のために示した。ＴＦＴを液晶デイスプレイに適用
したときに一例としてオンオフ電流比を５桁以上が要求
される場合、ＶG＝０〜４０Ｖの範囲では曲線(1) も曲
線(２)も要求仕様を満足する。とろこが実際に液晶デイ
スプレイを駆動する場合、ゲート電圧ＶＧが１０Ｖ程度
負方向にバイアスされるケースがあり、このときにもオ
ンオフ電流比としては５桁以上が必要なため従来構造
（曲線（２）では仕様を満たさない。本実施例構造（曲
線(１)）ではＶG＝−１０〜＋４０Ｖの範囲で上記オン
オン電流比を十分確保できることが確認できた。この理
由は、ゲート電圧逆バイアス時にチヤネル領域２に誘起
された正孔によるｐ形反転層とドレイン領域４のｎ＋高
濃度部分に印加される電圧が２と４１及び４２と４３の
ｐｎ接合で分担されるため、ｐｎ接合にかかる電界に依
存する電流分が減少したことによる。
面図で、第７図の従来例と同一もしくは同等の部分には
同一符号を付してある。ガラスあるいは石英等の絶縁基
板１上にチヤネル領域２、ソース領域３及びドレイン領
域４を有する多結晶−Ｓｉ層、ゲート絶縁膜５、ゲート
電極６、層間絶縁膜７、ソース電極８及びドレイン電極
９からなる。特徴的なことは、ソース３及びドレイン領
域４がｎ+高濃度部分３１，４１、ノンドープ部分３
２，４２、及びｎ+ 高濃度部分３３，４３の三層構造と
なつていることである。ｎ+高濃度部分とノンドープ部
分の接合面の端部は半導体領域の表面に露出し、ゲート
絶縁膜５または層間絶縁膜７で覆われている。次に第２
図の曲線（１）に上記実施例構造ＴＦＴで得られたゲー
ト電圧ＶG−ドレイン電流ＩD 特性を示す。曲線（２）
は第１図のノンドープ部分３２，４２及びｎ+ 高濃度部
分３１，４１がない場合の第７図に示す従来例であり、
比較のために示した。ＴＦＴを液晶デイスプレイに適用
したときに一例としてオンオフ電流比を５桁以上が要求
される場合、ＶG＝０〜４０Ｖの範囲では曲線(1) も曲
線(２)も要求仕様を満足する。とろこが実際に液晶デイ
スプレイを駆動する場合、ゲート電圧ＶＧが１０Ｖ程度
負方向にバイアスされるケースがあり、このときにもオ
ンオフ電流比としては５桁以上が必要なため従来構造
（曲線（２）では仕様を満たさない。本実施例構造（曲
線(１)）ではＶG＝−１０〜＋４０Ｖの範囲で上記オン
オン電流比を十分確保できることが確認できた。この理
由は、ゲート電圧逆バイアス時にチヤネル領域２に誘起
された正孔によるｐ形反転層とドレイン領域４のｎ＋高
濃度部分に印加される電圧が２と４１及び４２と４３の
ｐｎ接合で分担されるため、ｐｎ接合にかかる電界に依
存する電流分が減少したことによる。
次に上記実施例の製作方法の１例を第３図を使つて説明
する。まず、ガラス基板１上に形成温度６００℃以下で
減圧ＣＶＤ法あるいはプラズマＣＶＤ法で多結晶シリコ
ン膜２０を１５００〜５０００Å堆積した後、ＰＨ３を
ドーパントとしてｎ＋高濃度層２０１を約５００Å、多
結晶シリコン膜２０と同じノンドープ層２０２を約５０
０Å次いでｎ+層２０１と同じｎ+高濃度層２０３を約５
００Å堆積する（第３図（ａ））。
する。まず、ガラス基板１上に形成温度６００℃以下で
減圧ＣＶＤ法あるいはプラズマＣＶＤ法で多結晶シリコ
ン膜２０を１５００〜５０００Å堆積した後、ＰＨ３を
ドーパントとしてｎ＋高濃度層２０１を約５００Å、多
結晶シリコン膜２０と同じノンドープ層２０２を約５０
０Å次いでｎ+層２０１と同じｎ+高濃度層２０３を約５
００Å堆積する（第３図（ａ））。
次にドライエツチング技術を使つて所定の形状に島状に
形成した（第３図（ｂ））後、将来チヤネル領域２とな
る部分に積層された２０１，２０２，２０３層をドライ
エツチング技術で除去して（第３図（Ｃ））チヤネル領
域２となる部分を露出させる。次いでゲート絶縁膜とし
てＣＶＤ法でSiO2膜５を１０００〜１５００Å堆積し、
さらに、ゲート電極としてＰＨ３をドーパントとしてｎ
＋のpoly−Ｓｉあるいはamorphous −Ｓｉ層６を１５０
０〜３５００Å堆積し、ドライエツチング技術で所定の
形状に形成する（第３図（ｄ））。さらに、層間絶縁膜
としてＰＳＧ７（Phosphosilicate glass の略）を約６
０００Å堆積してソース，ドレイン及びゲート電極との
接触のためのスルホールを穿つ（第３図（ｅ））。最後
にＡｌ−Ｓｉ膜をスパツタリング法で６０００〜８００
０Åの厚さに堆積してソース電極８及びドレイン電極９
を形成してＴＦＴ２００が完成する(第３図（ｆ）)。な
お、ＴＦＴ２００を液晶デイスプレイ用として適用する
場合は、マトリクス状に配置するため、これらを連結す
るＸ−Ｙ配線が必要であるが本発明の要旨には無関係で
あるのでここでは省略する。
形成した（第３図（ｂ））後、将来チヤネル領域２とな
る部分に積層された２０１，２０２，２０３層をドライ
エツチング技術で除去して（第３図（Ｃ））チヤネル領
域２となる部分を露出させる。次いでゲート絶縁膜とし
てＣＶＤ法でSiO2膜５を１０００〜１５００Å堆積し、
さらに、ゲート電極としてＰＨ３をドーパントとしてｎ
＋のpoly−Ｓｉあるいはamorphous −Ｓｉ層６を１５０
０〜３５００Å堆積し、ドライエツチング技術で所定の
形状に形成する（第３図（ｄ））。さらに、層間絶縁膜
としてＰＳＧ７（Phosphosilicate glass の略）を約６
０００Å堆積してソース，ドレイン及びゲート電極との
接触のためのスルホールを穿つ（第３図（ｅ））。最後
にＡｌ−Ｓｉ膜をスパツタリング法で６０００〜８００
０Åの厚さに堆積してソース電極８及びドレイン電極９
を形成してＴＦＴ２００が完成する(第３図（ｆ）)。な
お、ＴＦＴ２００を液晶デイスプレイ用として適用する
場合は、マトリクス状に配置するため、これらを連結す
るＸ−Ｙ配線が必要であるが本発明の要旨には無関係で
あるのでここでは省略する。
以上の製作方法におれば、第３図（ａ）の工程において
各層（２０，３１，３２，３３）を大気にさらされるこ
となく連続して積層することが可能であるため、各層間
の接合を清浄なまま形成でき、汚染物質を介するリーク
電流を極力少なくできるという効果がある。また、ソー
ス層３及びドレイン層４の形成はＰＨ３等のドーピング
ガスを用いて積層して行く構造であるため、基本的には
イオン打ち込み技術を用いて高濃度層を形成する構造と
比較して下地の多結晶−Ｓｉ層２０に与える損傷が少な
く接合特性も良好なＴＦＴが得られる。
各層（２０，３１，３２，３３）を大気にさらされるこ
となく連続して積層することが可能であるため、各層間
の接合を清浄なまま形成でき、汚染物質を介するリーク
電流を極力少なくできるという効果がある。また、ソー
ス層３及びドレイン層４の形成はＰＨ３等のドーピング
ガスを用いて積層して行く構造であるため、基本的には
イオン打ち込み技術を用いて高濃度層を形成する構造と
比較して下地の多結晶−Ｓｉ層２０に与える損傷が少な
く接合特性も良好なＴＦＴが得られる。
第４図は本発明の第２の実施例になるＴＦＴの縦断面図
を示す。第４図で第１図に示したものと同一物、相当物
には第１図と同一符号を付けている。本実施例構造の特
徴は、ソース及びドレイン領域３，４の側面もｎ+iｎ＋
の三部分で取り囲まれていることである。ゲート絶縁膜
５に接する構造は第１図に示す第１の実施例と全く同様
であるので得られるゲート電圧−ドレイン電流特性もほ
とんど同様である。本実施例は、多結晶シリコン層２０
を１５００〜５０００Å堆積した後にドライエツチング
技術を使つて所定の形状に島状に加工した後にｎ+部
分、ノンドープ部分、（i部分）、次いでｎ＋部分を積
層し、チヤネル部のｎ+iｎ＋部分を除去してソース、領
域３及びドレイン領域４を形成し、以降は第１の実施例
と全く同一のプロセスで形成する。
を示す。第４図で第１図に示したものと同一物、相当物
には第１図と同一符号を付けている。本実施例構造の特
徴は、ソース及びドレイン領域３，４の側面もｎ+iｎ＋
の三部分で取り囲まれていることである。ゲート絶縁膜
５に接する構造は第１図に示す第１の実施例と全く同様
であるので得られるゲート電圧−ドレイン電流特性もほ
とんど同様である。本実施例は、多結晶シリコン層２０
を１５００〜５０００Å堆積した後にドライエツチング
技術を使つて所定の形状に島状に加工した後にｎ+部
分、ノンドープ部分、（i部分）、次いでｎ＋部分を積
層し、チヤネル部のｎ+iｎ＋部分を除去してソース、領
域３及びドレイン領域４を形成し、以降は第１の実施例
と全く同一のプロセスで形成する。
本実施例によれば、ソース及びドレイン領域の側面もｎ
+iｎ＋の三部分で取り囲まれているため、ソース電極８
及びドレイン電極９との接触面積を大きくとれ、接触抵
抗を小さくできる、また層間絶縁膜７のスルホールの精
度もあまり要求しなくてすむという利点がある。
+iｎ＋の三部分で取り囲まれているため、ソース電極８
及びドレイン電極９との接触面積を大きくとれ、接触抵
抗を小さくできる、また層間絶縁膜７のスルホールの精
度もあまり要求しなくてすむという利点がある。
第５図は本発明の第３の実施例のＴＦＴを示している。
この構造は、逆スタが構造と呼称されているものであ
る。
この構造は、逆スタが構造と呼称されているものであ
る。
ガラス基板１上にクロムあるいはシリサイドからなるゲ
ート電極６が設けられ、その上にゲート絶縁膜たるシリ
コン酸化膜あるいはシリコン窒化膜５が基板１全面に設
けられ、さらに多結晶シリコン膜２０がゲート絶縁膜５
上に設けられる。そして、第３図に示したように、高不
純物濃度層と低不純物濃度層を交互に積層してから、所
定形状にエツチング加工して得たソース領域３、ドレイ
ン領域４が設けられている。両領域３，４では、高不純
物濃度部分が符号３１，３３，３５，４１，４３，４５
で示す３層そして、低不純物濃度部分が符号３２，３
４，４２，４４で示す２層を有する。交互積層数が増え
るほど耐圧は向上する。７は層間絶縁膜たるシリコン酸
化膜あるいはシリコン窒化膜、８，９はクロム−アルミ
ニウム積層構造のソース，ドレイン電極である。
ート電極６が設けられ、その上にゲート絶縁膜たるシリ
コン酸化膜あるいはシリコン窒化膜５が基板１全面に設
けられ、さらに多結晶シリコン膜２０がゲート絶縁膜５
上に設けられる。そして、第３図に示したように、高不
純物濃度層と低不純物濃度層を交互に積層してから、所
定形状にエツチング加工して得たソース領域３、ドレイ
ン領域４が設けられている。両領域３，４では、高不純
物濃度部分が符号３１，３３，３５，４１，４３，４５
で示す３層そして、低不純物濃度部分が符号３２，３
４，４２，４４で示す２層を有する。交互積層数が増え
るほど耐圧は向上する。７は層間絶縁膜たるシリコン酸
化膜あるいはシリコン窒化膜、８，９はクロム−アルミ
ニウム積層構造のソース，ドレイン電極である。
第６図は本発明の第４図の実施例のＴＦＴである。ソー
ス，ドレイン領域３，４とチヤネル領域２との接合がプ
レーナ構造となつている。また、多結晶シリコン層２０
は、シリコン酸化膜あるいはシリコン窒化膜などの絶縁
膜１ａを介して、単結晶シリコン基板１上に設けられて
いる。
ス，ドレイン領域３，４とチヤネル領域２との接合がプ
レーナ構造となつている。また、多結晶シリコン層２０
は、シリコン酸化膜あるいはシリコン窒化膜などの絶縁
膜１ａを介して、単結晶シリコン基板１上に設けられて
いる。
ソース，ドレイン領域３，４の高不純物濃度部分３１，
３３，４１，４３および低不純物濃度部分３２，４２
は、拡散あるいは、チヤネル領域２となる部分を残して
多結晶シリコン層をエツチング−各部分３１〜３３，４
１〜４３となる層をＣＶＤ法で積層−表面平坦化等の適
宜な方法で形成できる。
３３，４１，４３および低不純物濃度部分３２，４２
は、拡散あるいは、チヤネル領域２となる部分を残して
多結晶シリコン層をエツチング−各部分３１〜３３，４
１〜４３となる層をＣＶＤ法で積層−表面平坦化等の適
宜な方法で形成できる。
その他、第１図と同一物、相当物には同一符号を付けて
いる。
いる。
第４図〜第６図に示すように本発明は各種の構造のＴＦ
Ｔに適用できるものである。
Ｔに適用できるものである。
ソース，ドレイン両領域とチヤネル領域は、導電型が同
じでも、また、異つている場合でも、本発明は適用可能
である。
じでも、また、異つている場合でも、本発明は適用可能
である。
チヤネル領域，ソース，ドレイン両領域となる高不純物
濃度部分および低不純物濃度部分は、多結晶またはアモ
ルフアスに統一する必要はなく、任意の形態で組合せる
ことができる。多結晶とアモルフアスが接する部分はヘ
テロ接合を形成し、障壁が高くなるので、一層リーク電
流を低減することができる。
濃度部分および低不純物濃度部分は、多結晶またはアモ
ルフアスに統一する必要はなく、任意の形態で組合せる
ことができる。多結晶とアモルフアスが接する部分はヘ
テロ接合を形成し、障壁が高くなるので、一層リーク電
流を低減することができる。
アモルフアスを用いる時、水素化処理を施し、結晶性を
改善すると、更にリーク電流を低減することができる。
改善すると、更にリーク電流を低減することができる。
以上の実施例では、ソース，ドレインの両領域を交互積
層構造とさせているが、ソース，ドレイン両領域のいず
れか一方の耐圧を負担する側の接合部のみについて交互
積層構造を採ることもかまわない。
層構造とさせているが、ソース，ドレイン両領域のいず
れか一方の耐圧を負担する側の接合部のみについて交互
積層構造を採ることもかまわない。
また、上記実施例において、低不純物濃度部分を真性半
導体で置き換えてもかまわない。
導体で置き換えてもかまわない。
本発明によれば、耐圧を向上させることができるから、
従来の第７図に示すＴＦＴを２個以上直列接続して用い
る必要を生じないので、集積化して用いる場合に、必要
素子数を減らすことができ、集積率向上を図ることがで
きる。本発明ＴＦＴを液晶デイスプレイに適用した場
合、制御性が良く、より鮮明な画像が得られる。しか
も、ＯＦＦ領域のリーク電流が少ないため液晶の寿命も
大幅に向上できる。
従来の第７図に示すＴＦＴを２個以上直列接続して用い
る必要を生じないので、集積化して用いる場合に、必要
素子数を減らすことができ、集積率向上を図ることがで
きる。本発明ＴＦＴを液晶デイスプレイに適用した場
合、制御性が良く、より鮮明な画像が得られる。しか
も、ＯＦＦ領域のリーク電流が少ないため液晶の寿命も
大幅に向上できる。
本発明によれば、ソース及びドレイン領域が高不純物濃
度部分と低不純物濃度部分の交互積層構造となつている
ため、逆方向ゲート電圧印加時にできるｐｎ接合に印加
される電界が緩和され、リーク電流を低減できる。従つ
て従来構造ＴＦＴと比較して広範囲のＶＧ領域に渡つて
十分なオンオフ電流比を大きくとれる。
度部分と低不純物濃度部分の交互積層構造となつている
ため、逆方向ゲート電圧印加時にできるｐｎ接合に印加
される電界が緩和され、リーク電流を低減できる。従つ
て従来構造ＴＦＴと比較して広範囲のＶＧ領域に渡つて
十分なオンオフ電流比を大きくとれる。
第１図は本発明の第１の実施例になるＴＦＴを示す縦断
面図、第２図は第１図に示すＴＦＴのゲート電圧−ドレ
イン電流特性を示す図、第３図（ａ）〜（ｆ）は、第１
図に示すＴＦＴの制作プロセス毎の縦断面図、第４図，
第５図，第６図は本発明の第２図，第３図，第４図の実
施例になる各ＴＦＴを示す縦断面図、第７図は、従来構
造のＴＦＴの縦断面図、第８図は第７図に示す従来構造
のＴＦＴのゲート電圧−ドレイン電流特性を示す図であ
る。 １……絶縁基板、２……チヤネル領域、３……ソース領
域、４……ドレイン領域、５……ゲート絶縁膜、６……
ゲート電極、７……層間絶縁膜、８……ソース電極、９
……ドレイン電極。
面図、第２図は第１図に示すＴＦＴのゲート電圧−ドレ
イン電流特性を示す図、第３図（ａ）〜（ｆ）は、第１
図に示すＴＦＴの制作プロセス毎の縦断面図、第４図，
第５図，第６図は本発明の第２図，第３図，第４図の実
施例になる各ＴＦＴを示す縦断面図、第７図は、従来構
造のＴＦＴの縦断面図、第８図は第７図に示す従来構造
のＴＦＴのゲート電圧−ドレイン電流特性を示す図であ
る。 １……絶縁基板、２……チヤネル領域、３……ソース領
域、４……ドレイン領域、５……ゲート絶縁膜、６……
ゲート電極、７……層間絶縁膜、８……ソース電極、９
……ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 誉也 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 三村 秋男 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内
Claims (3)
- 【請求項１】半導体層がソース，ドレイン両領域および
両領域間にチャネル領域を有し、ゲート電極が絶縁膜を
介してチャネル領域と対向している薄膜トランジスタに
おいて、 ソース，ドレインの少なくとも一方の領域が、高不純物
濃度部分と低不純物濃度部分、または高不純物濃度部分
と真性半導体部分の交互積層構造となっており、チャネ
ル領域には前記高不純物濃度部分が隣接し、ソース，ド
レイン両電極が接触する部分は各々前記高不純物濃度部
分となっていることを特徴とする薄膜トランジスタ。 - 【請求項２】特許請求の範囲第１項において、前記交互
積層構造をなす高不純物濃度部分と低不純物濃度部分、
または高不純物濃度部分と真性半導体部分の接合部の端
部は絶縁物で覆われることを特徴とする薄膜トランジス
タ。 - 【請求項３】特許請求の範囲第１項において、ソース，
ドレイン両領域の高不純物濃度部分、低不純物濃度部分
または真性半導体部分、およびチャンネル領域は、アモ
ルファスまたは多結晶半導体単独あるいはアモルファス
および多結晶半導体の組合せからなることを特徴とする
薄膜トランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61133689A JPH0620140B2 (ja) | 1986-06-11 | 1986-06-11 | 薄膜トランジスタ |
| US07/059,785 US4746961A (en) | 1986-06-11 | 1987-06-08 | Field effect transistor |
| EP87108356A EP0249204B1 (en) | 1986-06-11 | 1987-06-10 | Thin film field effect transistor |
| DE87108356T DE3785249T2 (de) | 1986-06-11 | 1987-06-10 | Dünnfilm-Feldeffekttransistor. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61133689A JPH0620140B2 (ja) | 1986-06-11 | 1986-06-11 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62291063A JPS62291063A (ja) | 1987-12-17 |
| JPH0620140B2 true JPH0620140B2 (ja) | 1994-03-16 |
Family
ID=15110576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61133689A Expired - Lifetime JPH0620140B2 (ja) | 1986-06-11 | 1986-06-11 | 薄膜トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4746961A (ja) |
| EP (1) | EP0249204B1 (ja) |
| JP (1) | JPH0620140B2 (ja) |
| DE (1) | DE3785249T2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302768A (ja) * | 1988-05-30 | 1989-12-06 | Seikosha Co Ltd | 逆スタガー型シリコン薄膜トランジスタ |
| US5012306A (en) * | 1989-09-22 | 1991-04-30 | Board Of Regents, The University Of Texas System | Hot-carrier suppressed sub-micron MISFET device |
| JPH04226079A (ja) * | 1990-04-17 | 1992-08-14 | Canon Inc | 半導体装置及びその製造方法及びそれを有する電子回路装置 |
| JP2566175B2 (ja) * | 1990-04-27 | 1996-12-25 | セイコー電子工業株式会社 | 半導体装置及びその製造方法 |
| GB9113979D0 (en) * | 1991-06-28 | 1991-08-14 | Philips Electronic Associated | Thin-film transistors and their manufacture |
| US5352914A (en) * | 1992-08-03 | 1994-10-04 | Hughes Aircraft Company | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
| EP0689085B1 (en) * | 1994-06-20 | 2003-01-29 | Canon Kabushiki Kaisha | Display device and manufacture method for the same |
| US6060723A (en) | 1997-07-18 | 2000-05-09 | Hitachi, Ltd. | Controllable conduction device |
| EP0892440A1 (en) | 1997-07-18 | 1999-01-20 | Hitachi Europe Limited | Controllable conduction device |
| US6169308B1 (en) | 1996-11-15 | 2001-01-02 | Hitachi, Ltd. | Semiconductor memory device and manufacturing method thereof |
| US6642574B2 (en) | 1997-10-07 | 2003-11-04 | Hitachi, Ltd. | Semiconductor memory device and manufacturing method thereof |
| JP2005228819A (ja) * | 2004-02-10 | 2005-08-25 | Mitsubishi Electric Corp | 半導体装置 |
| US8405085B2 (en) | 2010-12-01 | 2013-03-26 | Au Optronics Corporation | Thin film transistor capable of reducing photo current leakage |
| US9814262B2 (en) | 2012-07-11 | 2017-11-14 | Sis Resources, Ltd. | Hot-wire control for an electronic cigarette |
| GB2515750B (en) * | 2013-07-01 | 2017-11-15 | Flexenable Ltd | Supressing Leakage Currents in a Multi - TFT Device |
| KR102098663B1 (ko) * | 2013-10-11 | 2020-04-08 | 삼성전자주식회사 | 정전기 방전 보호 소자 |
| US9748246B2 (en) | 2014-11-06 | 2017-08-29 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuits having contacts spaced apart from active regions |
| CN105405892B (zh) * | 2015-12-14 | 2019-02-12 | 深圳市华星光电技术有限公司 | 一种薄膜晶体管及阵列基板 |
| WO2020084708A1 (ja) * | 2018-10-24 | 2020-04-30 | 堺ディスプレイプロダクト株式会社 | 薄膜トランジスタおよびその製造方法 |
| CN109713044B (zh) * | 2018-12-25 | 2021-04-13 | 惠科股份有限公司 | 一种薄膜晶体管及制作方法和显示面板 |
| US20230187484A1 (en) * | 2021-12-09 | 2023-06-15 | AUO Corporation | Semiconductor device and manufacturing method thereof |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4065781A (en) * | 1974-06-21 | 1977-12-27 | Westinghouse Electric Corporation | Insulated-gate thin film transistor with low leakage current |
| US4087902A (en) * | 1976-06-23 | 1978-05-09 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Field effect transistor and method of construction thereof |
| US4199773A (en) * | 1978-08-29 | 1980-04-22 | Rca Corporation | Insulated gate field effect silicon-on-sapphire transistor and method of making same |
| JPS6072272A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-06-11 JP JP61133689A patent/JPH0620140B2/ja not_active Expired - Lifetime
-
1987
- 1987-06-08 US US07/059,785 patent/US4746961A/en not_active Expired - Lifetime
- 1987-06-10 DE DE87108356T patent/DE3785249T2/de not_active Expired - Fee Related
- 1987-06-10 EP EP87108356A patent/EP0249204B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62291063A (ja) | 1987-12-17 |
| DE3785249T2 (de) | 1993-10-14 |
| US4746961A (en) | 1988-05-24 |
| EP0249204A2 (en) | 1987-12-16 |
| EP0249204B1 (en) | 1993-04-07 |
| DE3785249D1 (de) | 1993-05-13 |
| EP0249204A3 (en) | 1988-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0620140B2 (ja) | 薄膜トランジスタ | |
| KR950003943B1 (ko) | 박막 반도체 장치 | |
| KR100261983B1 (ko) | 박막트랜지스터 및 그것을 사용한 액정표시장치 | |
| CN1155101C (zh) | 半导体器件 | |
| JPH05129608A (ja) | 半導体装置 | |
| JP3352191B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3401036B2 (ja) | 半導体素子の構造 | |
| US5652158A (en) | Method for making thin film transistors for a liquid crystal display | |
| JP2798537B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JP3171673B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3128939B2 (ja) | 薄膜トランジスタ | |
| JP2572379B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0595117A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPS6370576A (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR100815894B1 (ko) | Ｌｄｄ구조의 ｃｍｏｓ 다결정 실리콘 박막트랜지스터의제조방법 | |
| JPH1197699A (ja) | 薄膜トランジスタ | |
| JPH08172195A (ja) | 薄膜トランジスタ | |
| KR0179066B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| JP3197667B2 (ja) | アキュムレーション型多結晶シリコン薄膜トランジスタ | |
| JPH08148694A (ja) | 薄膜トランジスタ | |
| WO2006064606A1 (ja) | 半導体装置及びその製造方法 | |
| JPH0677485A (ja) | 逆スタッガ型薄膜トランジスタおよびその製造方法 | |
| JP3208816B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2001036097A (ja) | 半導体装置 | |
| JP4249512B2 (ja) | 絶縁ゲイト型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |