TW201301480A - 半導體積體電路的靜電破壞（ｅｓｄ）保護電路 - Google Patents

半導體積體電路的靜電破壞（ｅｓｄ）保護電路 Download PDF

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Abstract

[課題]提供一種當相反連接電池時，可防止流通大電流而受到破壞CDM(Charged Device Model，元件充電模式)的ESD(靜電破壞)保護電路。[解決手段]形成為在CDM用的ESD保護電路的OFF電晶體(11、13)串聯插入電晶體元件，俾使寄生二極體與前述OFF電晶體的寄生二極體呈相反方向的電路構成。

Description

半導體積體電路的靜電破壞(ESD)保護電路
本發明係關於即使在電池弄錯而正負相反連接時，亦不會流通大電流而受到破壞的ESD保護元件。
習知的半導體積體電路(以下記載為IC)的輸入電路已知有如第4圖所示之電路(參照例如專利文獻1)。
在IC係有：正電源端子121、負電源端子122、及至少1個輸入端子120，在正電源端子121連接有電池101的正端子，在負電源端子122連接有電池101的負端子。在輸入端子120與負電源端子122之間，通常在IC的PAD近旁配置有主要的ESD保護電路100。
有接收輸入端子120之訊號的內部電路(例如反相器)130，以用以保護其閘極免於ESD(靜電破壞)的CDM(Charged Device Model，元件充電模式)對策而言，ESD保護電路110被配置在內部電路130的附近。ESD保護電路110係由Nch電晶體11、Pch電晶體13、及電阻15所構成。Nch電晶體11的汲極與Pch電晶體13的汲極被連接在內部電路130的閘極，Nch電晶體11的閘極與源極與基板係被連接在VSS，Pch電晶體13的閘極與源極與基板係被連接在VDD。Nch電晶體11與Pch電晶體13係形成為OFF狀態(高阻抗狀態)，在平常的動作狀態下，內部電路的動作與有無Nch電晶體11與Pch電晶體 13並無關連。電阻15係為了保護ESD，可意圖性插入某值(例如1kΩ程度)的電阻，亦可藉由IC的配線，而形成為寄生電阻。
在CDM中，在IC以高電壓而呈帶電的狀態下由輸入端子120放電時，內部電路130的基板側的電荷係透過基板或主ESD保護電路100而快速放電。另一方面，內部電路130的閘極的電荷係被設在內部電路130的閘極與正電源端子121及負電源端子122之間的OFF電晶體11、13崩潰(break down)而快速放電。因此，可防止對內部電路的閘極施加高電壓，而可防止在CDM的破壞。
其中，二極體11D與13D係分別表示Nch電晶體11與Pch電晶體13的寄生二極體。
在第5圖中顯示IC之佈局的影像圖之例。有連接在VDD端子的VDD PAD、連接在IN端子的IN PAD、及連接在VSS端子的VSS PAD的3個PAD，在IN PAD的近旁佈局有主要的ESD保護電路100。在IC的內部佈局有內部電路130，在其近旁佈局有CDM對策用的ESD保護電路110。
在第5圖中係僅形成為3個PAD，但是一般在IC係包含有更多的PAD及電路。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開平7-153846號公報(第1圖)
但是，習知的保護電路係在相反連接電池的正負時，作為ESD保護元件的電晶體的寄生二極體呈順向偏壓，因此會有電流流動而發熱而劣化的課題。
因此，本發明之目的在解決如習知技術之如上所示的課題，目的在提供一種即使相反連接電池，亦不會有電流流通的情形的ESD保護電路。
本發明係形成為與CDM用的ESD保護電路的OFF電晶體串聯插入寄生二極體與OFF電晶體的寄生二極體呈相反方向的電晶體元件的電路構成，藉此解決上述課題。
藉由如以上所示之本發明之ESD保護電路，即使相反連接電池，亦可防止在IC流通大電流。
參照圖示，說明用以實施本發明之形態。
[實施例1]
第1圖係顯示本發明之ESD保護電路之第一實施例的電路圖。本發明之ESD保護電路110係由Nch電晶體 11、Pch電晶體12、13、14、及電阻15所構成。電阻15係與習知技術同樣，亦可為即使意圖性插入，亦為藉由配線所致的寄生電阻。
Nch電晶體11係閘極與源極與基板連接於VSS，汲極連接於Pch電晶體12的源極與基板。Pch電晶體12係閘極連接於VSS，汲極連接於內部電路130的閘極、電阻15、Pch電晶體13的汲極、及Pch電晶體14的閘極。Pch電晶體14係汲極連接於VDD，源極與基板連接於Pch電晶體13的源極與基板。Pch電晶體13係閘極連接於VDD，汲極連接於內部電路130的閘極、電阻15、Pch電晶體12的汲極、及Pch電晶體14的閘極。11D、12D、13D、14D係分別表示Nch電晶體11、及Pch電晶體12、13、14的寄生二極體。
若與習知的ESD保護電路第4圖相比較，Nch電晶體11與Pch電晶體13係與習知技術相同作為OFF電晶體來發揮功能，追加有Pch電晶體12與14。
接著，說明將電池正常連接時、及相反連接時的動作。第1圖係顯示將電池正常連接的狀態。在該狀態下，Nch電晶體11與Pch電晶體13係與習知技術同樣地作為OFF電晶體來發揮功能，因此形成為高阻抗，即使追加Pch電晶體12與14，亦不會有對動作造成影響的情形。
接著，若以CDM在IC以高電壓而呈帶電的狀態下由輸入端子120放電時，假設即使相對於VSS端子，內部電路130的閘極欲成為高電位，亦由於Pch電晶體12進 行ON，因此內部電路130的閘極的電壓會施加至Nch電晶體11的汲極，Nch電晶體11作為OFF電晶體而崩潰，藉此在內部電路130的閘極與VSS間並不會施加高電壓差。另一方面，即使相對於VSS端子，內部電路130的閘極欲成為低電位，亦由於Nch電晶體11的寄生二極體11D進行ON，因此VSS的電壓會大致施加至Pch電晶體12的源極，Pch電晶體12作為OFF電晶體而崩潰，藉此在內部電路130的閘極與VSS間並不會施加高電壓差。
同樣地，即使相對於VDD端子，內部電路130的閘極電位欲成為高電位，亦由於Pch電晶體13進行ON，因此VDD的電壓會施加至Pch電晶體14的源極與基板，Pch電晶體14作為OFF電晶體而崩潰，藉此在內部電路130的閘極與VDD間並不會施加高電壓差。另一方面，即使相對於VDD端子，內部電路130的閘極欲成為低電位，亦由於Pch電晶體14進行ON，VDD的電壓會施加至Pch電晶體13的汲極，Pch電晶體13作為OFF電晶體而崩潰，藉此在內部電路130的閘極與VDD間並不會施加較高的電壓差。
亦即，作為CDM的ESD保護電路發揮與習知技術同樣的功能。
另一方面，若將電池相反連接時，在VDD與VSS間並沒有以順向連接二極體的路徑(逆向二極體必定形成串聯)，因此並不會有如習知技術般電流流通的情形。此外，即使輸入端子120被連接於VDD或VSS，亦在輸入 端子120與VDD間或VSS間，沒有以順向連接二極體的路徑(逆向二極體必定形成串聯)，因此並沒有電流流通的情形。
在第2圖顯示Nch電晶體11與Pch電晶體12、13、14的剖面圖。該等電晶體係透過電阻15而被連接於輸入端子120(IN)，但是在此係省略電阻15。在P基板上有第一Nwell與第二Nwell，在第一Nwell中，製作Pch電晶體13、14，且在第二Nwell中製作Pch電晶體12。
如前所述，Nch電晶體11與Pch電晶體12係在VSS與內部電路130的閘極輸入間，具有對CDM的效果，Pch電晶體13與14係在VDD與內部電路130的閘極輸入間，具有對CDM的效果，因此即使僅為內部電路與VDD或VSS間的單側，亦具有對CDM的效果，乃清楚可知。
[實施例2]
在第3圖顯示本發明之ESD保護電路之第二實施例。與第2圖不同之處在於：Pch電晶體13與14在VDD與內部電路的輸入閘極間進行替換。亦即，Pch電晶體13的閘極與源極與基板係連接於VDD，汲極係連接於Pch電晶體14的汲極，Pch電晶體14的源極與基板與閘極係連接於Pch電晶體12的汲極、電阻15及內部電路130的閘極。
與實施例1同樣地，在正常連接電池的狀態(第3圖的狀態)下，電晶體13、14係呈OFF(高阻抗狀態)，因此 並不會有對動作造成影響的情形。
接著，若以CDM在IC以高電壓而呈帶電的狀態下由輸入端子120放電時，假設即使相對於VDD端子，內部電路130的閘極欲成為高電位，亦由於Pch電晶體13的寄生二極體13D成為順向，因此對Pch電晶體14的汲極係施加大致與VDD相同的電壓，Pch電晶體14作為OFF電晶體而崩潰，藉此在內部電路130的閘極與VDD間並不會施加高電壓差。另一方面，即使相對於VDD端子，內部電路130的閘極欲成為低電位，亦由於Pch電晶體14的寄生二極體14D呈順向，因此對Pch電晶體13的汲極係施加大致與內部電路130的閘極相同的電壓，Pch電晶體13作為OFF電晶體而崩潰，藉此在內部電路130的閘極與VDD間並不會施加高電壓差。
若將電池相反連接時，係與實施例1同樣地，在VDD與VSS間沒有順向連接二極體的路徑(逆向二極體必定形成串聯)，因此不會有電流流動的情形。此外，即使輸入端子120被連接在VDD或VSS，亦在輸入端子120與VDD間或VSS間，沒有順向連接二極體的路徑(逆向二極體必定形成串聯)，因此不會有電流流動的情形。
此外，CDM用的ESD保護元件的Nch電晶體11、Pch電晶體12、13、14的W長(電晶體寬幅)之目的在逸逃內部電路130的閘極的電荷，小於主ESD保護元件100的W長，充分具有效果，亦可為W=50μm以下。
11‧‧‧Nch電晶體
11D‧‧‧Nch電晶體11的寄生二極體
12‧‧‧Pch電晶體
12D‧‧‧Pch電晶體12的寄生二極體
13‧‧‧Pch電晶體
13D‧‧‧Pch電晶體12的寄生二極體
14‧‧‧Pch電晶體
14D‧‧‧Pch電晶體12的寄生二極體
15‧‧‧電阻
100‧‧‧主ESD保護元件
101‧‧‧電池
110‧‧‧CDM用ESD保護元件
120‧‧‧IN端子(輸入)
121‧‧‧VDD端子
122‧‧‧VSS端子(GND)
130‧‧‧內部電路
第1圖係本發明之第一實施例的ESD保護電路。
第2圖係本發明之第一實施例的ESD保護電路的剖面圖。
第3圖係本發明之ESD保護電路之第二實施例。
第4圖係顯示習知之ESD保護電路的圖。
第5圖係IC佈局的影像圖。
11‧‧‧Nch電晶體
11D‧‧‧Nch電晶體11的寄生二極體
12‧‧‧Pch電晶體
12D‧‧‧Pch電晶體12的寄生二極體
13‧‧‧Pch電晶體
13D‧‧‧Pch電晶體12的寄生二極體
14‧‧‧Pch電晶體
14D‧‧‧Pch電晶體12的寄生二極體
15‧‧‧電阻
100‧‧‧主ESD保護元件
101‧‧‧電池
110‧‧‧CDM用ESD保護元件
120‧‧‧IN端子(輸入)
121‧‧‧VDD端子
122‧‧‧VSS端子(GND)
130‧‧‧內部電路

Claims (6)

  1. 一種半導體積體電路的靜電破壞(ESD)保護電路，其係在至少具備有：正的電源端子、負的電源端子、輸入端子、及被連接在前述輸入端子的內部電路的半導體積體電路所設置的ESD保護電路，其特徵為具有：Nch電晶體，其係閘極與源極與基板被連接於前述負的電源端子；及第一Pch電晶體，其係閘極被連接於前述負的電源端子，汲極被連接於前述內部電路的閘極，源極與基板被連接於前述Nch電晶體的汲極。
  2. 如申請專利範圍第1項之半導體積體電路的靜電破壞(ESD)保護電路，其中，前述Nch電晶體與前述第一Pch電晶體的寬幅為50μm以下。
  3. 一種半導體積體電路的靜電破壞(ESD)保護電路，其係在至少具備有：正的電源端子、負的電源端子、輸入端子、及被連接在前述輸入端子的內部電路的半導體積體電路所設置的ESD保護電路，其特徵為具有：Nch電晶體，其係閘極與源極與基板被連接在前述負的電源端子；第一Pch電晶體，其係閘極被連接在前述負的電源端子，汲極被連接在前述內部電路的閘極，源極與基板被連接在前述Nch電晶體的汲極；第二Pch電晶體，其係閘極被連接在前述正的電源端子，汲極被連接在前述內部電路的閘極；及 第三Pch電晶體，其係閘極被連接在前述內部電路的閘極，汲極被連接在前述正的電源端子，源極與基板被連接在前述第二Pch電晶體的源極與基板。
  4. 如申請專利範圍第3項之半導體積體電路的靜電破壞(ESD)保護電路，其中，前述Nch電晶體與前述第一Pch電晶體的寬幅為50μm以下。
  5. 一種半導體積體電路的靜電破壞(ESD)保護電路，其係在至少具備有：正的電源端子、負的電源端子、輸入端子、及被連接在前述輸入端子的內部電路的半導體積體電路所設置的ESD保護電路，其特徵為具有：Nch電晶體，其係閘極與源極與基板被連接於前述負的電源端子；第一Pch電晶體，其係閘極被連接在前述負的電源端子，汲極被連接在前述內部電路的閘極，源極與基板被連接在前述Nch電晶體的汲極；第二Pch電晶體，其係閘極與源極與基板被連接在前述正的電源端子；及第三Pch電晶體，其係閘極與源極與基板被連接在前述內部電路的閘極，汲極被連接在前述第二Pch電晶體的汲極。
  6. 如申請專利範圍第5項之半導體積體電路的靜電破壞(ESD)保護電路，其中，前述Nch電晶體與前述第一Pch電晶體的寬幅為50μm以下。
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