TW201316415A - 半導體元件結構及其製造方法 - Google Patents
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Abstract
一種半導體元件結構，包括金屬閘電極、被動元件以及硬罩幕層。被動元件具有一個多晶矽組件層。硬罩幕層覆蓋於金屬閘電極和被動元件上，且具有實質共面的一第一開口與一第二開口，以分別將金屬閘電極和多晶矽組件層暴露於外。其中，第一開口與金屬閘電極的距離實質小於第二開口與多晶矽組件層的距離。
Description
本發明是有關於一種半導體元件及其製作方法，且特別是有關於一種具有金屬閘極結構的場效應電晶體元件及其製造方法。
隨著半導體關鍵尺寸的縮小，場效應電晶體的尺寸以及閘極介電層的厚度也跟著受到限縮。然而，閘極介電層(gate dielectric layer)的厚度縮減將導致漏電流的發生。為了降低露電流的發生，遂有採用高介電係數(high-k)材質來製作閘介電層，同時採用金屬閘電極來置換阻值較高的多晶矽閘電極，藉以增進元件的效能。
習知製作金屬閘電極電晶體的方法，係先形成多晶矽虛擬閘極(dummy gate eletrode)，待完成金屬-氧化物-半導體電晶體主結構之後，再以蝕刻步驟移除多晶矽虛擬閘極，並藉由金屬沉積的方式，取代原來的多晶矽虛擬閘極。
然而，移除多晶矽虛擬閘極與金屬沉積製程，很可能會影響電晶體元件與其他半導體元件的製程整合。例如，多晶矽層，通常會被用來製備電晶體的多晶矽虛擬閘電極以及電阻(或其他被動元件)的多晶矽組件層。當進行多晶矽閘極移除蝕刻時，須先以光阻來遮罩多晶矽元件層，方能進行蝕刻。而此舉，常造成被動元件的多晶矽組件層與金屬閘電極之間，產生高低落差。進而，導致後續的金屬沉積以及金屬接觸製程，易在被動元件的四周產生金屬殘留，影響元件的效能。
因此有需要提供一種先進半導體元件及其製作方法，有效整合場效應電晶體與被動元件的製程，提高元件工作效能。
有鑑於此，本發明提供一種半導體元件結構，包括金屬閘電極、被動元件以及硬罩幕層。被動元件具有一個多晶矽組件層。硬罩幕層覆蓋於金屬閘電極和被動元件上，具有實質共面的一第一開口與一第二開口，以分別將金屬閘電極和多晶矽組件層暴露於外。其中，第一開口與金屬閘電極的距離實質小於第二開口與多晶矽組件層的距離。
在本發明之一實施例中，半導體元件結構更包括基材、汲極/源極結構以及閘介電層。其中，汲極/源極結構位於基材之中，與金屬閘電極鄰接。閘介電層位於汲極/源極結構與金屬閘電極之間。
在本發明之一實施例中，閘介電層包括：依序堆疊於基材上的介面層(interfacial layer，IL)以及高介電係數材質層。在本發明之一實施例中，被動元件為一電阻。在本發明之一實施例中，半導體元件結構更包括，位於高介電係數材質層與金屬閘電極之間的覆蓋層(capping layer)。
在本發明之一實施例中，半導體元件結構，更包括第一間隙壁以及第二間隙壁。其中，第一間隙壁，包含位於金屬閘電極之側壁上的一部份硬罩幕層，用以定義出第一開口；第二間隙壁包含位於多晶矽組件層之側壁上的一部份硬罩幕層，用以定義出第二開口。
本發明另提供一種半導體元件結構的製造方法，包括下述步驟：首先提供一個虛擬閘極(dummy gate)以及一個被動元件，其中虛擬閘極具有一個多晶矽閘電極層，且被動元件具有一個多晶矽組件層。接著，於虛擬閘極與被動元件上，形成硬罩幕層。然後，進行第一蝕刻製程，移除一部份硬罩幕層，藉以將一部份多晶矽組件層暴露於外。之後，於虛擬閘極與被動元件上，形成內層介電層(Inner Layer Dielectric，ILD)；並以硬罩幕層為研磨終止層，對內層介電層進行平坦化。後續，進行第二蝕刻製程，移除多晶矽閘電極層，並於多晶矽閘電極層原來的位置上，形成金屬閘電極。
在本發明之一實施例中，第一蝕刻製程還移除了一部份的多晶矽組件層，藉以在被動元件中形成一個凹室，將剩餘的多晶矽組件層暴露於外。
在本發明之一實施例中，虛擬閘極及被動元件的形成，包括下述步驟：首先依序於基材上形成介電材質層以及多晶矽材質層。接著，圖案化多晶矽材質層以及介電材質層，以於圖案化的介電材質層上，形成多晶矽閘電極以及多晶矽組件層。之後，分別於多晶矽閘電極以及多晶矽組件層之側壁上，形成第一間隙壁與第二間隙壁。
在本發明之一實施例中，介電材質層包括：依序堆疊於該基材上的介面層以及高介電係數材質層。在本發明之一實施例中，更包括，於高介電係數材質層以及多晶矽材質層之間，形成覆蓋層。在本發明之一實施例中，在形成金屬閘電極之前，更包括：於覆蓋層上，形成至少一功函數層(working function layer)。
在本發明之一實施例中，進行第二蝕刻製程之前，更包括：以虛擬閘極為罩幕，於基材之中形成汲極/源極結構。在本發明之一實施例中，在形成金屬閘電極之前，更包括：於多晶矽閘電極層原來的位置上，形成高介電係數材質層；且於高介電係數材質層上形成至少一功函數層。
在本發明之一實施例中，第二蝕刻製程包括乾式蝕刻及濕式蝕刻。在本發明之一實施例中，內層介電層的平坦化包括化學機械研磨(Chemical Mechanical Polishing，CMP)。
根據上述，本發明的實施例是提供一種整合金屬閘電極電晶體與被動元件的半導體元件結構。其製作方式，係先以硬罩幕覆蓋多晶矽虛擬閘電極與被動元件。再對被動元件進行第一次蝕刻製程，以移除一部份硬罩幕，並將被動元件的一部份多晶矽組件層暴露於外。之後，再進行第二次蝕刻製程，以移除多晶矽虛擬閘極。後續再進行金屬閘電極沉積以及平坦化製程，以形成彼此共平面的金屬閘電極以及被動元件。
藉由兩次蝕刻製程，分別薄化動元件與移除虛擬閘極，可使被動元件與金屬閘電極，能在同一平面上進行後續的金屬接觸製程，減少被動元件多晶矽組件層的金屬殘留，提升元件的效能。
本發明是在提供一種半導體元件結構及其製造方法，可將金屬閘電極電晶體與被動元件加以整合，並提高元件效能。為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉數個較佳實施例，並配合所附圖式，作詳細說明如下。
請參照圖1A到圖1G，圖1A到圖1G係根據本發明的一較佳實施例，所繪示之製作半導體元件結構100的一系列製程結構剖面圖。其中，半導體元件結構100的製造方法，包括下述步驟：首先在基材101上依序形成介電材質層104、覆蓋層120以及多晶矽材質層105(如圖1A所繪示)。在本實施例之中，介電材質層104包括：依序堆疊於基材101上的介面層104a以及高介電係數材質層104b。介面層104a的材質，較佳為二氧化矽、氮化矽、氮氧化矽或氮碳化矽；高介電係數材質層104b的材質，較佳為矽化鉿、氧化鉿、氧化矽鉿或氮氧化矽鉿。覆蓋層120的材質，較佳為氮化鈦(TiN)或氮化鉭(TaN)。在本發明的一些實施例之中，還包括在多晶矽材質層105上，另外形成至少一硬式罩幕層(未繪示)。
之後，對多晶矽材質層105以及介電材質層104進行圖案化製程，以於圖案化的介電質層104上，形成多晶矽閘電極106以及多晶矽組件層107(其中，位於多晶矽閘電極106下方的圖案化介電質層104，以下稱為閘介電層108)。
再藉由沉積及蝕刻製程，分別於多晶矽閘電極106以及多晶矽組件層107之側壁上，形成第一間隙壁109與第二間隙壁110。進而，於基材101上提供一個虛擬閘極(dummy gate)102以及一個被動元件103。其中，被動元件103較佳為電阻。
而在形成第一間隙壁109與第二間隙壁110之前，還包括，以多晶矽閘電極106和閘介電層108為罩幕，進行複數個輕摻雜製程，藉以在基材101之中形成輕摻雜汲極(Light Doped Drain，LDD)結構，並與閘介電層108鄰接。在形成第一間隙壁109與第二間隙壁110之後，再以虛擬閘極102作為罩幕，對輕摻雜汲極結構進行一連串的離子植入製程，於基材101之中形成汲極/源極結構119(如圖1B所繪示)。
接著，於虛擬閘極102與被動元件103上，形成硬罩幕層111，並於硬罩幕層111上形成一圖案化光阻層112，將位於多晶矽組件層107上方的一部分硬罩幕層111暴露出來(如圖1C所繪示)。然後，進行第一蝕刻製程，以移除一部份硬罩幕層111，藉以於硬罩幕層111上定義出開口111a，將一部份多晶矽組件層107暴露於外。
在本發明的一些實施例之中，硬罩幕層111可以是由單層或多層的氮化矽(SiN)、碳化矽(SiC)或碳氮化矽(SiCN)等材質，所構成的接觸蝕刻停止層(Contact Etch Stop Layer，CESL)。較佳地為可施加應力之氮化矽多層。
在本發明的一些實施例之中，第一蝕刻製程113，較佳還會將一部份的多晶矽組件層107移除，藉以在被動元件103中，形成一個凹室113，將剩餘的多晶矽組件層107由開口111a暴露於外(如圖1D所繪示)。
後續，於虛擬閘極102與被動元件103上，形成內層介電層114，並填充凹室113。之後，再以硬罩幕層111為研磨終止層，對內層介電層114進行平坦化(如圖1E所繪示)。在本發明的較佳實施例中，內層介電層114的平坦化，包括化學機械研磨製程。
之後，以覆蓋層120作為蝕刻終止層，進行第二蝕刻製程，以移除覆蓋於虛擬閘極102上的一部份硬罩幕層111，以及位於虛擬閘極102中的多晶矽閘電極106，藉以在硬罩幕層111上定義出開口111b，並在虛擬閘極102之中形成凹室115，讓覆蓋層120經由凹室115和開口111b暴露於外(如圖1F所繪示)。
在本發明的一些實施例之中，第二蝕刻製程可同時使用乾式蝕刻以及濕式蝕刻兩種蝕刻方式。在本實施例之中，則係先採用乾式蝕刻來移除硬罩幕層111；再採用濕式蝕刻來移除多晶矽閘電極106。
之後，於凹室115中的覆蓋層120上，形成至少一個功函數層116，例如氮化鈦或鈦鋁合金(TiAl)；再於功函數層116上沉積金屬層，並對金屬層進行平坦化步驟，而形成包含有金屬閘電極117的金屬閘極結構118，完成半導體元件結構100的製備(如圖1G所繪示)。後續再於金屬閘極結構118和被動元件103上，進行金屬接觸製程，形成複數個與金屬內連線電性接觸的金屬接觸(未繪示)。
請參照圖2A到圖2G，圖2A到圖2G係根據本發明的另一較佳實施例，繪示製作半導體元件結構200的一系列製程結構剖面圖。其中，半導體元件結構200的製造方法，包括下述步驟：首先在基材201上依序形成介電材質層204以及多晶矽材質層205(如圖2A所繪示)。在本實施例之中，介電材質層204較佳為二氧化矽、氮化矽、氮氧化矽或氮碳化矽。
之後，對多晶矽材質層205以及介電材質層204進行圖案化製程，以於圖案化的介電材質層204上形成多晶矽閘電極206以及多晶矽組件層207。再藉由沉積與蝕刻製程，分別於多晶矽閘電極206以及多晶矽組件層207之側壁上，形成第一間隙壁209與第二間隙壁210。進而，於基材201上提供一個虛擬閘極202以及一個被動元件203(較佳為電阻)。
而在形成第一間隙壁209與第二間隙壁210之前，還包括，以多晶矽閘電極206和閘介電層208為罩幕，進行複數個輕摻雜製程，藉以在基材201之中形成輕摻雜汲極結構，與閘介電層108鄰接。之後，再以虛擬閘極202為罩幕，於基材201之中形成汲極/源極結構219(如圖2B所繪示)。
接著，於虛擬閘極202與被動元件203上，形成硬罩幕層211，並於硬罩幕層211形成一圖案化光阻層212，將位於多晶矽組件層207上方的一部分硬罩幕層211暴露出來(如圖2C所繪示)。在本發明的一些實施例之中，硬罩幕層211可以是由單層或多層的氮化矽、碳化矽或碳氮化矽材質，所構成的接觸蝕刻停止層。較佳地為可施加應力之氮化矽多層。
然後，進行第一蝕刻製程，以移除一部份硬罩幕層211及一部份的多晶矽組件層207，藉以在硬罩幕層211上定義出開口211a，並且在被動元件203之中，形成一個凹室213，將剩餘的多晶矽組件層207經由開口211a暴露於外(如圖2D所繪示)。
後續，於虛擬閘極202與被動元件203上，形成內層介電層214，並填充凹室213。之後，再以硬罩幕層211為研磨終止層，對內層介電層214進行平坦化(如圖2E所繪示)。在本發明的較佳實施例中，內層介電層214的平坦化，包括化學機械研磨製程。
之後，以介電材質層204作為蝕刻終止層，進行第二蝕刻製程，移除覆蓋於虛擬閘極202上的一部份硬罩幕層211，以及位於虛擬閘極202中的多晶矽閘電極206，藉以以在硬罩幕層211上定義出開口211b，並在虛擬閘極202之中形成凹室215，讓介電材質層204經由凹室215及開口211b暴露於外(如圖2F所繪示)。
在本發明的一些實施例之中，第二蝕刻製程可同時使用乾式蝕刻以及濕式蝕刻兩種蝕刻方式。在本實施例之中，則係先採用乾式蝕刻來移除硬罩幕層211；再採用濕式蝕刻來移除多晶矽閘電極206。
移除多晶矽閘電極206之後，在經由凹室215及開口211b暴露於外的介電材質層204上，形成具有高介電係數的閘介電層208。在本實施例之中，閘介電層208。包括：依序堆疊於介面材質層204上的高介電係數材質層208a以及覆蓋層208b。
接著，於高介電係數材質層208a上形成至少一個功函數層216；再於功函數層216上沉積金屬層；並對金屬層進行平坦化步驟，藉以形成包含金屬閘電極217的金屬閘極結構218，完成半導體元件結構200的製備(如圖2G所繪示)。後續再進行金屬接觸製程，形成複數個金屬接觸，與金屬內連線電性接觸(未繪示)。
請再參照圖2G，半導體元件結構200，包括金屬閘極結構218、硬罩幕層211以及被動元件203。其中，硬罩幕層211，覆蓋於金屬閘極結構218和被動元件203的側壁上，與金屬閘極結構218和被動元件203的第一間隙壁209與第二間隙壁210共形。
另外，硬罩幕層211具有兩個開口，例如開口211a與211b，可分別用來將金屬閘極結構218的金屬閘電極217和被動元件203的多晶矽組件層207暴露於外。雖然，開口211a和211b係分別藉由兩個不同的蝕刻製程所定義出來。但是，由於在兩個不同的蝕刻製程之後，硬罩幕層211還會再經歷至少一道平坦化步驟，使得開口211a和211b彼此實質共面。亦即是說，金屬閘極結構218和被動元件203二者，能在同一平面上進行後續的金屬接觸製程。
又，由於構成被動元件203的多晶矽組件層207，在進行第一次蝕刻製程時，遭到部份移除，使得多晶矽組件層207的厚度，小於置換多晶矽閘電極206之金屬閘電極217、閘介電層208與功函數層216三者的厚度。因此，當金屬閘電極217、閘介電層208與功函數層216三者經過金屬平坦化步驟之後，多晶矽組件層207與開口211b之間，仍會存在一個高度落差H。，也就是說，雖然暴露金屬閘電極217和多晶矽組件層207的開口211b和211a，彼此實質共平面，但開口211b與金屬閘電極217之間的距離，仍實質小於開口211a與多晶矽組件層207之間的距離。
根據上述，本發明的實施例是提供一種整合金屬閘電極電晶體與被動元件的半導體元件結構。其製作方式，係先以硬罩幕覆蓋多晶矽虛擬閘電極與被動元件。再對被動元件進行第一次蝕刻製程，以移除一部份硬罩幕，並將被動元件的一部份多晶矽組件層暴露於外。之後，再進行第二次蝕刻製程，以移除多晶矽虛擬閘極。後續再進行金屬閘電極沉積以及平坦化製程，以形成彼此共平面的金屬閘電極以及被動元件。
藉由兩次蝕刻製程，分別薄化被動元件與移除虛擬閘極，可使被動元件與金屬閘電極，能在同一平面上進行後續的金屬接觸製程，減少被動元件多晶矽組件層的金屬殘留，提升元件的效能。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．半導體元件結構
101．．．基材
102．．．虛擬閘極
103．．．被動元件
104．．．介電材質層
104a．．．介面層
104b．．．高介電係數材質層
105．．．多晶矽材質層
106．．．多晶矽閘電極
107．．．多晶矽組件層
108．．．閘介電層
109．．．第一間隙壁
110．．．第二間隙壁
111．．．硬罩幕層
111a．．．開口
111b．．．開口
112．．．圖案化光阻層
113．．．凹室
114．．．內層介電層
115．．．凹室
116．．．功函數層
117．．．金屬閘電極
118．．．金屬閘極結構
119．．．汲極/源極結構
120．．．覆蓋層
200．．．半導體元件結構
201．．．基材
202．．．虛擬閘極
203．．．被動元件
204．．．介電材質層
205．．．多晶矽材質層
206．．．多晶矽閘電極
207．．．多晶矽組件層
208．．．閘介電層
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208b．．．覆蓋層
209．．．第一間隙壁
210．．．第二間隙壁
211．．．硬罩幕層
211a．．．開口
211b．．．開口
212．．．圖案化光阻層
213．．．凹室
214．．．內層介電層
215．．．凹室
216．．．功函數層
217．．．金屬閘電極
218．．．金屬閘極結構
219．．．汲極/源極結構
H．．．高度落差
圖1A到圖1G係根據本發明的一較佳實施例，繪示製作半導體元件結構的一系列製程結構剖面圖。
圖2A到圖2G係根據本發明的另一較佳實施例，繪示製作半導體元件結構的一系列製程結構剖面圖。
200．．．半導體元件結構
201．．．基材
203．．．被動元件
204．．．介電材質層
207．．．多晶矽組件層
208．．．閘介電層
208a．．．高介電係數材質層
208b．．．覆蓋層
209．．．第一間隙壁
210．．．第二間隙壁
211．．．硬罩幕層
211a．．．開口
211b．．．開口
214．．．內層介電層
216．．．功函數層
217．．．金屬閘電極
218．．．金屬閘極結構
219．．．汲極/源極結構
H．．．高度落差
Claims (16)
- 一種半導體元件結構，包括：一金屬閘電極；一被動元件，具有一多晶矽組件層；以及一硬罩幕層，覆蓋於該金屬閘電極與該被動元件上，且具有實質共面的一第一開口與一第二開口，以分別將該金屬閘電極和該多晶矽組件層暴露於外；其中該第一開口與該金屬閘電極之間的距離，實質小於該第二開口與該多晶矽組件層的距離。
- 如申請專利範圍第1項所述的半導體元件結構，更包括：一基材；一汲極/源極結構，位於該基材之中，與該金屬閘電極鄰接；以及一閘介電層，位於該汲極/源極結構與該金屬閘電極之間。
- 如申請專利範圍第2項所述的半導體元件結構，其中該閘介電層包括：依序堆疊於該基材上的一介面層(interfacial layer，IL)以及一高介電係數材質層。
- 如申請專利範圍第3項所述的半導體元件結構，更包括一覆蓋層(capping layer)，位於該高介電係數材質層與該金屬閘電極之間。
- 如申請專利範圍第1項所述的半導體元件結構，其中該被動元件為一電阻。
- 如申請專利範圍第1項所述的半導體元件結構，更包括：一第一間隙壁，包含位於該金屬閘電極之側壁上的一部份該硬罩幕層，用以定義該第一開口；以及一第二間隙壁，包含位於該多晶矽組件層之側壁上的一部份該硬罩幕層，用以定義該第二開口。
- 一種半導體元件結構的製造方法，包括：提供一虛擬閘極(dummy gate)結構以及一被動元件，其中該虛擬閘極具有一多晶矽閘電極，且該被動元件具有一多晶矽組件層；於該虛擬閘極與該被動元件上，形成一硬罩幕層；進行一第一蝕刻製程，移除一部份該硬罩幕層，藉以將一部份該多晶矽組件層暴露於外；於該虛擬閘極與該被動元件上，形成一內層介電層(Inner Layer Dielectric，ILD)；以該硬罩幕層為研磨終止層，平坦化該內層介電層；進行一第二蝕刻製程，移除該多晶矽閘電極；以及於多晶矽閘電極原來的位置上，形成一金屬閘電極。
- 如申請專利範圍第7項所述之半導體元件結構的製造方法，其中該第一蝕刻製程，更移除了一部份的該多晶矽組件層，藉以將剩餘的該多晶矽組件層暴露於外。
- 如申請專利範圍第7項所述之半導體元件結構的製造方法，其中形成該虛擬閘極及該被動元件的步驟，包括：依序於一基材上形成一介電材質層以及一多晶矽材質層；圖案化該多晶矽材質層以及該介電材質層，以於圖案化的該介電材質層上，形成該多晶矽閘電極和該多晶矽組件層；以及分別於該多晶矽閘電極以及該多晶矽組件層之側壁上，形成一第一間隙壁與一第二間隙壁。
- 如申請專利範圍第9項所述之半導體元件結構的製造方法，其中該介電材質層包括：依序堆疊於該基材上的一介面層以及一高介電係數材質層。
- 如申請專利範圍第10項所述之半導體元件結構的製造方法，更包括於該高介電係數材質層以及該多晶矽材質層之間，形成一覆蓋層。
- 如申請專利範圍第11項所述之半導體元件結構的製造方法，其中在形成該金屬閘電極之前，更包括：於該覆蓋層上，形成至少一功函數層(working function layer)。
- 如申請專利範圍第9項所述之半導體元件結構的製造方法，其中在進行該第二蝕刻製程之前，更包括：以該虛擬閘極為罩幕，於該基材之中形成一汲極/源極結構。
- 如申請專利範圍第9項所述之半導體元件結構的製造方法，其中在形成該金屬閘電極之前，更包括：於多晶矽閘電極原來的位置上，形成一高介電係數材質層；以及於該高介電係數材質層上形成至少一功函數層。
- 如申請專利範圍第7項所述之半導體元件結構的製造方法，其中該第二蝕刻製程包括一乾式蝕刻以及一濕式蝕刻。
- 如申請專利範圍第7項所述之半導體元件結構的製造方法，其中該內層介電層的平坦化包括：一化學機械研磨(Chemical Mechanical Polishing，CMP)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW100136336A TWI569332B (zh) | 2011-10-06 | 2011-10-06 | 半導體元件結構及其製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW100136336A TWI569332B (zh) | 2011-10-06 | 2011-10-06 | 半導體元件結構及其製造方法 |
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| Publication Number | Publication Date |
|---|---|
| TW201316415A true TW201316415A (zh) | 2013-04-16 |
| TWI569332B TWI569332B (zh) | 2017-02-01 |
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ID=48803114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW100136336A TWI569332B (zh) | 2011-10-06 | 2011-10-06 | 半導體元件結構及其製造方法 |
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-
2011
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Also Published As
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| TWI569332B (zh) | 2017-02-01 |
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