TW201324760A - 畫素結構及其製造方法 - Google Patents

畫素結構及其製造方法 Download PDF

Info

Publication number
TW201324760A
TW201324760A TW100145157A TW100145157A TW201324760A TW 201324760 A TW201324760 A TW 201324760A TW 100145157 A TW100145157 A TW 100145157A TW 100145157 A TW100145157 A TW 100145157A TW 201324760 A TW201324760 A TW 201324760A
Authority
TW
Taiwan
Prior art keywords
transistor
gate
drain
dielectric layer
disposed
Prior art date
Application number
TW100145157A
Other languages
English (en)
Inventor
Kuang-Hua Liu
Huai-An Li
Original Assignee
Chunghwa Picture Tubes Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chunghwa Picture Tubes Ltd filed Critical Chunghwa Picture Tubes Ltd
Priority to TW100145157A priority Critical patent/TW201324760A/zh
Priority to US13/411,566 priority patent/US20130146931A1/en
Publication of TW201324760A publication Critical patent/TW201324760A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0212—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or coating of substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/411—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by materials, geometry or structure of the substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H10K19/10—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00 comprising field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

本發明提供一種畫素結構及其製造方法，畫素結構包括基材、切換電晶體、介電層、連接導線、驅動電晶體、電容器以及畫素電極。基材用以定義電晶體區域。切換電晶體設置於電晶體區域上。介電層設置於基材上，並且覆蓋切換電晶體。連接導線設置於介電層上且位於電晶體區域的上方。驅動電晶體設置於介電層上，驅動電晶體垂直堆疊於切換電晶體的上方並且設置於電晶體區域的上方，且連接導線電性連接切換電晶體至驅動電晶體。畫素電極電性連接驅動電晶體。

Description

畫素結構及其製造方法
本發明係關於一種畫素結構及其製造方法，特別是關於一種具有堆疊電晶體的畫素結構及其製造方法。
有機發光二極體(OLED)顯示裝置是一種使用電流驅動有機薄膜發光的顯示裝置。由於OLED顯示裝置的有機薄膜為自體發光，故不需要背光源，因此可降低耗電量，簡化顯示裝置的製造流程，是一種極具潛力的顯示裝置。
參閱第1圖，其繪示習知技術中畫素結構1的電路佈局俯視圖。畫素結構1包括切換電晶體2、驅動電晶體4、電容器6以及有機發光二極體(OLED)8。當掃描訊號致能掃描線12時，資料線16之資料訊號透過切換電晶體2而儲存於電容器6中，電容器6以電壓方式儲存資料訊號，並且使驅動電晶體4導通。驅動電晶體4分別連接至第一電壓準位Vdd以及有機發光二極體(OLED)8，且驅動電晶體4受到電容器6的電壓驅動，以提供驅動電流給有機發光二極體(OLED)8。有機發光二極體(OLED)8連結第二電壓準位Gnd(未圖示)，有機發光二極體(OLED)8接收驅動電流並且產生光能，形成自體發光。如第1圖所示，在畫素結構1中，切換電晶體2與驅動電晶體4並行排列，亦即分別位於畫素結構的左右兩側。切換電晶體2與驅動電晶體4之間以走線區域3連接在一起，有機發光二極體(OLED)8設置於畫素電極5且連接驅動電晶體4。
如第1圖所示，開口率定義為光線可透過液晶的有效區域之比例，亦即定義為畫素電極5與畫素單位面積7之比值。當開口率越大時，穿透率越大，亮度越高，面板顯示品質越佳。然而，上述之驅動電晶體4佔用一部分的畫素單位面積7，亦即切換電晶體2與驅動電晶體4兩者皆會佔用畫素單位面積7的面積，導致畫素電極5縮小，使得有機發光二極體(OLED)8的發光面受到驅動電晶體4的阻擋。而且走線區域3也會佔用另一部份的畫素單位面積7，進一步縮減畫素電極區域5。當使用兩個以上的電晶體時，畫素電極5更小，使得開口率更小，降低穿透率，大幅影響顯示裝置的顯示品質。此外，一部份走線區域3與共用線9所組成的電容器6也會佔去部分畫素單位面積7。因此需要提出一種新式的畫素結構，以解決上述之開口率過小而使穿透率下降的問題。
本發明之目的在於提供一種畫素結構及其製造方法，使其能達到有效減少電晶體所佔面積，增加畫素結構的穿透率。
為了達到上述的目的，本發明提供一種具有堆疊電晶體的畫素結構及其製造方法。在一實施例中，本發明之畫素結構的製造方法，包括下列步驟：
(a)　形成一切換電晶體於一基材上，該基材定義一電晶體區域，切換電晶體設置於該電晶體區域，其中切換電晶體設有第一閘極、第一閘極絕緣層、第一通道結構、第一源極以及第一汲極；
(b)　形成第一介電層於基材上，並且覆蓋切換電晶體；
(c)　形成一連接導線於第一介電層上，連接導線設置於電晶體區域的上方，連接導線包括第一接觸墊、電性連接第一接觸墊的第二閘極、以及電性連接第二閘極的第二接觸墊；
(d)　形成驅動電晶體於第一介電層上，使驅動電晶體垂直堆疊於切換電晶體的上方並且設置於電晶體區域的上方，其中驅動電晶體設有分別相對應第一閘極、第一閘極絕緣層、第一通道結構、第一源極以及第一汲極的第二閘極、第二閘極絕緣層、第二通道結構、第二源極以及第二汲極，使第一接觸墊連接第一汲極至第二閘極；
(e)　形成共用線於第二閘極絕緣層上，使共用線電性連接第二源極，並且使一部分的共用線與第二接觸墊互相重疊配置以形成電容器；以及
(f)　形成畫素電極，使畫素電極電性連接第二汲極。
在另一實施例中，本發明之畫素結構包括基材、切換電晶體、第一介電層、連接導線、驅動電晶體、電容器以及畫素電極。基材用以定義電晶體區域。切換電晶體設置於基材的電晶體區域上，切換電晶體設有第一閘極、第一閘極絕緣層、第一通道結構、第一源極以及第一汲極。第一介電層設置於基材上，並且覆蓋切換電晶體。連接導線設置於第一介電層上且位於電晶體區域的上方，連接導線具有第一接觸墊、電性連接第一接觸墊的第二閘極、以及電性連接第二閘極的第二接觸墊。
驅動電晶體設置於第一介電層上，驅動電晶體垂直堆疊於切換電晶體的上方並且設置於電晶體區域的上方，驅動電晶體設有分別相對應第一閘極、第一閘極絕緣層、第一通道結構、第一源極以及第一汲極的第二閘極、第二閘極絕緣層、第二通道結構、第二源極以及第二汲極，且第一接觸墊電性連接第一汲極至第二閘極。畫素電極電性連接第二汲極。
在又一實施例中，本發明之畫素結構包括基材、切換電晶體、第一介電層、連接導線、驅動電晶體、電容器以及畫素電極。基材用以定義一電晶體區域。切換電晶體，設置於基材的電晶體區域上。第一介電層設置於基材上，並且覆蓋切換電晶體。連接導線設置於第一介電層上且位於電晶體區域的上方。驅動電晶體設置於第一介電層上，驅動電晶體垂直堆疊於切換電晶體的上方並且設置於電晶體區域的上方，且連接導線電性連接切換電晶體至驅動電晶體。畫素電極電性連接驅動電晶體。
根據上述，本發明之畫素結構及其製造方法，使其能達到有效減少電晶體所佔面積，增加畫素結構的穿透率。
為了讓上述之本發明和其他目的、特徵，優點與實施例能更明顯易懂，下文將舉出實施例來加以說明，並配合所附圖式，作詳細說明如下。
參考第2A圖，其繪示本發明實施例中有機發光二極體(OLED)液晶面板的畫素結構100之等效電路圖。畫素結構100包括切換電晶體102s、驅動電晶體102d、電容器124以及有機發光二極體(OLED)128。其中驅動電晶體102d堆疊於切換電晶體102s上，以避免驅動電晶體102d以及連接導線121(標示於第4A圖)佔用基材108的面積，藉由增加畫素結構100的開口率，以提高液晶面板的顯示品質。畫素結構100的製造方法及其結構詳細描述如下。
參考第2B圖以及第2C圖，第2B圖繪示本發明實施例中畫素結構100的切換電晶體102s之電路佈局俯視圖，第2C圖繪示本發明第2B圖中沿著A-A’線段的製造流程步驟之剖面示意圖。
本發明之畫素結構100適用於有機發光二極體(OLED)陣列的液晶面板，該液晶面板係由複數掃描線104、複數資料線106以及複數畫素結構100組成，每一畫素結構100設置於每一掃描線104與每一資料線106之間的交錯處。為簡化說明本發明之特徵，此處是以單一畫素結構100為例，但不限於此。
如第2B圖以及第2C圖所示，形成切換電晶體102s於基材108上，基材108定義一電晶體區域110，切換電晶體102s設置於電晶體區域110，電晶體區域110的面積大致等於一切換電晶體102s在基材108的面積大小。其中切換電晶體102s設有第一閘極G1、第一閘極絕緣層114a、第一通道結構116a、第一源極S1以及第一汲極D1。
在一實施例中，當形成切換電晶體102s時，首先形成該第一閘極G1於基材108上，第一閘極G1連接掃描線104。接著形成第一閘極絕緣層114a於第一閘極G1以及基材108上。然後形成第一通道結構116a於第一閘極絕緣層114a上。隨後形成第一源極S1與第一汲極D1於第一通道結構116a上，以形成切換電晶體102s，其中第一源極S1連接資料線106。
參考第3A圖以及第3B圖，第3A圖繪示本發明實施例中畫素結構100的第一介電層118a之電路佈局俯視圖，第3B圖繪示本發明第3A圖中沿著B-B’線段的製造流程步驟之剖面示意圖。如第3A圖以及第3B圖所示，形成第一介電層118a於基材108上，並且覆蓋切換電晶體102s。
在一實施例中，蝕刻第一介電層118a，以形成第一介層孔(via hole)120a於第一介電層118a中，並且曝露一部分的第一汲極D1，以使第一汲極D1經由第一介層孔120a分別電性連接第二閘極G2以及電容器124。在一實施例中，例如是以微影蝕刻技術形成第一介層孔120a。
參考第4A圖以及第4B圖，第4A圖繪示本發明實施例中畫素結構100的連接導線121之電路佈局俯視圖，第4B圖繪示本發明第4A圖中沿著C-C’線段的製造流程步驟之剖面示意圖。如第4A圖以及第4B圖所示，形成連接導線121於第一介電層118a上，連接導線120設置於電晶體區域110的上方，連接導線121包括第一接觸墊121a、電性連接第一接觸墊121a的第二閘極G2、以及電性連接第二閘極G2的第二接觸墊121b。第一接觸墊121a填滿第一介層孔120a，使第二閘極G2與第一汲極D1之間形成電性連接。
具體來說，連接導線121的第一接觸墊121a以及第二閘極G2設置於相對應於電晶體區域110的第一介電層118a上，第二接觸墊121b由第二閘極G2朝向資料線106延伸並且與資料線106重疊配置。應注意的是，在電晶體區域110的第一接觸墊121a可為任意的幾何形狀，在不影響訊號傳輸電阻值的條件下，縮減第一接觸墊121a的面積。在一實施例中，連接導線121例如是金屬材質。
參考第5A圖以及第5B圖，第5A圖繪示本發明實施例中畫素結構100的驅動電晶體102d以及共用線122之電路佈局俯視圖，第5B圖繪示本發明第5A圖中沿著D-D’線段的製造流程步驟之剖面示意圖。如第5A圖以及第5B圖所示，形成驅動電晶體102d於第一介電層118a上，以使驅動電晶體102d垂直堆疊於切換電晶體102s的上方並且設置於電晶體區域110的上方。
具體來說，驅動電晶體102d設有分別相對應於第一閘極G1、第一閘極絕緣層114a、第一通道結構116a、第一源極S1以及第一汲極D1的第二閘極G2、第二閘極絕緣層114b、第二通道結構116b、第二源極S2以及第二汲極D2，使第一接觸墊121a連接第一汲極D1至第二閘極G2。在一較佳實施例中，在電晶體區域110之內，第一閘極G1、第一通道結構116a、第一源極S1以及第一汲極D1分別對準於第二閘極G2、第二通道結構116b、第二源極S2以及第二汲極D2。亦即，驅動電晶體102d垂直對準切換電晶體102s，可避免驅動電晶體102d佔用的基材108面積，而只有一個切換電晶體102s的面積。
在一實施例中，形成第二閘極絕緣層114b於連接導線121上以及第一介電層118a上。接著形成第二通道結構116b於第二閘極絕緣層114b上。然後形成第二源極S2與第二汲極D2於第二通道結構116b上，以於電晶體區域110形成相對應於切換電晶體102s之驅動電晶體102d。
繼續參考第5A圖以及第5B圖，形成共用線122於第二閘極絕緣層114b上，使共用線122電性連接第二源極S2，並且使一部分的共用線122與連接導線121的第二接觸墊121b互相重疊配置以形成電容器124。亦即共用線122與第二接觸墊121b的重疊部分係位於第二閘極絕緣層114b的上下表面，而可作為電容器124的兩個電極。在一較佳實施例中，由於共用線122與第二接觸墊121b的重疊部分係位於資料線106上，故可減少電容器124佔用基材108的面積。
參考第6A圖以及第6B圖，第6A圖繪示本發明實施例中畫素結構100的第二介電層118b之電路佈局俯視圖，第7B圖繪示本發明第6A圖中沿著F-F’線段的製造流程步驟之剖面示意圖。如第6A圖以及第6B圖所示，形成第二介電層118b於第二閘極絕緣層114b，並且第二介電層118b覆蓋共用線122、第二閘極絕緣層以及驅動電晶體102d。在一實施例中，蝕刻第二介電層118b，以形成第二介層孔120b於第二介電層118b中，並且曝露一部分的第二汲極D2，使畫素電極126經由第二介層孔120b電性連接第二汲極D2。在一實施例中，例如是以微影蝕刻技術形成第二介層孔120b。
參考第7A圖以及第7B圖，第7A圖繪示本發明實施例中畫素結構100的畫素電極126之電路佈局俯視圖，第7B圖繪示本發明第7A圖中沿著G-G’線段的製造流程步驟之剖面示意圖。如第7A圖以及第7B圖所示，形成畫素電極126於畫素區域112，以使畫素電極126電性連接第二汲極D2。畫素電極126的材質例如是透明導電材質，如氧化銦錫(Indium tin oxide,ITO)材質。畫素電極126提供驅動電流給有機發光二極體(OLED)128。
在第7A圖以及第7B圖中，本發明之畫素結構100包括基材108、切換電晶體102s、第一介電層118a、連接導線121、驅動電晶體102d、電容器124以及畫素電極126。基材108用以定義電晶體區域110。切換電晶體102s設置於基材108的電晶體區域110上，切換電晶體102s設有第一閘極G1、第一閘極絕緣層114a、第一通道結構116a、第一源極S1以及第一汲極D1。第一介電層118a設置於基材108上，並且覆蓋切換電晶體102s。連接導線121設置於第一介電層118a上且位於電晶體區域110的上方，連接導線121具有第一接觸墊121a、電性連接第一接觸墊121a的第二閘極G2、以及電性連接第二閘極G2的第二接觸墊121b。
驅動電晶體102d設置於第一介電層118a上，驅動電晶體102d垂直堆疊於切換電晶體102s的上方並且設置於電晶體區域110的上方，驅動電晶體102d設有分別相對應第一閘極G1、第一閘極絕緣層114a、第一通道結構116a、第一源極S1以及第一汲極D1的第二閘極G2、第二閘極絕緣層114b、第二通道結構116b、第二源極S2以及第二汲極D2，且第一接觸墊121a電性連接第一汲極D1至第二閘極G2。畫素電極126設置於畫素區域112，使畫素電極126電性連接第二汲極D2。
開口率定義為畫素電極126與畫素單位面積112之比值。當電晶體區域110愈大時，畫素電極126愈小，開口率越小；相反地，當電晶體區域110愈小時，畫素電極126愈大，開口率越大。本發明利用驅動電晶體102d堆疊於切換電晶體102s上，以避免驅動電晶體102d以及連接導線121佔用基材108的面積，以提高畫素電極126的面積，增加畫素結構100的開口率，以提高液晶面板的顯示品質。
本發明之畫素結構及其製造方法可將切換電晶體102s與驅動電晶體102d的位置互換，亦即將切換電晶體102s垂直堆疊於驅動電晶體102d上，使切換電晶體102s與驅動電晶體102d皆位於電晶體區域110，以減少切換電晶體102s佔用基材108的面積。
在另一實施例中，當畫素結構100使用兩個以上的電晶體時，可將兩個電晶體互相堆疊之後，再將堆疊的兩個電晶體並行排列於電晶體區域110之內，亦即兩個電晶體佔用一個電晶體區域110。如第8圖所示，其繪示具有五個堆疊切換電晶體102s的畫素結構之剖面示意圖。第一切換電晶體102s與第二切換電晶體102s互相堆疊，第三切換電晶體102s與第四切換電晶體102s互相堆疊。然後兩組堆疊的第一、第二切換電晶體102s與堆疊的第三、第四切換電晶體102s並排，驅動電晶體102d連接畫素電極126。上述之堆疊兩個以上的電晶體的製造流程步驟與兩個電晶體的製造流程步驟相同，此處不予贅述。
根據上述，本發明之畫素結構及其製造方法，使其能達到有效減少電晶體所佔面積，增加畫素結構的穿透率，以提高液晶面板的顯示品質。
綜上所述，雖然本發明已用較佳實施例揭露如上，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1、100．．．畫素結構
2、102s．．．切換電晶體
3．．．走線區域
4、102d．．．驅動電晶體
5、126．．．畫素電極
6、124．．．電容器
7、112．．．畫素單位面積
8、128．．．有機發光二極體
9、122．．．共用線
12、104．．．掃描線
16、106．．．資料線
108．．．基材
110．．．電晶體區域
114a．．．第一閘極絕緣層
114b．．．第二閘極絕緣層
116a．．．第一通道結構
116b．．．第二通道結構
118a．．．第一介電層
118b．．．第二介電層
120a．．．第一介層孔
120b．．．第二介層孔
121．．．連接導線
121a．．．第一接觸墊
121b．．．第二接觸墊
126．．．畫素電極
S1．．．第一源極
G1．．．第一閘極
D1．．．第一汲極
S2．．．第二源極
G2．．．第二閘極
D2．．．第二汲極
第1圖係繪示習知技術中畫素結構的電路佈局俯視圖；
第2A圖繪示本發明實施例中有機發光二極體(OLED)顯示裝置的畫素結構之等效電路圖；
第2B圖係繪示本發明實施例中畫素結構的切換電晶體之電路佈局俯視圖；
第2C圖係繪示本發明第2B圖中沿著A-A’線段的製造流程步驟之剖面示意圖；
第3A圖係繪示本發明實施例中畫素結構的第一介電層之電路佈局俯視圖；
第3B圖係繪示本發明第3A圖中沿著B-B’線段的製造流程步驟之剖面示意圖；
第4A圖係繪示本發明實施例中畫素結構的連接導線之電路佈局俯視圖；
第4B圖係繪示本發明第4A圖中沿著C-C’線段的製造流程步驟之剖面示意圖；
第5A圖係繪示本發明實施例中畫素結構的驅動電晶體以及共用線之電路佈局俯視圖；
第5B圖係繪示本發明第5A圖中沿著D-D’線段的製造流程步驟之剖面示意圖；
第6A圖係繪示本發明實施例中畫素結構的第二介電層之電路佈局俯視圖；
第6B圖係繪示本發明第6A圖中沿著F-F’線段的製造流程步驟之剖面示意圖；
第7A圖係繪示本發明實施例中畫素結構的畫素電極之電路佈局俯視圖；
第7B圖係繪示本發明第7A圖中沿著G-G’線段的製造流程步驟之剖面示意圖；以及
第8圖係繪示本發明另一實施例中具有五個堆疊電晶體的畫素結構之剖面示意圖。
102s．．．切換電晶體
102d．．．驅動電晶體
126．．．畫素電極
108．．．基材
110．．．電晶體區域
114a．．．第一閘極絕緣層
114b．．．第二閘極絕緣層
116a．．．第一通道結構
116b．．．第二通道結構
118a．．．第一介電層
118b．．．第二介電層
120a．．．第一介層孔
120b．．．第二介層孔
121．．．連接導線
121a．．．第一接觸墊
121b．．．第二接觸墊
126．．．畫素電極
S1．．．第一源極
G1．．．第一閘極
D1．．．第一汲極
S2．．．第二源極
G2．．．第二閘極
D2．．．第二汲極

Claims (16)

  1. 一種畫素結構的製造方法，包括下列步驟：(a)　形成一切換電晶體於一基材上，該基材定義一電晶體區域以及一畫素區域，該切換電晶體設置於該電晶體區域，其中該切換電晶體設有一第一閘極、一第一閘極絕緣層、一第一通道結構、一第一源極以及一第一汲極；(b)　形成一第一介電層於該基材上，並且覆蓋該切換電晶體；(c)　形成一連接導線於該第一介電層上，該連接導線設置於該電晶體區域的上方，該連接導線包括一第一接觸墊、電性連接該第一接觸墊的一第二閘極、以及電性連接該第二閘極的一第二接觸墊；(d)　形成一驅動電晶體於該第一介電層上，使該驅動電晶體垂直堆疊於該切換電晶體的上方並且設置於該電晶體區域的上方，其中該驅動電晶體設有分別相對應該第一閘極、該第一閘極絕緣層、該第一通道結構、該第一源極以及該第一汲極的該第二閘極、一第二閘極絕緣層、一第二通道結構、一第二源極以及一第二汲極，使該第一接觸墊連接該第一汲極至該第二閘極；(e)　形成一共用線於該第二閘極絕緣層上，使該共用線電性連接該第二源極，並且使一部分的該共用線與該第二接觸墊互相重疊配置以形成一電容器；以及(f)　形成一畫素電極，使該畫素電極電性連接該第二汲極。
  2. 如申請專利範圍第1項所述之製造方法，其中在步驟(a)中更包括下列步驟：(a1)　形成該第一閘極於該基材上，該第一閘極連接一掃描線；(a2)　形成該第一閘極絕緣層於該第一閘極以及該基材上；(a3)　形成該第一通道結構於該第一閘極絕緣層上；以及(a4)　形成該第一源極與該第一汲極於該第一通道結構上，以形成該切換電晶體，其中該第一源極連接一資料線，且該資料線與該掃瞄線互相交錯。
  3. 如申請專利範圍第1項所述之製造方法，其中在步驟(b)之後，更包括步驟(b1)：蝕刻該第一介電層，以形成一第一介層孔於該第一介電層中，並且曝露一部分的該第一汲極，以使該第一接觸墊經由該第一介層孔電性連接該第一汲極。
  4. 如申請專利範圍第1項所述之製造方法，其中在步驟(d)中更包括下列步驟：(d1)　形成該第二閘極絕緣層於該連接導線上以及該第一介電層上；(d2)　形成該第二通道結構於該第二閘極絕緣層上；以及(d3)　形成該第二源極與該第二汲極於該第二通道結構上，以於該電晶體區域形成相對應於該切換電晶體之該驅動電晶體。
  5. 如申請專利範圍第1項所述之製造方法，其中在步驟(e)之後，更包括步驟(f1)：形成一第二介電層於該第二閘極絕緣層上，並且該第二介電層覆蓋該共用線。
  6. 如申請專利範圍第5項所述之製造方法，其中在步驟(f1)之後，更包括步驟(f2)：蝕刻該第二介電層，以形成一第二介層孔於該第二介電層中，並且曝露一部分的該第二汲極，使該畫素電極經由該第二介層孔電性連接該第二汲極。
  7. 一種畫素結構，包括：一基材，用以定義一電晶體區域；一切換電晶體，設置於該基材的該電晶體區域上，該切換電晶體設有一第一閘極、一第一閘極絕緣層、一第一通道結構、一第一源極以及一第一汲極；一第一介電層，設置於該基材上，並且覆蓋該切換電晶體；一連接導線，設置於該第一介電層上且位於該電晶體區域的上方，該連接導線具有一第一接觸墊、電性連接該第一接觸墊的一第二閘極、以及電性連接該第二閘極的一第二接觸墊；一驅動電晶體，設置於該第一介電層上，該驅動電晶體垂直堆疊於該切換電晶體的上方並且設置於該電晶體區域的上方，該驅動電晶體設有分別相對應該第一閘極、該第一閘極絕緣層、該第一通道結構、該第一源極以及該第一汲極的該第二閘極、一第二閘極絕緣層、一第二通道結構、一第二源極以及一第二汲極，且該第一接觸墊電性連接該第一汲極至該第二閘極；一電容器；以及一畫素電極，電極電性連接該第二汲極。
  8. 如申請專利範圍第7項所述之畫素結構，更包括一共用線，設置於該第二閘極絕緣層上，使該共用線電性連接該第二源極，並且使一部分的該共用線與該第二接觸墊互相重疊配置以形成該電容器。
  9. 如申請專利範圍第8項所述之畫素結構，更包括一第二介電層，設置於該第二閘極絕緣層，並且該第二介電層覆蓋該共用線。
  10. 如申請專利範圍第7項所述之畫素結構，其中該第一閘極於該基材上，該第一閘極連接一掃描線，該第一閘極絕緣層位於該第一閘極以及該基材上。
  11. 如申請專利範圍第7項所述之畫素結構，其中該第一通道結構於該第一閘極絕緣層上，該第一源極與該第一汲極位於該第一通道結構上，以形成該切換電晶體，且該第一源極連接一資料線。
  12. 如申請專利範圍第7項所述之畫素結構，其中該第一介電層更包括一第一介層孔，並且曝露一部分的該第一汲極，以使該第一接觸墊經由該第一介層孔電性連接該第一汲極。
  13. 如申請專利範圍第7項所述之畫素結構，其中該第二閘極絕緣層位於該連接導線上以及該第一介電層上。
  14. 如申請專利範圍第7項所述之畫素結構，其中該第二通道結構位於該第二閘極絕緣層上，且該第二源極與該第二汲極位於該第二通道結構上，以於該電晶體區域形成相對應於該切換電晶體之該驅動電晶體。
  15. 如申請專利範圍第7項所述之畫素結構，其中該第二介電層更包括一第二介層孔，並且曝露一部分的該第二汲極，使該畫素電極經由該第二介層孔電性連接該第二汲極。
  16. 一種畫素結構，包括：一基材，用以定義一電晶體區域；一切換電晶體，設置於該基材的該電晶體區域上；一第一介電層，設置於該基材上，並且覆蓋該切換電晶體；一連接導線，設置於該第一介電層上且位於該電晶體區域的上方；一驅動電晶體，設置於該第一介電層上，該驅動電晶體垂直堆疊於該切換電晶體的上方並且設置於該電晶體區域的上方，且該連接導線電性連接該切換電晶體至該驅動電晶體；一電容器；以及一畫素電極，電極電性連接該驅動電晶體。
TW100145157A 2011-12-07 2011-12-07 畫素結構及其製造方法 TW201324760A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW100145157A TW201324760A (zh) 2011-12-07 2011-12-07 畫素結構及其製造方法
US13/411,566 US20130146931A1 (en) 2011-12-07 2012-03-04 Pixel structure and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100145157A TW201324760A (zh) 2011-12-07 2011-12-07 畫素結構及其製造方法

Publications (1)

Publication Number Publication Date
TW201324760A true TW201324760A (zh) 2013-06-16

Family

ID=48571180

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100145157A TW201324760A (zh) 2011-12-07 2011-12-07 畫素結構及其製造方法

Country Status (2)

Country Link
US (1) US20130146931A1 (zh)
TW (1) TW201324760A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112490252A (zh) * 2019-08-20 2021-03-12 三星显示有限公司 显示装置及制造显示装置的方法
TWI773105B (zh) * 2015-12-28 2022-08-01 日商半導體能源研究所股份有限公司 半導體裝置及包括半導體裝置的顯示裝置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6231735B2 (ja) * 2011-06-01 2017-11-15 株式会社半導体エネルギー研究所 半導体装置
CN103474470A (zh) * 2013-08-20 2013-12-25 北京京东方光电科技有限公司 薄膜晶体管、阵列基板及其制造方法和显示装置
CN113936601A (zh) * 2016-04-22 2022-01-14 索尼公司 显示装置与电子设备
US10141544B2 (en) * 2016-08-10 2018-11-27 Semiconductor Energy Laboratory Co., Ltd. Electroluminescent display device and manufacturing method thereof
KR102593485B1 (ko) * 2016-12-02 2023-10-24 삼성디스플레이 주식회사 표시 장치
US11107845B2 (en) * 2017-03-29 2021-08-31 Sharp Kabushiki Kaisha TFT substrate, TFT substrate production method, and display device
KR20190010052A (ko) * 2017-07-20 2019-01-30 엘지전자 주식회사 디스플레이 디바이스
KR102467465B1 (ko) * 2018-01-04 2022-11-16 삼성디스플레이 주식회사 수직 적층 트랜지스터, 이를 포함하는 표시 장치, 및 그 제조 방법
US10950178B2 (en) 2018-02-20 2021-03-16 Emagin Corporation Microdisplay with reduced pixel size and method of forming same
JP7202118B2 (ja) * 2018-09-26 2023-01-11 株式会社ジャパンディスプレイ 表示装置及びアレイ基板
KR102612390B1 (ko) * 2018-12-19 2023-12-12 엘지디스플레이 주식회사 표시 패널 및 표시 장치
WO2021161126A1 (ja) * 2020-02-14 2021-08-19 株式会社半導体エネルギー研究所 表示装置および電子機器
CN116018000A (zh) * 2023-02-06 2023-04-25 固安翌光科技有限公司 一种显示装置
US12426375B2 (en) * 2023-02-28 2025-09-23 Fuzhou Boe Optoelectronics Technology Co., Ltd. Array substrate, manufacturing method and display device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2617798B2 (ja) * 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US5324673A (en) * 1992-11-19 1994-06-28 Motorola, Inc. Method of formation of vertical transistor
US5612552A (en) * 1994-03-31 1997-03-18 Lsi Logic Corporation Multilevel gate array integrated circuit structure with perpendicular access to all active device regions
JP4318768B2 (ja) * 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
SG148819A1 (en) * 2000-09-14 2009-01-29 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP4465715B2 (ja) * 2004-04-16 2010-05-19 セイコーエプソン株式会社 薄膜デバイス、集積回路、電気光学装置、電子機器
US7408798B2 (en) * 2006-03-31 2008-08-05 International Business Machines Corporation 3-dimensional integrated circuit architecture, structure and method for fabrication thereof
JP5449172B2 (ja) * 2009-05-19 2014-03-19 パナソニック株式会社 フレキシブル半導体装置の製造方法
US8373230B1 (en) * 2010-10-13 2013-02-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI773105B (zh) * 2015-12-28 2022-08-01 日商半導體能源研究所股份有限公司 半導體裝置及包括半導體裝置的顯示裝置
CN112490252A (zh) * 2019-08-20 2021-03-12 三星显示有限公司 显示装置及制造显示装置的方法
US12217694B2 (en) 2019-08-20 2025-02-04 Samsung Display Co., Ltd. Display device and method of manufacturing the same
CN112490252B (zh) * 2019-08-20 2025-08-08 三星显示有限公司 显示装置及制造显示装置的方法

Also Published As

Publication number Publication date
US20130146931A1 (en) 2013-06-13

Similar Documents

Publication Publication Date Title
TW201324760A (zh) 畫素結構及其製造方法
JP6916256B2 (ja) 表示装置
JP5275521B2 (ja) 半導体装置、表示装置、ならびに半導体装置および表示装置の製造方法
TWI425634B (zh) 有機發光顯示裝置及其製造方法
US8289460B2 (en) Pixel structure
JP3990374B2 (ja) 有機電界発光表示装置
JP5241967B2 (ja) 半導体装置および表示装置
CN112133709B (zh) 显示装置
JP6125155B2 (ja) 半導体装置およびそれを備える平板表示装置
TWI415268B (zh) 薄膜電晶體元件及顯示面板之畫素結構與驅動電路
CN107464819B (zh) 发光面板
TW201930983A (zh) 顯示背板及其製作方法、顯示面板和顯示裝置
US20250040194A1 (en) Thin Film Transistor Array Substrate and Display Device
CN106340250A (zh) 显示面板
JPWO2012086513A1 (ja) 半導体装置および表示装置
CN103367353A (zh) 主动元件及主动元件阵列基板
KR20140129686A (ko) 박막 트랜지스터 기판 및 그를 이용한 유기 발광장치
JP2009193797A (ja) 表示装置およびその製造方法
JP5241966B2 (ja) 半導体装置、ｔｆｔ基板、ならびに半導体装置およびｔｆｔ基板の製造方法
CN102496601B (zh) 像素结构及其制造方法
CN115084210B (zh) 显示基板和显示装置
KR20150087617A (ko) 표시 기판용 박막 트랜지스터, 표시 기판 및 표시 기판의 제조 방법
TWI553835B (zh) 主動基板以及顯示面板
KR20150064482A (ko) 액티브 매트릭스형 표시장치 및 그 제조방법
CN113366644B (zh) 阵列基板及其制作方法、显示面板