TW201411482A - 環拓樸狀態指示 - Google Patents

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Abstract

一種半導體裝置包括一橋接裝置，其具有一外部的資料介面、一外部的狀態介面與複數個內部的資料介面。複數個記憶體裝置的每一個皆經由內部的資料介面的其中一個而連接到該橋接裝置。每一個記憶體裝置具有一就緒/忙碌輸出端，其係被連接到該橋接裝置的一輸入端。該橋接裝置係被架構以因應在該外部的狀態介面上所接收的一狀態請求指令，以分封化格式輸出每一個就緒/忙碌輸出端的目前狀態在該外部的狀態介面上；以及在其中一個內部的資料介面上，讀取來自一選擇記憶體裝置之狀態暫存器的資訊；以及因應在該外部的資料介面上所接收的一狀態讀取指令，將該資訊提供在該外部的資料介面上。本發明也揭露一種操作半導體裝置的方法。

Description

環拓樸狀態指示 [相關申請案之交叉參考]
本申請案申請美國臨時專利申請案序號61/652,513的優先權，於2012年5月29日提出申請，其全部內容在此以引用的方式併入。
本發明一般係關於一種用於將來自複數個串連半導體裝置的狀態資訊通訊到控制器的設備與方法。
電腦與其他資訊技術系統基本上包含半導體裝置，譬如記憶體。該半導體裝置係由控制器所控制，其係形成電腦的部分中央處理單元(CPU)，或者與其分開。該控制器具有用於將資訊通訊至與自半導體裝置的介面。同樣地，將理解的是，可被通訊的資訊型態以及在先前技術中揭露用來實施此控制器-裝置通訊的種種實施過程係為多數的。該記憶體裝置的就緒或忙碌狀態係為可從記憶體裝置通訊到控制器之僅僅一種型態資訊的實例。
具有環拓樸的記憶體系統實例係被說明於美國專利申 請案公開號2008/0201548，標題為〝具有一或多個記憶體裝置的系統〞，於2008年8月21日公布；美國專利申請案公開號2008/0049505，標題為〝可擴充的記憶體系統〞，於2008年2月28日公布；美國專利申請案公開號2008/0052449，標題為〝用於記憶體與記憶體系統的模組指令結構〞，於2008年2月28日公布；美國專利申請案公開號2010/0091536，標題為〝具有用來連接分散記憶體裝置到系統之橋接裝置的合成記憶體〞，於2010年4月15日公布，全部均以引用的方式併入本文。在以下說明的種種點上，可參考特定實例指令、位址與資料格式、協定、內部裝置結構與/或匯流排交易等等，且那些熟諳該技藝者將理解，進一步實例細節可參考上述專利參考來快速得到。
在具有環拓樸的記憶體系統中，指令封包起源於控制器並且環繞記憶體裝置環，其係以點對點方式經過每一記憶體裝置，直到它們最後回到該控制器上。圖1A係為接收平行時脈訊號之實例系統的方塊圖，而圖1B係為接收來源同步時脈訊號之圖1A相同系統的方塊圖。該時脈訊號係為單一端點的時脈訊號或者差動時脈對。
在圖1A中，系統20包括記憶體控制器22，其具有至少一輸出埠Xout與一輸入埠Xin以及被串連連接的記憶體裝置24、26、28與30。雖然沒有顯示於圖1A中，但是每一個記憶體裝置具有Xin輸入埠與Xout輸出埠。輸入與輸出埠由將該記憶體裝置介面接合到係為該系統一部份 的一或多個物理接腳或連結所組成。在一些實例中，該記憶體裝置係為快閃記憶體裝置。圖1A的目前實例包括四個記憶體裝置，但是替代性實例卻包括單一個記憶體裝置或者任何適當數目的記憶體裝置。於是，假如記憶體裝置24係為系統20的第一裝置(當它被連接到Xout)，那麼記憶體裝置30係為第N個或最後一個裝置(當它被連接到Xin)，在此N係為大於零的整數。記憶體裝置26至28係為在第一與最後記憶體裝置之間之隨後插入的串連記憶體裝置。當電力開啟該系統的初始化時，每一記憶體裝置可假定明顯的識別(ID)號碼或者裝置位址(DA)，以致於該記憶體裝置能夠被各別定址。共同擁有的美國專利申請案公開號2008/0155179，標題為〝用於產生混合型態之互連裝置之識別的設備與方法〞；美國專利申請案公開號2007/0233917，標題為〝用於建立互相串連裝置之裝置識別符的設備與方法〞；美國專利申請案公開號2008/0181214，標題為〝用於產生混合型態之互相串連裝置之裝置識別符的設備與方法〞；美國專利申請案公開號2008/0192649，標題為〝在無關互相串連中之混合裝置型態下，用於產生識別符的設備與方法〞；美國專利申請案公開號2008/0215778，標題為〝用於識別互相串連裝置之裝置型態的設備與方法〞；美國專利申請案公開號2008/0140899，標題為〝混合型態之互相串連記憶體裝置的位址指派與型態確認〞；以及美國專利申請案公開號2008/0140916，標題為〝操作混合型態之記憶體裝置的系 統與方法〞，全部在此全文以引用的方式併入，其係說明用於產生與指派裝置位址給一系統之串連記憶體裝置的方法。
記憶體裝置24至30係被考慮串連，因為一個記憶體裝置的資料輸入係被連接到先前記憶體裝置的資料輸出，因而形成一串連的系統組織，除了在該鏈中的第一與最後記憶體裝置以外。記憶體控制器22的通道包括由被連接到傳導線之分開接腳或相同接腳所提供的資料、位址與控制資訊。圖1A的實例包括一個通道，在此該一個通道包括Xout與相應的Xin埠。不過，記憶體控制器22包括用於容納分開記憶體裝置鏈之任何適當數目的通道。在圖1A的實例中，該記憶體控制器22提供一時脈訊號CK，其係並聯連接到全部的記憶體裝置。
在一般的操作中，記憶體控制器22發出一指令經過它的Xout埠，其包括一操作碼(op碼)、一裝置位址、用於讀取或程式化的選擇位址資訊、與用於程式化的資料。該指令可被發出當作一串列位元流指令封包，在此該封包可被邏輯細分為預定尺寸的片段。例如，每一片段的尺寸係為一個位元組。一位元流係為隨著時間所提供的一串列或一系列位元。該指令係藉由第一記憶體裝置24所接收，其比較該裝置位址與它的指派位址。假如該位址匹配的話，那麼記憶體裝置24則執行該指令。該指令會通過它本身的輸出埠Xout而到下一個記憶體裝置26，在此相同的程序則會重複。最後，具有匹配裝置位址的記憶體 裝置，被稱為選擇記憶體裝置，其係將施行由該指令所指定的操作。假如該指令為讀取資料指令，該選擇的記憶體裝置將輸出該讀取資料經過它的輸出埠Xout(未顯示)，其係可串連通過插入的記憶體裝置，直到它達到該記憶體控制器22的Xin埠為止。因為該等指令與資料係被提供在一串列位元流，所以該時脈係由每一記憶體裝置所使用，以用來時脈輸入/輸出該串列位元以及用來同步化內部記憶體裝置操作。此時脈係由在系統20中的全部記憶體裝置所使用。
圖1A之系統20之更明確實例的進一步細節，其係被提供在圖3A以及先前所提及美國專利申請案公開號2008/0201548的段落53-56。
在圖1A之系統20上的進一步性能改善可藉由圖1B的系統來得到。圖1B的系統40類似圖1A的系統20，除了該時脈訊號CK從提供該來源同步時脈訊號CK的一交替記憶體控制器42被連續地提供到每一記憶體裝置以外。每一記憶體裝置44、46、48與50可接收該來源同步時脈於其時脈輸入埠上，並將它經由它的時脈輸出埠傳到在該系統中的下一個裝置。在系統40的一些實例中，該時脈訊號CK係從一個記憶體裝置經由短訊號線而通到另一個。因此，沒有一個與該平行時脈分佈計畫相關的時脈性能問題存在，且CK可在高頻率操作。於是，系統40係以比圖1A之系統20更大的速度來操作。
圖1B之系統40之更明確實例的進一步細節，其係被 提供在圖3B以及先前所提及美國專利申請案公開號2008/0201548的段落57-58。
現在將參考圖2。圖2係為包括記憶體控制器210與複數個記憶體裝置212之系統200的方塊圖。所顯示的系統，在許多態樣中，類似圖1A的系統，Xout與Xin埠係藉由複數條線以更細化的細節被圖解地顯示，其中一條係為圍繞該裝置環、從裝置到裝置延伸的的一狀態線，其中每一條均包括一額外組輸入輸出(IO)接腳(亦即，不包括DQ接腳)，以用來提供一獨立的狀態環214。在記憶體控制器210與每一個記憶體裝置212上，這些額外的IO接腳被標為SI與SO。SI接腳與SO接腳在此也被各別稱為狀態輸入接腳與狀態輸出接腳。
現在參考圖3，有一系統300的方塊圖，其係類似系統200，除了系統300應用結合圖1B來說明的該串列分佈時脈以外。
根據圖2與3的實例實施例，當一記憶體裝置212或312已經實施一內部操作，譬如程式化、讀取、拭除等等，它以有關該完整操作的資訊來更新它的狀態暫存器。一旦它已經完成更新它的狀態暫存器，該記憶體裝置可自動地傳送它的狀態暫存器的內容於該狀態環214或314上而回到該控制器210或310，藉此通知控制器210或310一傑出的操作已經完成。此排列的一種缺點係為許多狀態封包有時候潛在地必須傳送於每一各別記憶體裝置212、312所決定的狀態環214、314上，以導致匯流排競爭。
在圖2或3之系統內實施狀態指示的其他變化係可被考慮。例如，一簡單的非同步型實施過程係為一種替代性的實例實施例。當完成特定內部操作時(例如，頁閱讀、頁程式化、方塊拭除、操作中止等等)，記憶體裝置212或312的任一個可發出單一個選通脈衝於狀態環214或314上，以通知控制器210或310操作完成。不過，發出單一個選通脈衝不一定受限於某些操作已經完成的僅僅那些情形，相反地，通常，該單一個選通脈衝意圖提供一記憶體裝置內某形式狀態變化的指示。同樣地，吾人打算根據實例實施例的記憶體裝置每一個均包含用來產生選通脈衝的電路，以及用來輸出選通脈衝的電路。
在至少一些非同步型態的實施過程中，該狀態脈衝並沒有包含任何關於該發出記憶體裝置之身份認同的詳細資訊，如此，例如藉由廣播讀取狀態暫存器指令於該裝置環周圍，控制器210或310可知悉該發出記憶體裝置的身份認同。在該裝置環中的每一個記憶體裝置212或312在它各別CSI接腳上接收該讀取狀態暫存器指令、處理該指令並且將它傳到下一個下游記憶體裝置，該裝置以同樣的方式依次處理該讀取狀態暫存器指令。在此過程內，記憶體裝置212或312的每一個附加它各別的狀態資訊到被傳送出在該記憶體裝置之Q輸出接腳上的狀態封包。一旦該狀態封包往回抵達控制器210或310，該狀態封包可被處理，以得到哪一記憶體裝置已經完成操作且是否那操作被成功完成(或失敗)的決定。在一些實例中，藉由不總是 立即廣播讀取狀態暫存器指令、倒是等待直到在廣播讀取狀態暫存器指令以前一些數目(亦即，大於1的數目)的狀態脈衝被接收，控制器可能可降低與這些讀取狀態暫存器指令相關聯的匯流排使用管理費。此安排的一個缺點係為對廣播讀取狀態暫存器指令的反應潛在地佔據了資料匯流排上的大量頻寬，並且以該記憶體裝置的主要操作而造成匯流排競爭，譬如讀取與寫入操作。
如圖4所示，額外的複雜性發生於超連結反及(HLNAND)環拓樸記憶體系統400中，其具有複數個多晶片封裝404(〝MCPs〞)，每一個皆具有複數個反及(NAND)晶粒414與至少一個橋晶片412，其係經由可被分為複數個接腳(如圖2與3所示)的通道Xin/Xout而被串連到控制器402。可有許多操作，譬如同時發生的讀取、程式化與拭除。每一各別的NAND晶粒414具有就緒/忙碌接腳R/B#(沒顯示)，以指示在任一個晶粒中的操作過程。一HLNAND環架構所具有的裝置比圖式的還多，例如16個具有16NAND晶粒的MCPs，每一個用於全部的256 R/B#訊號。將這些各別與直接連接到控制器402明顯不切實際。進一步的問題係為一旦一操作已經完成，如R/B#訊號所指示，控制器402隨後必須讀取在NAND晶粒414上的狀態暫存器，以決定是否該操作成功地完成或者是否一失誤發生。由於許多同時發生的操作正在進行，在該主要HLNAND指令/資料介面上讀取各別狀態暫存器，可消耗另外可用於讀取與寫入交易的明顯頻 寬。
共同擁有的美國專利申請案公開號2011/0258366，其係全文以引用的方式併入於此，說明用來讀取來自在環拓樸中所連接之記憶體裝置之狀態資訊的數種技術。首先，一狀態訊號係從在該環中的先前裝置而被提供到每一裝置，經由輸入端SI，且每一裝置提供狀態訊號到在該環上的下一個裝置，經過輸出端SO。裝置正常下會將在SI上所接收的資訊傳到SO輸出端。當一事件發生於一個裝置時，譬如讀取、程式化或拭除操作完成，該記憶體裝置會輸出一狀態封包於SO上。該狀態封包包括一標題，以致於該控制器能夠適當地確認與解碼該資訊、一裝置識別符、狀態位元，以提供資訊在該完成的記憶體操作上以及可能的錯誤校正位元，以確保該封包的正確性。假如一進來的封包可從在該環中的上游裝置被檢測，該局部狀態封包將被維持，直到進來封包被完成為止。此安排具有在SI/SO通道上佔據明顯頻寬的不利點，包括在傳送狀態封包到控制器之競爭與/或延遲的可能性。
在美國專利申請案公開號2011/0258366號中所揭露的第二技術使用相同的SI至SO狀態環拓樸。當一事件發生於一個裝置內的時候，譬如完成一讀取、程式化或拭除操作，該裝置則會添加一個時脈循環持續時間脈衝到SO。假如同時，在SI上接收一脈衝，該橋晶片可將該脈衝延伸到兩個時脈循環。該控制器可觀察所接收脈衝的全部頻寬，以決定在已知時間週期中發生的事件數目。為了 確切地找出那些裝置與那個NAND晶粒觸發該脈衝，控制器必須使用該指令/資料介面來發出狀態讀取指令。雖然本安排減少在SI/SO通道上所產生裝置的頻寬使用，但是它具有當複數個操作被同時施行時控制器無法識別那個裝置已經添加脈衝到SI/SO的不利點。結果，該控制器必須發出一廣播狀態讀取指令，其係消耗可另外被使用於指令與資料之該指令/資料介面上的明顯頻寬。
因此，有需要一串連的記憶體系統，其中該控制器係以快速且有效的方式從各別的記憶體裝置得到就緒/忙碌與狀態資訊。
本發明之一種目的係為處理先前技術的一或多個缺點。
在一種態樣中，一種半導體裝置，包括一橋接裝置，其具有一外部的資料介面、一外部的狀態介面以及複數個內部的資料介面。複數個記憶體裝置，每一個皆經由內部的資料介面的其中一個而連接到該橋接裝置。每一個記憶體裝置具有一就緒/忙碌輸出端，其係被連接到該橋接裝置的一輸入端。該橋接裝置係被架構以因應在該外部狀態介面上所接收的一狀態請求指令，以一分封化格式來輸出每一個就緒/忙碌輸出端的目前狀態於該外部的狀態介面上；以及讀取來自在其中一個內部資料介面上的一選擇記憶體裝置之狀態暫存器的資訊，以及因應在該外部資料介 面上所接收的狀態讀取指令，提供該資訊在該外部資料介面上。
在一額外態樣中，一種操作半導體裝置的方法，該半導體裝置具有一橋接裝置與複數個記憶體裝置，其係經由複數個內部的資料介面而被連接到該橋接裝置，該方法包括：在該半導體裝置的狀態輸入端上接收一狀態請求指令；因應該狀態請求指令，以一分封化格式來輸出每一個記憶體裝置的一目前就緒/忙碌狀態於該半導體裝置的一狀態輸出端上；在該半導體裝置的資料輸入端上接收狀態讀取指令；以及因應該狀態讀取指令，輸出來自一選擇記憶體裝置之一狀態暫存器的資訊於該半導體裝置的一資料輸出端上。
本發明實施例的額外與/或替代性特徵、態樣與優點，其係將從以下說明、附圖與附加申請專利範圍而變得明顯可見。
20‧‧‧系統
200‧‧‧系統
210‧‧‧記憶體控制器
212‧‧‧記憶體裝置
214‧‧‧狀態環
22‧‧‧記憶體控制器
24‧‧‧記憶體裝置
26‧‧‧記憶體裝置
28‧‧‧記憶體裝置
30‧‧‧記憶體裝置
300‧‧‧系統
310‧‧‧記憶體控制器
312‧‧‧記憶體裝置
314‧‧‧狀態環
40‧‧‧系統
400‧‧‧超連結反及環拓樸記憶體系統
402‧‧‧控制器
404‧‧‧多晶片封裝
412‧‧‧橋晶片
414‧‧‧反及晶粒
42‧‧‧記憶體控制器
44‧‧‧記憶體裝置
46‧‧‧記憶體裝置
48‧‧‧記憶體裝置
50‧‧‧記憶體裝置
500‧‧‧記憶體系統
502‧‧‧控制器
504‧‧‧多晶片記憶體裝置
506‧‧‧記憶體晶粒
508‧‧‧橋晶片
702‧‧‧狀態封包
704‧‧‧裝置識別位元組
706‧‧‧空間
708‧‧‧狀態資訊
710‧‧‧狀態封包
712‧‧‧裝置識別位元組
714‧‧‧狀態資訊
802‧‧‧廣播狀態封包
804‧‧‧狀態資訊
806‧‧‧狀態封包
902‧‧‧定址狀態讀取封包
904‧‧‧裝置識別場
906‧‧‧局部狀態資訊
BDL‧‧‧突發資料載入
BERS‧‧‧方塊拭除指令
BID‧‧‧廣播裝置識別
BDR‧‧‧突發資料讀取指令
CE#‧‧‧晶片致能
CK‧‧‧時脈訊號
CK/CK#‧‧‧差動時脈
CPE‧‧‧指令封包失誤
CSO/CSI‧‧‧指令選通
DSO/DSI‧‧‧資料選通
D[7：0]，Q[7：0]‧‧‧資料匯流排
DQ[7：0]‧‧‧平行資料匯流排
DQ‧‧‧內部介面
R#‧‧‧重設訊號
R/B#‧‧‧就緒/忙碌
SI‧‧‧狀態輸入
SO‧‧‧狀態輸出
STI‧‧‧狀態資訊輸入
STO‧‧‧狀態資訊輸出
SRD‧‧‧狀態讀取
PRD‧‧‧頁讀取指令
tPROG‧‧‧頁程式化操作
tR‧‧‧時間
Xout‧‧‧輸出埠
Xin‧‧‧輸入埠
Vcc,Vcs,
Vccq，Vref，Vpp‧‧‧電源連接
圖1A係為具有平行時脈訊號之一實例記憶體系統的方塊圖；圖1B係為具有一來源同步時脈訊號之一實例記憶體系統的方塊圖；圖2係為具有平行時脈訊號之實例記憶體系統的方塊圖，其顯示額外的I/O接腳；圖3係為具有一來源同步時脈訊號之一實例記憶體系 統的方塊圖，其顯示額外的I/O接腳；圖4係為具有串連多晶片封裝之替代性記憶體系統的方塊圖；圖5係為根據第一實施例之記憶體系統的方塊圖；圖6係為在圖5之記憶體系統中之多晶片封裝的第一實施例的方塊圖；圖7係為使用一定址狀態封包之狀態請求的時序圖；圖8係為使用廣播資料封包之狀態請求的時序圖；圖9係為使用具有一廣播位址之定址狀態封包之狀態請求的時序圖；圖10係為一頁程式化操作與狀態讀取指令的時序圖；圖11係為一方塊拭除操作與狀態讀取指令的時序圖；圖12係為一頁讀取指令的時序圖；以及圖13係為在圖5之記憶體系統中之多晶片封裝之第二實施例的方塊圖。
參考圖5與6，記憶體系統500包括經由形成點對點環之超連結(HL)匯流排而連接到四個多晶片(MCP)記憶體裝置504的控制器502。可考慮使用更多或更少的MCPs504。8-位元的HL資料匯流排D[7：0]，Q[7：0]通訊指令並且將來自控制器502的資料寫到MCPs504並且讀 取從MCPs504至控制器502的資料。差動時脈CK/CK#係從控制器502被提供到全部的MCPs504。雖然多分支時脈架構係被顯示於圖5中，但是可考慮替代地使用一串列時脈架構，其中每一個裝置接收來自該環中之先前裝置的時脈訊號。一般而言，由於在該時脈上的來源同步操作與減少載入，一串列時脈架構能夠比多分支時脈架構還更高速的操作。每一MCP504也接收來自控制器502的晶片致能訊號CE#與重設訊號R#。在Q[7：0]/D[7：0]匯流排上，點對點串列訊號CSO/CSI(指令選通)與DSO/DSI(資料選通)識別指令、寫入資料且讀取資料。以將在以下更進一步詳細討論的方式，狀態資訊係被提供在STO/STI環上。
參考圖6，每一個MCP504包含16個記憶體晶粒506。晶粒506係為NAND快閃記憶體晶粒，但卻可考慮使用任一個其他適當型態的記憶體晶粒，例如反或(NOR)快閃或動態隨機存取記憶體(DRAM)。橋晶片508係為一橋接裝置，該橋接裝置提供一內部介面以在它們的本體協定中與晶粒506通訊，其係例如是非同步NAND、拴扣模式NAND或者開放式NAND快閃記憶體介面(ONFI)。MCP504可替代地包含少於或多於16個的晶粒506，或者少於或多於四個的內部通道。參考圖13，MCP504可替代地包含超過一個的串連橋晶片508，並且每一內部通道具有兩個晶粒506。再度參考圖6，連接每一晶粒506到橋晶片508的內部介面包括平行資料匯流排DQ[7：0]、就緒/忙碌接腳R/B#、以及其他接腳(沒顯 示)，其包括各自的晶片致能接腳CE#、指令與資料選通以及差動時脈訊號。應該理解的是，不同的協定將迫使不同的訊號連接為必需。例如，非同步NAND基本上包括地址使能鎖存(ALE)、命令使能鎖存(CLE)、WE#(寫使能)與WP#(防寫)訊號於該內部介面中。同步NAND，譬如ONFI或拴扣模式可具有不同且額外的訊號。例如，ONFI NAND不需要WE#訊號但基本上卻包括時脈(CLK)與差分數據選通(DQS)訊號。提供功能性介面所必要的全部訊號應該為熟諳該技藝者所知道與理解。可考慮共享每一內部通道的晶粒506可替代地經由一包括點對點資料匯流排的串列介面而被連接到橋晶片508，其係類似圖2與3的晶粒212、312如何串連到控制器210、310。晶粒506也需要電源連接，譬如Vcc、Vss、Vccq、Vref與Vpp，其係可直接從MCP504的接腳被提供。
仍參考圖6，每一晶粒506將它狀態中的變化經由它的R/B#接腳通訊到橋晶片508。該橋晶片508隨後經由狀態讀取指令來讀取在晶粒506上的狀態暫存器，以決定額外的資訊，譬如是否一完成的操作被成功完成(通過)或者導致一失誤(失敗)。該狀態讀取指令係在橋晶片508與晶粒506之間的內部介面DQ上通訊。該內部介面DQ係與可使用該介面於其他操作(譬如下指令或資料傳送)的其他晶粒506共享。競爭可藉由使用橋晶片508來管理，以安排在其他操作之間的狀態讀取指令。以下面進一 步詳細討論的方式，應控制器502之請求，該橋晶片508發出狀態讀取指令並且輸出狀態資訊於STO接腳上。
參考圖7，一種藉由控制器502來施行狀態請求的方法使用一定址狀態封包702於STO上。該控制器首先藉由指示具有兩旗標位元的狀態封包開始來請求MCPx的狀態，以具有邏輯位準〝1〞，接著是MCPx的裝置識別(ID)位元組704。狀態封包的開始可交替地由面向位元組的協定中的八個〝1〞或者由在此實例連續之〝0〞中、可與閒置狀態區別的任何其他位元圖案所指示。在一裝置檢測該啟動旗標以後，它將不會在至少在最大狀態封包長度時候的時期確認另一啟動旗標。
該控制器確定在下一個狀態封包710以前有充分空間706給MCPx插入狀態資訊708。當MCPx接收該空白狀態封包702時，以在下面被進一步詳細說明的方式，MCPx確認該裝置ID位元組並且將該局部的狀態資訊710插入到STO流上。MCPx未改變地將該狀態封包710通到其輸出，因為該狀態封包710係被定址到MCPy。同樣地，當MCPy進一步在下游確認在隨後狀態封包710中的裝置ID位元組712時，MCPy將插入其本身的狀態資訊714。在此圖式中，為了簡明，該等時脈並沒有顯示。在該環中的每一個裝置將延遲該狀態資訊大約一個時脈循環。該控制器可實施該系統之全部裝置的連續順序輪詢。替代地，僅僅當那裝置的狀態變化被預期時，例如，在一讀取、程式化或拭除指令被發送到那裝置以後，該控制器 可發送一被定址到特定裝置的狀態請求。僅僅當一狀態改變被預期時發送狀態請求可降低功率耗損，但卻需要一些額外的控制器複雜性。
參考圖8，狀態請求可藉由使用廣播狀態封包802的控制器502來交替地施行，其係為全部裝置因應的單一狀態請求。控制器502指示具有適當旗標位元之狀態封包的開始，以分辨該請求與STI/STO的閒置狀態。在此，因為全部裝置將回應該指令，所以沒有任何裝置位址是需要的。依據在該環中的裝置數目，控制器502留下充分的空間於連續封包之間，以允許全部的裝置附加它們的狀態資訊。應該理解的是，假如在該環中有更少裝置，控制器502可能可更頻繁地發出廣播狀態讀取指令於STO/STI連結上。以下面進一步詳細說明的方式，在該環中的每一個MCP504附加它局部的狀態資訊804到該狀態封包802，以留下適當的補償，以允許由在該環中之上游裝置所附加的狀態資訊804。該補償可藉由每一個裝置依據它的局部ID與來自每一個MCP504之狀態資訊的已知固定長度來計算。由STI上之控制器502所接收的狀態封包806包含關於在該環中之全部MCPs504的狀態資訊。
參考圖9，藉由控制器502使用一定址狀態讀取封包902，其類似圖7的實施例，但卻具有對應廣播裝置ID(〝BID〞)的裝置識別(ID)場904，例如〝11111111〞，可將一狀態請求替代地施行。以類似圖8實施例的方式，每一個MCP504確認BID並且將它的局部狀態資訊906附 加到狀態封包902。具有用於廣播之特殊位址之定址封包的一般技術，其係說明於共同擁有的美國專利申請案公開號2010/0162053，其內容全部以引用的方式併入於此。
以允許控制器502決定該系統中之全部晶粒506之R/B#狀態的格式，每一個MCP504因應狀態請求輸出它的局部狀態資訊。一個實例格式係顯示於以下表中，16-晶粒MCP504具有四個內部的資料介面。第一16位元R/B#[n]，每一個代表來自在MCP504中之第n個晶粒之R/B#訊號的邏輯位準，下一四個位元DQBn每一個代表第n個內部資料介面的目前狀態(1=忙碌，0=不活動)。最後位元係為一指令封包失誤(CPE)位元(1=失誤，0=沒失誤)，且剩下的位元則可被使用於其他目的或者被控制器502所忽略。應該理解的是，其他格式可被使用，且該格式可依據被通訊到控制器502的狀態位元數目(R/B#接腳與/或內部資料介面)被修改。
僅僅依據已經用於橋晶片508的資訊，這些狀態位元致使控制器502追蹤被發佈在HL介面上之指令的進行，並且因此沒有使用在MCPs504之內部介面上的任一頻 寬。R/B#與資料介面狀態位元係指示在以下將進一步詳細說明之種種晶粒506上所施行之操作的目前狀態。假如控制器502需要更多關於一或多個晶粒506的詳細狀態資訊，譬如是否一操作已經成功完成，控制器502則可發送狀態讀取指令在被定址到一或多個晶粒506或MCPs504的HL資料匯流排上。因應該狀態讀取指令，該相關的橋晶片508請求該定址晶粒506的狀態經由MCP500的內部介面，並且將該狀態資訊歸還到控制器502。
參考圖10，其係顯示用於頁程式化(寫入)指令(PPGM)的時序圖。一些訊號，譬如指令/資料選通與時脈，其係為了清楚會被省略。PPGM指令係由控制器502被發送到HL匯流排上並且由MCP504所接收。經由突發資料載入指令(未顯示)而被事先儲存在橋晶片508上之靜態存取記憶體(SRAM)中的寫入資料，其係以突發資料載入(BDL)指令被傳送到MCP504之內部DQ匯流排上之適當晶粒506的頁緩衝器。當內部DQ匯流排在使用的同時，相應的DQB狀態位元係邏輯高以反射該匯流排活動。在該資料匯流排已經被傳送以後，該橋晶片508會啟動在該晶粒506上的頁程式化操作，其係將在頁程式化操作tPROG的持續時間內被指示為在適當R/B#狀態位元上忙碌。控制器502可藉由發出回復晶粒506之R/B#狀態的狀態請求指令而來監控該操作的過程。控制器502可在發出被定址到晶粒506的狀態請求指令以前，選擇性等待該具體指定的最大持續時間tPROG，以降低在ST匯流 排上的頻寬使用。一旦該程式化完成，如由晶粒506之R/B#狀態的指示，藉由發出被定址到相同晶粒506的狀態讀取(SRD)指令，控制器502可檢測該操作的通過/失敗狀態。該橋晶片508啟動在內部DQ匯流排上的狀態讀取指令，並且得到該狀態資訊，以回復到在HL介面上的控制器502。
讀取該晶粒506的狀態暫存器，需要在該橋晶片508與晶粒506之間內部介面的使用。假如共享相同內部介面的另一晶粒506與該橋晶片508交換指令或資料，將會有競爭。為了最小化在晶粒操作與狀態讀取操作之間內部介面的競爭，該橋晶片508首先將可單獨由該橋晶片508之內部狀態所決定的狀態資訊以及來自該各別晶粒506的R/B#訊號提供給控制器502。控制器502可隨後請求來自指定晶粒506的額外狀態資訊經過狀態讀取指令。這些狀態讀取指令將使用該內部介面，但是它們在數量上將更少，且橋晶片508可在其他指令與資料異動之中安排這些指令，以避免競爭。
參考圖11，其係顯示方塊拭除指令(BERS)的時序圖。某些訊號，譬如指令/資料選通與時脈，其係為了簡明會被省略。BERS指令係藉由控制器502被發送在HL匯流排上並由MCP504所接收。不像圖10的PPGM指令，BERS指令不會伴隨有資料。該BERS指令係被傳送到在MCP504之內部DQ匯流排上的適當晶粒506。當內部DQ匯流排在使用的同時，DQB狀態位元邏輯高，以反 射該匯流排活動。晶粒506隨後啟動方塊拭除指令，在(tBERS)的持續時間，晶粒506將被指示為在適當R/B#狀態位元上忙碌。當晶粒506在內部實施方塊拭除指令時，DQB狀態位元轉變到邏輯低，以指示內部DQ匯流排可被使用於橋晶片508，以發送指令到在該相同內部通道上的其他晶粒506。一旦該方塊拭除完成，如晶粒506的R/B#狀態所指示，控制器502可藉由發出被定址到相同晶粒506的狀態讀取(SRD)指令而來檢測該操作的通過/失效狀態。該橋晶片508啟動在該內部DQ匯流排上的狀態讀取指令，並且得到該狀態資訊以回到在HL介面上的控制器502。
參考圖12，頁讀取指令(PRD)的時序圖係被顯示。某些訊號，譬如該指令/資料選通與該時脈，其係為了簡明會被省略。PRD指令係藉由控制器502被發送在HL匯流排上並且由MCP504所接收。PRD指令係被傳送到在MCP504之內部DQ匯流排上的適當晶粒506。該橋晶片508等待時間tR以允許在欲被完成之晶粒506上的內部讀取操作，其係由晶粒506之R/B#狀態的變化所指示。該橋晶片508隨後發出一突發資料讀取指令(BDR)於DQ匯流排上。晶粒506隨後將該請求的資料傳送到DQ匯流排上的橋晶片508，以被儲存在該橋晶片508的SRAM上。當DQ匯流排在使用時，DQB狀態位元係邏輯高以反射該匯流排活動。該橋晶片508隨後將該資料傳送到在HL匯流排上的控制器502。控制器502不需要發出 狀態讀取指令，因為一旦該操作成功完成，控制器502將接收該請求資料。
仍參考圖12，在時間tR期間內，其係大約100微秒，DQ介面不在使用中，其係並且可被用來施行針對在相同內部DQ介面上之其他晶粒506的操作(選項A)。假如在R/B#【n】走高以前，橋晶片508接收被定址到在相同DQ介面上其他晶粒506之其中一個之指令(指示該讀取資料的可用性)，該指令可被啟動。假如該操作不在R/B#[n]走高的這時候完成，該突發資料讀取以傳送資料到橋晶片SRAM將被延遲。假如在R/B#[n]走高以後，橋晶片508接收該指令，突發資料讀取操作將在新指令被啟動以前被完成。此方法允許在tR間隔期間之內部DQ匯流排的使用，其代價為在當DQ匯流排將可被用來實施一接續指令時的某些不確定性。作為替代地(選項B)，接續的命令可被禁止，直到藉由在tR期間內認為DQ匯流排〝在使用中〞而來完成內部BDR，在該情形中，在整個時期，可使DQBx訊號生效。這簡化安排並且提供更多MCP504的確定性操作。
應該理解的是，應控制器502的請求，橋晶片508提供狀態資訊到控制器502，其係並且因應發生在MCP500內的事件而非不同步。以此方式，競爭可在STI/STO匯流排上被消除並且由HL資料匯流排上的控制器502所管理，例如假如兩事件同時發生在兩個不同MCPs500。此外，本發明藉由控制器502產生來自狀態請求的均勻時 序，以接收藉由控制器502所請求的狀態資訊。此外，控制器502可請求狀態資訊(僅僅當它被要求時)，其係比每一次完成操作時較不頻繁。
本發明以上所說明實施例的改良與改善對那些熟諳該技藝者而言會變得顯而易見。以上說明意圖作為實例而非限制。本發明的範圍因此意圖僅僅受到附加申請專利範圍所限制。

Claims (17)

  1. 一種半導體裝置，包含：一橋接裝置，具有用於發送與接收資料與指令的一外部的資料介面、用於發送與接收狀態資訊的一外部的狀態介面以及複數個內部的資料介面；以及複數個記憶體裝置，每一個皆經由內部的資料介面的其中一個而連接到該橋接裝置，每一個記憶體裝置具有一就緒/忙碌輸出端，其係被連接到該橋接裝置的一輸入端，該橋接裝置係被架構以：因應一狀態請求指令，以一分封化格式來輸出每一個就緒/忙碌輸出端的狀態；以及因應一狀態讀取指令，提供來自至少一個記憶體裝置之狀態暫存器的資訊。
  2. 如申請專利範圍第1項之半導體裝置，其中：每一個就緒/忙碌輸出的狀態係為每一個就緒/忙碌輸出端的目前狀態。
  3. 如申請專利範圍第2項之半導體裝置，其中：該橋接裝置係被架構以將每一個就緒/忙碌輸出端的目前狀態輸出在該外部的狀態介面上。
  4. 如申請專利範圍第2項之半導體裝置，其中：該橋接裝置係被架構以因應在該外部的狀態介面上所接收的一狀態請求指令，來輸出每一個就緒/忙碌輸出端的目前狀態。
  5. 如申請專利範圍第1項之半導體裝置，其中：該橋接裝置係被架構以將來自該至少一個記憶體裝置之該狀態暫存器的該資訊提供在該外部的資料介面上。
  6. 如申請專利範圍第5項之半導體裝置，其中：該橋接裝置係被架構以因應該狀態讀取指令，讀取來自該至少一個記憶體裝置之狀態暫存器的資訊。
  7. 如申請專利範圍第5項之半導體裝置，其中：該至少一個記憶體裝置係因應該狀態讀取指令被選擇。
  8. 如申請專利範圍第5項之半導體裝置，其中：該至少一個記憶體裝置係為該複數個記憶體裝置的全部。
  9. 一種半導體記憶體系統，包含：一記憶體控制器；以及如申請專利範圍第1項之複數個半導體裝置，每一個半導體裝置的該等橋接裝置係經由每一個橋接裝置的該外部的資料介面與該外部的狀態介面而被串連到一環拓樸中的該控制器。
  10. 一種操作半導體裝置的方法，該半導體裝置具有一橋接裝置與複數個記憶體裝置，其係經由複數個內部的資料介面而被連接到該橋接裝置，該方法包含：以一分封化格式來輸出每一個記憶體裝置的一就緒/忙碌狀態；以及輸出來自至少一個記憶體裝置之一狀態暫存器的資 訊。
  11. 如申請專利範圍第10項之方法，其中：每一個記憶體裝置的就緒/忙碌狀態係為每一個記憶體裝置的目前就緒/忙碌狀態。
  12. 如申請專利範圍第11項之方法，其中：輸出每一個記憶體裝置的就緒/忙碌狀態，包含輸出每一個記憶體裝置的就緒/忙碌狀態於該半導體裝置的一狀態輸出上。
  13. 如申請專利範圍第11項之方法，進一步包含：接收在該半導體裝置之一狀態輸入上的一狀態請求指令，其中：輸出每一個記憶體裝置的一就緒/忙碌狀態包含因應在該外部的狀態介面上所接收的該狀態請求指令，來輸出每一個記憶體裝置的一就緒/忙碌狀態。
  14. 如申請專利範圍第10項之方法，其中：該橋接裝置係被架構以將來自該至少一個記憶體裝置之該狀態暫存器的該資訊提供在該外部的資料介面上。
  15. 如申請專利範圍第14項之方法，進一步包含：接收在該半導體裝置之一資料輸入上的一狀態讀取指令，其中：將來自至少一個記憶體裝置之一狀態暫存器的資訊輸出，包含因應該狀態讀取指令來輸出來自至少一個記憶體 裝置之一狀態暫存器的資訊。
  16. 如申請專利範圍第15項之方法，進一步包含：因應該狀態讀取指令，選擇該至少一個記憶體裝置。
  17. 如申請專利範圍第15項之方法，其中：該至少一個記憶體裝置係為複數個記憶體裝置的全部。
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