TW201415596A - 無線模組 - Google Patents

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TW201415596A
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阿蘭 突古爾 佛羅蕾斯
羅米爾Ｎ 馬納塔
詹 文森特Ｃ 曼塞利塔
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菲爾卻德半導體公司
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Abstract

一無線多晶片模組具有一引線框結構10，該引線框結構10具有用於接納經倒裝晶片安裝之晶粒(包括一積體電路20以及高側及低側mosfet 30、40)之若干部分，以形成囊封在模製化合物70中之一半橋電路。該模組在無任何接合線之情況下組裝。該模組亦可攜載被動組件，包括一外部輸入電容器150或一內部輸入電容器350。

Description

無線模組
本發明大體上係關於在共同封裝中提供多個半導體，且特定而言，係關於包括積體電路(IC)及一或多個功率器件之多晶片模組(MCM)，尤其是具有驅動器IC以及高側及低側功率mosfet之半橋電路。
在US 7,915,721中，MCM展示為具有被封裝為模組之一IC及兩個功率mosfet。該IC形成於半導體材料之晶粒上，該晶粒附接至引線框之中央晶粒墊。非常薄之線接合將IC之接合墊連接至外部及內部引線或者連接至功率mosfet。mosfet係附接至引線框之倒裝晶片，且具有將mosfet之端子選擇性地連接至IC以及內部及外部引線之多個晶片。
以上參考演示在半導體工業中常見之兩種類型之組裝技術：線接合及倒裝晶片附接。線接合一般需要較大之封裝大小，此係因為線接合需要空間來將導線自IC上之接合墊循環至引線框之引線。隨著IC變得更加複雜，傾向於具有更多的線接合來用於輸入、輸出及至其他器件之內部連接。
雖然線接合之技術已經克服了許多障礙，但線接合具有許多缺點及缺陷。設計者必須在封裝中留下實體空間來允許接合設備將每個導線中之一者附接至接合墊、循環導線，及將導線之另一端附接至引線之空間。在許多情況下，外部引線分佈在封裝之周邊周圍，進而需要實質上大於IC晶粒之大小的封裝輪廓。甚至在線接合中有全部改良 之情況下，在組裝期間仍有X、Y及Z軸上之移位之風險。以線接合堆疊之器件比較容易未對準。線接合自身經受許多潛在故障，包括球/楔接合提昇、短路、導線斷裂、接合中之空隙及污染物。每一線接合可能在以下三點中之任一者下出故障：線接合、引線及沿著導線之長度，且任一故障將導致整個晶粒之損失，即使晶粒通過其電氣測試亦如此。
其他組裝技術提供了具有非常小之輪廓之封裝。在倒裝晶片組裝之情況下，球、支柱或凸塊沈積在晶片之接觸端子上。球、支柱或凸塊在單一操作中附接至襯墊或引線，其中球、柱或凸塊被焊接至引線。在單一mosfet或多個mosfet被全部倒裝晶片組裝且用絕緣樹脂囊封之情況下，所得封裝可能相對小，接近晶片自身之實際尺度。由於功率mosfet僅具有三個端子(源極、閘極及汲極)，所以將mosfet倒裝晶片組裝且製成晶片級封裝相對簡單。然而，當MCM包括IC時，組裝IC所需之多個線接合將導致相對大之封裝來適應經線接合之IC，諸如US 7,915,721中所示之經線接合之IC。
提供此概述係為了以簡化形式介紹下文中在實施方式中進一步描述之概念之選擇。此概述無意識別所主張之標的物的關鍵特徵，亦無意用作判定所主張之標的物的範疇之輔助。
本發明之以下實施例展示用於將兩個或兩個以上半導體器件及積體電路安裝在一個模製模組中之完整無線解決方案。本發明之實施例不需要線接合來將器件彼此連接或者連接至積體電路。該器件及積體電路被一或多個互連結構互連，該互連結構包括引線框結構，諸如附接襯墊、跡線、夾具、下端局設備及端子。此等無線連接提供穩健之金屬導體來將器件與積體電路互連，來代替習知之纖弱、易壞的線接合。與可比之線接合互連相比，藉由附接襯墊、跡線、夾具、下端 局設備及端子提供之互連結構具有較低之電感。與使用線接合製成之模組相比，模製模組亦具有較小之厚度，此係因為本發明之互連結構不需要線接合所需之環路高度空隙。本發明允許將所有器件及積體電路倒裝晶片安裝。藉由半蝕刻或者雙重地蝕刻互連結構來提供將互連結構保持在模製材料中之適當位置處之階梯狀輪廓，而將模製材料鎖定至互連結構。
在一個實施例中，積體電路可被預先模製在絕緣材料中，以供稍後與半導體器件一起囊封。在另一實施例中，積體電路與其餘組件被同時模製。在其他實施例中，半導體器件係高側及低側mosfet，其連接至積體電路以提供半橋電路模組。可以標準方式安裝mosfet，其中對晶片、下端局設備及引線作出合適之修改。其他實施例包括一個mosfet被倒裝晶片安裝，且另一mosfet被習知地安裝。
在其他實施例中，將被動組件安裝在本發明之引線框結構上。在一些實施例中，至少一個器件在模製材料之外部，且在其他實施例中，所有被動組件在模製材料內。
2‧‧‧積體電路
3‧‧‧高側mosfet
4‧‧‧低側mosfet
10‧‧‧無線模組
11‧‧‧引線框結構
12‧‧‧模組
20‧‧‧mosfet部分/組件框/引線框部分
20.01-20.20‧‧‧半蝕刻引線
21.01-21.20‧‧‧輸入/輸出端子
22‧‧‧上部元件
22.1‧‧‧頂部表面
22.3‧‧‧軸線
23‧‧‧下部元件
23.3‧‧‧對角軸線
24‧‧‧圓角
25‧‧‧中央弧
30‧‧‧mosfet部分/組件框/引線框部分
32‧‧‧高側源極引線跡線
33‧‧‧高側閘極引線跡線
34‧‧‧高側mosfet源極襯墊
34.1‧‧‧源極襯墊/升高表面
34.2‧‧‧升高表面
34.3‧‧‧升高表面
35‧‧‧汲極引線柱
36.1‧‧‧外部引線
36.2‧‧‧外部引線
36.3‧‧‧外部引線
37‧‧‧引線
40‧‧‧mosfet部分/組件框/引線框部分
41.1‧‧‧引線
41.2‧‧‧引線
41.3‧‧‧引線
41.4‧‧‧引線
41.5‧‧‧引線
42‧‧‧引線柱/汲極條
43‧‧‧源極襯墊
43.1‧‧‧升高表面
43.2‧‧‧升高表面
43.3‧‧‧升高表面
43.4‧‧‧升高表面
43.5‧‧‧升高表面
44‧‧‧源極跡線
46‧‧‧引線柱/汲極條
47‧‧‧低側閘極引線跡線
50‧‧‧夾具
51‧‧‧下端局設備
52‧‧‧平面部分
54‧‧‧較低平面部分
55‧‧‧夾具
56a‧‧‧升高之平面部分
56b‧‧‧下部平面部分
57‧‧‧下端局設備
58‧‧‧下端局設備
59‧‧‧下端局設備/外部汲極端子
70‧‧‧模製化合物
75‧‧‧非導電材料
100‧‧‧多組件模組
101‧‧‧頂部表面
110‧‧‧引線框
120‧‧‧積體電路
130‧‧‧第一或高側mosfet
132‧‧‧銅夾具
133‧‧‧銅夾具
134‧‧‧夾具
136‧‧‧下端局設備
140‧‧‧第二或低側mosfet
150‧‧‧外部輸入電容器
151‧‧‧導電連接器
152‧‧‧導電連接器
155‧‧‧導電連接器
156‧‧‧導電連接器
200‧‧‧引線框
201.01-201.11‧‧‧襯墊
212‧‧‧被動組件
214‧‧‧被動組件
216‧‧‧被動組件
218‧‧‧被動組件
220‧‧‧IC部分
221.01‧‧‧外部引線
221.02‧‧‧外部引線
221.03‧‧‧外部引線
221.04‧‧‧外部引線
221.05‧‧‧外部引線
221.06‧‧‧外部引線
221.07‧‧‧外部引線
222.01‧‧‧外部-內部金屬(銅)跡線
222.02‧‧‧外部-內部金屬(銅)跡線
222.07‧‧‧外部-內部金屬(銅)跡線
222.08‧‧‧跡線
223.01‧‧‧內部跡線
223.04‧‧‧內部跡線
224.01‧‧‧外部引線
224.02‧‧‧外部引線
224.03‧‧‧外部引線
225‧‧‧襯墊
225.01‧‧‧外部引線
225.02‧‧‧外部引線
225.03‧‧‧外部引線
230‧‧‧mosfet部分/高側部分
231‧‧‧高源極襯墊/基座部分
233‧‧‧升高襯墊
234‧‧‧升高襯墊
235‧‧‧升高襯墊
236‧‧‧升高襯墊
240‧‧‧mosfet部分
241‧‧‧低源極襯墊/基座部分
242‧‧‧升高襯墊
243‧‧‧升高襯墊
245‧‧‧升高襯墊
246‧‧‧升高襯墊
300‧‧‧多組件模組
333‧‧‧夾具
334‧‧‧夾具
350‧‧‧輸入電容器
500‧‧‧引線框
525‧‧‧襯墊
531‧‧‧高源極襯墊
536‧‧‧襯墊/夾具柱
541‧‧‧低源極襯墊
546‧‧‧襯墊
600‧‧‧多晶片模組
620‧‧‧高側源極夾具
621‧‧‧閘極夾具
623‧‧‧下端局設備
624‧‧‧高側晶粒附接襯墊
625‧‧‧外部高側汲極端子
626‧‧‧外部高側汲極端子
627‧‧‧外部端子
630‧‧‧低側源極夾具
631‧‧‧閘極夾具
632‧‧‧高側源極襯墊
633‧‧‧下端局設備
634‧‧‧低側晶粒附接襯墊
636‧‧‧低側源極外部端子
666‧‧‧外部開關節點端子
670‧‧‧模製化合物
675‧‧‧非導電化合物
本發明之前述態樣及伴隨優點中之許多優點將變得更容易瞭解，此係因為其藉由參考以下結合附圖進行之詳細描述內容將被更好地理解，其中：圖1為MCM之一個實施例之頂部等角視圖。
圖2為圖1之實施例之底部等角視圖。
圖3為MCM之另一實施例之頂部等角視圖。
圖4為圖3之實施例之底部等角視圖。
圖5a為具有所有倒裝晶粒之本發明之一個實施例的俯視圖。
圖5b為圖5a中之本發明之實施例之仰視圖。
圖6a為被組裝在引線框上之積體電路及mosfet晶粒之無線總成的 輪廓圖。
圖6b為圖6a中所示之總成的平面圖。
圖7a1、圖7a2及圖7a3分別為IC之半蝕刻端子之等角視圖、俯視圖及仰視圖。
圖7b1、圖7b2及圖7b3分別為具有下端局設備之導電夾具之等角視圖、俯視圖及仰視圖。
圖8a為引線框之一實施例之等角視圖。
圖8b為圖8a之引線框之頂部之平面圖。
圖8c為圖8a之引線框之底部之平面圖。
圖9為以其組裝次序配置之本發明之一實施例之組件的透視分解視圖。
圖10a、圖10b及圖10c分別為在模製之前的本發明之另一實施例之等角視圖、正視圖及側視圖。
圖11a及圖11b分別為在模製之後的圖10a、圖10b及圖10c之實施例之頂部及底部等角視圖。
圖12為圖10a、圖10b及圖10c之實施例的引線框之等角視圖。
圖13a、圖13b及圖13c分別為在模製之前的本發明之另一實施例之等角視圖、正視圖及側視圖。
圖14a及圖14b分別為在模製之後的圖13a、圖13b及圖13c之實施例之頂部及底部等角視圖。
圖15為圖13a、圖13b及圖13c之實施例的引線框之等角視圖。
圖16a及圖16b分別為本發明之夾具的等角視圖及側視圖。
圖17為具有用於接納mosfet之汲極的晶粒附接襯墊之經組裝MCM之等角視圖。
圖18為具有一模製化合物之圖18之MCM的底部等角視圖。
圖19為具有嵌入在非導電材料中之積體電路端子及被囊封在模 製化合物中之MCM之其餘部分的圖18之MCM之底部等角視圖。
圖20a為不具有模製化合物之圖17的經組裝MCM之俯視圖。
圖20b為具有嵌入積體電路之端子之非導電材料的圖17之經組裝MCM之仰視圖。
本申請案以引用之方式併入有美國專利第7,975,721號及第7,371,616號之全部內容。熟習此項技術者將理解，本文中所描述之模組可用於製造半橋電路，且此專利之模組可以示意組態，藉由對在模組之器件之間進行之連接的合適修改而以引用之方式併入之專利中展示了該等示意組態。
術語「引線框結構」可指代自引線框導出或與引線框相同之結構。每一引線框結構可包括具有引線表面及晶粒附接區之兩個或兩個以上引線。該等引線自該晶粒附接區橫向延伸。單一引線框結構可包括閘極引線結構及源極引線結構。
該引線框結構可包含任何合適之材料。例示性引線框結構材料包括諸如銅、鋁、金之金屬，及其合金。該引線框結構亦可包括電鍍層，諸如金、鉻、銀、鈀、鎳等之電鍍層。該引線框結構亦可具有任何合適之厚度，包括小於約1mm(例如，小於約0.5mm)之厚度。
可使用習知製程將該引線框結構沖壓、蝕刻及/或圖案化以將引線框結構之引線或其他部分成形。舉例而言，可藉由沖壓，或藉由蝕刻連續導電薄片以形成預定圖案，而形成引線框結構。若藉由蝕刻，則在蝕刻之前或之後，亦可視情況沖壓引線框結構，使得引線框結構之晶粒附接表面相對於引線框結構之引線的引線表面被向下設定。若使用沖壓，則該引線框結構可為藉由繫條連接之引線框結構陣列中的許多引線框結構中之一者。亦可切割引線框結構陣列以將引線框結構彼此分開。由於切割，最終半導體晶粒封裝中之引線框結構之若干部 分(諸如，源極引線及閘極引線)可能彼此電及機械解耦。因此，引線框結構可為連續之金屬結構或不連續之金屬結構。另外，一些引線框結構被雙重半蝕刻以進一步改良模製化合物與引線之間的鎖定。
圖1及圖2之實施例係無線模組10，無線模組10具有積體電路2、高側mosfet 3及低側mosfet 4。輸入/輸出端子21.01至21.20及積體電路2之若干端子被倒裝晶片附接至包括IC及mosfet部分20、30、40之引線框結構11。該等mosfet嵌入在模製化合物70中，且積體電路2之端子21.01至21.20嵌入在非導電材料75中，諸如，聚醯亞胺或另一模製化合物。在替代實施例中，如圖3及圖4中所示之無線模組12具有其mosfet 3、4，且積體電路2被倒裝晶片附接至引線框結構11，且用於高側mosfet 3及低側mosfet 4及用於積體電路2之所有端子嵌入在模製化合物70或其他非導電材料75之第二層中。在以上兩個實施例中，引線框結構11具有分別用於積體電路2、高側mosfet 3及低側mosfet 4之組件框20、30及40。模組10與模組12之間的差異在於，模組10將積體電路2之端子21.01至21.20嵌入在非導電材料75(包括且不限於聚醯亞胺)中，且模組12將模組12之所有端子嵌入在第二層模製化合物或其他非導電材料中。
在圖1及圖2中，模組10具有分別用於積體電路2、高側mosfet 3及低側mosfet 4之個別引線框部分20、30、40(參看圖8a)，其中所有器件都被倒裝晶片附接。積體電路2之引線框部分20包括端子21.01至21.20之陣列。端子21.01至21.20之頂部及底部表面未被半蝕刻。端子之半蝕刻表面在端子21.01至21.20上提供邊緣、頂部及底部表面，其在圖1及圖2之實施例中與非導電材料75互鎖。在圖3及圖4中所示之實施例12中，積體電路2被倒裝晶片附接至嵌入在模製化合物70中之端子21.01至21.20。
在第一實施例中，模組10使兩個mosfet都倒裝晶片安裝。換言 之，該兩個mosfet之源極及閘極面向下且其汲極面向上。如下文將闡釋，具有下端局設備之夾具50、55將高側mosfet 3之源極連接至低側mosfet 4之汲極。高側mosfet 3之引線框部分30包括自高側源極引線框結構朝向積體電路之高側源極端子21.11延伸之高側源極引線跡線32。高側閘極引線跡線33自高側引線框部分30延伸至積體電路之高側閘極端子21.6。參看圖5a、圖5b。高側引線框部分具有沿著高側引線框結構之邊緣安置之汲極引線柱35，以用於接納來自夾具50之下端局設備。
低側mosfet之引線框部分40包括自低側源極引線框部分朝向積體電路20之低側源極端子21.16延伸之源極跡線44。低側閘極引線跡線47自低側引線框部分40延伸至積體電路20之低側閘極端子21.20。沿著低側引線框結構之邊緣安置之引線柱42、46及引線41.1至41.5接納汲極夾具55之下端局設備條。
圖5a、圖5b分別展示模組10或12之引線框10及晶粒2、3、4之總成的俯視圖及仰視圖。圖6a展示圖5a、圖5b之總成之夾具、跡線及端子之互連的細節。夾具50覆蓋高側晶粒3。跡線32將高側晶粒3之閘極連接至IC 2之端子20.10至20.20中之一者，且跡線33將高側mosfet 3之源極連接至IC 2之另一端子。跡線44將低側晶粒4之閘極連接至IC 2之端子20.10至20.20中之一者，且跡線47將低側mosfet 4之源極連接至IC 2之另一端子。下端局設備58將低側mosfet之汲極上之夾具55連接至高側mosfet源極襯墊34之源極襯墊34.1。
圖7a1、圖7a2及圖7a3展示積體電路之輸入/輸出端子21.01至21.20之結構的細節。每一端子係由引線框結構材料形成，以具有具分別不同成形之上部元件22及下部元件23之端子20。上部元件22之頂部表面22.1具有準矩形形狀，其中在軸線22.3之相對側上具有圓角24及中央弧25。元件22關於軸線22.3對稱。底部元件23具有四個側，且 形狀可為菱形、矩形或正方形。元件22之軸線22.3與底部元件23之對角軸線23.3對準。端子之頂部及底部上之不同的半蝕刻形狀提供了端子與非導電材料75或模製化合物之間的互鎖連接。更具體而言，端子20係由導電材料之薄片形成。元件22之形成係藉由一個蝕刻步驟形成，且元件23之形狀係藉由對同一材料薄片之第二蝕刻步驟執行。因此，端子22被雙重蝕刻以提供其外形之多個台階。
圖7b1、圖7b2及圖7b3展示導電夾具50、55之細節。一個夾具50將高側mosfet 3連接至電源供應器。其具有平面部分52，平面部分52相對於較大之較低平面部分54升高。該升高之平面部分用於將夾具鎖定在模製化合物70中，且係藉由對導電材料之平坦薄片進行半蝕刻而形成。舉例而言，用圖案化光阻抗蝕劑來覆蓋所要之升高區域，且對薄片之其餘部分進行蝕刻以形成升高襯墊50及下端局設備51。該下端局設備彎曲至適當位置中。下部平面部分之下部表面被焊接或以其他方式固定至高側mosfet 3之源極。下端局設備51在引線中終止，以用於連接至供應電壓。
另一夾具55將兩個mosfet 3、4互連，且為半橋電路提供輸出端子。其以與上文針對夾具50所描述之方式類似之方式形成。夾具55具有相對於較大之下部部分平面部分56b而升高之平面部分56a。升高之平面部分56a用於將夾具鎖定在模製化合物70中。下部平面部分56b之下部表面被焊接或以其他方式固定至低側mosfet 4之源極。夾具55具有一個下端局設備58，下端局設備58將高側mosfet 3之源極與低側mosfet 3之汲極互連，且將該連接攜載至外部汲極端子59。其他下端局設備57、59具有被模製化合物70暴露以為半橋電路之輸出提供連接之端子。
轉向圖8a至圖8c，其展示半蝕刻之引線框結構11之特徵。其包括三個部分：IC 2之部分20、高側mosfet 3之部分30及低側mosfet 4之部 分40。部分20具有配置成4乘5陣列之複數個半蝕刻引線20.01至20.20。熟習此項技術者將理解，該二十個引線表示可具有多於或少於20個引線之積體電路之引線之數目。每一引線被焊接或藉由導電黏合劑附接至IC 2之端子。在圖7a1、圖7a2及圖7a3中展示引線20.01至20.20之半蝕刻組態之進一步細節，其在下文論述。跡線32、33分別接觸高側mosfet 3之閘極及源極，且將其互連至積體電路2之端子。引線37將外部接觸較佳地提供至印刷電路板上之電力供應線。跡線44將低側mosfet 4之源極互連至積體電路2。跡線47將低側mosfet 4之閘極連接至積體電路2。
高側mosfet引線框結構部分30具有源極襯墊34，源極襯墊34被半蝕刻以提供用於接觸mosfet 3之源極端子之三個升高表面34.1至34.3，及用於接觸輸入電源(未圖示)之三個外部引線36.1至36.3。三個升高表面34.1至34.3之形狀為矩形，且表面34.1略大於升高表面34.2及34.3以用於接納夾具55之下端局設備58。該等升高表面係藉由對源極襯墊34進行半蝕刻而提供。
低側mosfet引線框結構部分40具有源極襯墊43，源極襯墊43被半蝕刻以提供用於接觸mosfet 4之源極及外部引線41.1至41.5之五個升高表面43.1至43.5。汲極條42、46亦為引線框結構部分40之部分，且其與導電夾具50進行機械及電接觸。參看圖7a1至圖7a3及圖9。
本發明之另一實施例在夾具上具有導電連接，以在夾具附接期間橫向地支撐一套夾具且提供穩定性。參看圖9，其中導電連接器151、152自夾具55之平面部分56a延伸，且導電連接器155、156自夾具50之頂部平面部分52延伸。
轉向圖9，以其中模組10或12之組件被組裝及模製至多晶片封裝中之次序來展示本發明之一個實施例之組件的分解等角視圖。在步驟1中，合適金屬之條帶被沖孔及/或半蝕刻，以向引線框結構11提供源 極襯墊34、43、IC端子20.01至20.20，源極襯墊34、43、IC端子20.01至20.20全部起初在底側處連接在一起以用於模組12，而僅IC端子20.01至20.20起初被連接以用於模組10。在步驟2中，以對應於表面之圖案將焊料或導電黏合劑施加至經半蝕刻引線之頂部表面。在步驟3中，將IC 2及mosfet 3、4附接至引線之經焊接或黏合表面。在步驟4中，將另一層或焊料或導電黏合劑施加至晶粒2、3及4之上部表面。在步驟5中，經由在步驟4中施加之焊料或黏合劑來附接具有下端局設備之夾具。在下一步驟(未圖示)中，經組裝之多晶片電路被模製化合物70囊封，接著在底側處被第二半蝕刻以界定端子。最終，施加非導電材料或第二模製化合物以填充在端子之間的間隙中。
上文所描述之實施例藉由消除晶粒間之所有接合線以提供包括積體電路之完全無線之多晶片模組而解決了接合線問題。雖然相對於半橋電路來描述實施例，但此些實施例僅為例示性的，且無意限制可包括多個積體電路、被動器件及額外mosfet、功率二極體及IGBT之本發明之精神或範疇。藉由消除接合線，本發明避免了接合線中固有之許多問題，諸如在晶粒及引線柱上之接合襯墊與mosfet互連之間形成強金屬接合。本發明之實施例的總成之結構及方法係高度有效的，且不需要特殊的線接合設備。所得之產品具有改良之效能，此係因為消除接合線會減小被封裝電路之固有電感，此將由此具有比使用接合線製成之等效電路低之雜訊。歸因於積體電路接合襯墊之直接導電互連，整體效能得到改良。使用具有下端局設備之夾具會減少有線接合器件之習知空間要求。另外，與經線接合模組之等效周邊相比，減小了所得模組之周邊。半蝕刻引線框結構將模製材料互鎖，以改良器件在模製化合物中之整體密封。使用一些雙重半蝕刻引線框結構進一步改良了鎖定及密封。夾具之下端局設備藉由將導電夾具下端局設備端子用作孤立控制件而使接合線厚度穩定。
雖然上文所揭示之實施例展示兩個器件都被倒裝晶片安裝，但一般熟習此項技術者應知曉，其他組態係可能的。舉例而言，晶粒附接襯墊、夾具、下端局設備及跡線可被重新組態以提供被習知地安裝之兩個器件，其中該等器件之各別汲極在單獨晶粒附接襯墊上，具有下端局設備之夾具或另一構件用於將高側源極連接至低側汲極，另一夾具將低側源極連接至外部接點以用於連接至接地，且晶粒附接襯墊用於連接至外部引線之高側源極以用於連接至合適之電源。
其他組態包括一個mosfet被倒裝晶片安裝，且另一mosfet被習知地安裝，其中其汲極在晶粒附接襯墊上。合適之夾具、下端局設備及外部引線將高側源極互連至低側汲極，將低側汲極之源極連接至可連接到接地之外部端子，且將高側汲極連接到可連接到電源供應器之外部端子。
本發明之實施例係使用用於形成銅跡線之半蝕刻及雙重半蝕刻技術來製造。熟習此項技術者知曉用於半蝕刻及雙重半蝕刻之一種或一種以上製程技術。另外，申請人在此以引用之方式併入2013年6月2日申請且轉讓給與本專利相同之受讓人之U.S.第61/834,206號之全部揭示內容。所併入之申請案展示用於形成具有上部及下部焊盤之預模製基板之改良技術。該申請案揭示用於在無經路由跡線之情況下製造預模製基板之方法。其依賴於許多步驟：一開始提供具有上部及下部表面之金屬基板；應用並圖案化第一掩蔽層以暴露該上部表面之對應於一或多個所要跡線之一或多個選定區域；部分地蝕刻所暴露之表面區域以形成所要跡線之若干部分；用第二掩蔽層覆蓋基板之上部表面以保護該等跡線之表面；圖案化該基板之下部表面上之第三掩蔽層以暴露對應於接觸焊盤之一或多個選定區域；部分地蝕刻該下部表面之所暴露之表面區域以形成接觸焊盤，且同時完全蝕刻所暴露之經半蝕刻下部表面之剩餘部分以完成形成跡線；及模製基板以填充經半蝕刻 及完全蝕刻之區域，從而將跡線固持在適當位置且硬化預模製基板。
轉向圖10a、圖10b及圖10c，其展示多組件模組100，多組件模組100具有引線框200、積體電路(IC)120、第一或高側mosfet 130及第二或低側mosfet 140，及包括外部輸入電容器150及四個被動組件212、214、216、218之五個被動組件。該等被動組件可為電阻器、電容器、電感器或其任何組合。IC 120被倒裝晶片安裝在引線框110之IC部分220之IC引線上。mosfet 130、140亦被分別倒裝晶片安裝在引線框200之mosfet部分230、240上。
圖11a、圖11b展示完全形成之模組100。該模組以圖12中所示之形式具有合適之經半蝕刻及/或雙重蝕刻引線框110。該模組之底部表面分別具有暴露之高源極襯墊231及低源極襯墊241及其他襯墊201.01到201.11。
參考圖12及圖10a、圖10b及圖10c，銅夾具132、133經由升高襯墊246而將低側mosfet 140之汲極端子機械且電連接至高側mosfet 130之源極，且機械且電連接至外部引線224.01至224.03，且用作用於輸入電容器150之端子之著陸襯墊。對於具有下端局設備之夾具，具體而言係夾具133之細節，參看圖16a、圖16b。輸入電容器150具有藉由夾具134及襯墊234而連接至高側源極之一個端子。其另一端子藉由夾具133、132及襯墊234而連接至低側汲極。下部夾具132具有橫向下端局設備(未圖示)，以用於經由引線框200之高側部分230上之升高襯墊233將低側mosfet 140之汲極連接至高側mosfet 130之源極。上部夾具133具有下端局設備136，以用於將外部輸入電容器之一個端子連接至具有外部引線224.01至224.03之升高襯墊246。升高襯墊246接納夾具133之下端局設備136。夾具134用作用於外部輸入電容器150之其他端子之著陸襯墊。夾具134上之下端局設備135連接至襯墊225，襯墊225連接至外部引線225.01至225.03。
引線框200之高側部分230具有L形基座部分231，L形基座部分231具有一或多個升高襯墊233、234、235及236。該等升高襯墊係藉由對金屬條帶進行半蝕刻或雙重半蝕刻而形成。高側部分230之升高襯墊233接納下部夾具132之橫向下端局設備(未圖示)，該橫向下端局設備耦接至低側mosfet 240之汲極端子且將低側mosfet 240之汲極連接至高側mosfet 230之源極。升高襯墊234、235電且機械連接至高側mosfet 230之源極端子。襯墊236將高側mosfet之源極連接至被動組件214之一個端子。跡線222.01將被動組件214之另一端子連接至IC 120。
引線框200之低側部分240具有基座部分241及升高襯墊242至246。襯墊246自附接至低側mosfet 240之汲極之下部銅夾具132接納下端局設備。襯墊242至245機械且電連接至低側mosfet 240之源極端子。襯墊245將低側mosfet 240之源極端子機械及電連接至被動組件212。跡線222.08將被動組件212之另一端子連接至IC 120及輸出端子221.09至221.12。
引線框之IC部分220具有複數個外部引線221.01至221.12及複數個外部-內部金屬(銅)跡線222.01至222.08，該等跡線中之每一者具有在外部引線處之一個末端及在引線框之IC部分220之平面內朝向另一末端延伸之細長本體。跡線222.07在一端處具有接觸兩個外部引線之一末端，且跡線222.08在一端處具有接觸三個外部引線之一末端。其他細長跡線係內部跡線223.01至223.04，其在一端處具有用於接觸IC 120之端子之一末端、細長部分及另一端處之末端。跡線223.01將IC 120連接至高側mosfet 230之源極，跡線223.02將IC 120連接至高側mosfet 230之閘極，跡線223.03將IC 120連接至低側mosfet 240之閘極，且跡線223.04將IC 120連接至低側mosfet 240之源極。
熟習此項技術者將理解，可以具有嵌入在模製化合物中之跡線 之預模製基板之形式提供引線框110，如2013年6月2日申請且轉讓給與本專利相同之受讓人之且在此全部以引用之方式併入的U.S.第61/834,206號中所展示及描述。IC 120、mosfet 130、140及被動組件211至214被組裝在引線框110上。將其他導電黏合劑之焊料膏施加至襯墊、引線及跡線以用於將組件120、130、140及211至214固定至引線框110。接下來，將一或多個銅夾具132、133、134附接至mosfet 130、140之汲極端子及引線框110之升高襯墊233、234、246。使焊料(若使用)回焊以將組件固定至引線框。接著將總成轉移注射模製以向四側模組提供暴露之襯墊231、241及模組100之底部表面上之引線。頂部表面101上之模製化合物之若干部分被蝕刻或研磨掉，以暴露銅夾具133、134之表面的暴露部分。用焊料膏處理該等暴露之表面，且將輸入電容器150焊接至夾具133、134之暴露表面。
圖13a、圖13b及圖13c展示本發明之多組件模組300之另一實施例。模組100與模組300之間的一個差異包括輸入電容器350，輸入電容器350足夠小以配合在模製模組內。另外，僅存在兩個夾具333及334。圖14a、圖14b展示完全形成之模組300。該模組以圖15中所示之形式具有合適之經半蝕刻及/或雙重蝕刻引線框500。該模組之底部表面分別具有暴露之高源極襯墊531及低源極襯墊541以及其他襯墊501.01至501.10。圖15展示引線框500，其保留引線框200之大部分特徵及結構，但用更小之襯墊546取代升高襯墊246，且用附接至引線225.01至225.03之襯墊536及525取代升高襯墊225。輸入電容器350具有藉由夾具333及夾具柱536及襯墊525而連接至高側源極之一個端子。其另一端子藉由夾具133、132及襯墊546而連接至低側汲極。另外，模組300之其餘組件與模組100相同。用於形成模組300之過程包括以下步驟：焊接或使用導電黏合劑將輸入電容器350附接至mosfet 130、140，之後囊封經組裝之器件。
進一步之實施例包括將IC 120部分預囊封在非導電材料75中，且以類似於結合圖3及圖4之實施例所展示及描述之附接類似的方式對mosfet 130、140進行習知附接。
圖17、圖18、圖19及圖20a、圖20b展示使用標準晶粒附接安裝之進一步多晶片實施例。在圖17中，多晶片模組600具有安裝在其引線610.01至610.09上之積體電路2。儘管展示了九條引線，但熟習此項技術者應理解，可存在更多或更少之引線，其取決於積體電路2之複雜度。
高側mosfet 3經安裝，其中其汲極附接至高側晶粒附接襯墊624。外部高側汲極端子625及626被焊接或以其他方式電且機械連接至高側晶粒附接襯墊624。高側源極夾具620之下部表面電且機械連接至高側mosfet 3之源極。閘極夾具621將高側閘極連接至積體電路2。高側源極襯墊632將高側源極連接至積體電路2。下端局設備623與夾具620成一體且自夾具620向下延伸以附接至具有外部開關節點端子666之低側晶粒附接襯墊634。另一夾具628將高側源極連接至外部端子627。
低側mosfet 4之汲極附接至低側晶粒附接襯墊634。如上文所提及，外部開關節點端子666與低側晶粒附接襯墊634成一體。低側源極夾具630之下部表面電且機械附接至低側mosfet 4之源極。引線632自低源極夾具延伸至積體電路2之端子。閘極夾具631將高側閘極連接至積體電路2。下端局設備633與夾具630成一體且自夾具630向下延伸以附接至低側源極外部端子636。
在圖19中所示之實施例中，所有組件被囊封在模製化合物670中。在圖19中所示之實施例中，積體電路之端子被模製在非導電化合物675中，且接著進一步被囊封在模製化合物670中，其保護mosfet 3、4。
雖然已說明且描述了說明性實施例，但將瞭解，在不脫離本發明之精神及範疇的情況下可在其中作出各種改變。
2‧‧‧積體電路
3‧‧‧高側mosfet
4‧‧‧低側mosfet
10‧‧‧無線模組
35‧‧‧汲極引線柱
55‧‧‧夾具

Claims (39)

  1. 一種無線多晶片模組，其包含：複數個主動組件，其包括具有複數個端子之一積體電路及一或多個半導體器件，該一或多個半導體器件包括具有兩個或兩個以上端子之一第一半導體器件；一引線框結構，其用於支撐並互連該積體電路與該一或多個半導體器件，該引線框結構具有：一或多個半導體引線框結構部分，其包括具有一或多個襯墊之一第一半導體引線框結構部分，該等襯墊機械附接且電附接至該第一半導體器件之單獨端子，及一積體電路引線框結構部分，其具有複數個引線以用於連接至一積體電路；及一或多個跡線，其包括用於將該半導體引線框結構之該等襯墊中之一者連接至該積體電路引線框結構部分之一引線的一第一跡線；一夾具，其耦接至該半導體器件之另一端子，以用於將該半導體器件之該另一端子連接至另一半導體器件之一端子；該積體電路具有包括一第一端子之複數個端子，該積體電路被倒裝晶片安裝至該複數個引線上，以用於將該積體電路之該等端子連接至該等引線，包括將該積體電路之該第一端子連接至該第一跡線，該第一跡線亦連接至該半導體引線框結構部分之一襯墊；及一絕緣模製化合物，其將該引線框結構、該一或多個半導體器件及該積體電路囊封至一模組中。
  2. 如請求項1之無線模組，其中該引線框結構被半蝕刻以向具有周 邊之引線及襯墊提供輪廓，該等輪廓具有至少一個台階以用於將該絕緣模製化合物鎖定至該引線框結構。
  3. 如請求項2之無線模組，其中該引線框結構之部分被雙重半蝕刻以向具有周邊之引線及襯墊提供輪廓，該等輪廓具有兩個或兩個以上台階以用於將該絕緣模製化合物鎖定至該引線框結構。
  4. 如請求項1之無線模組，其中該夾具係由導電材料製成且具有用於連接至另一半導體晶粒之一表面的一平面表面，且具有自該平面表面向下延伸以用於連接至一半導體引線框結構部分之一襯墊的一下端局設備部分。
  5. 如請求項1之無線模組，其中該一或多個半導體器件包含mosfet。
  6. 如請求項1之無線模組，其中半導體引線框結構部分包括兩個襯墊，且該半導體器件在一側上具有兩個或兩個以上端子，在另一側上具有單一端子，且被倒裝晶片安裝在該等襯墊上，使得該半導體器件之該一側上的每一端子附接至不同襯墊。
  7. 如請求項1之無線模組，其中該半導體器件在其單個端子位於一個襯墊上之情況下被安裝。
  8. 如請求項1之無線模組，其中該積體電路部分之該等引線或整個模組之該等引線及襯墊最終被在組裝囊封之後的一第二蝕刻分離，且端子之間的間隙被一第二模製化合物或其他非導電材料填充。
  9. 如請求項1之無線模組，其中該一或多個半導體器件包含一高側mosfet、一低側mosfet，且連接至該積體電路以形成一半橋電路。
  10. 如請求項1之無線模組，其中該半導體器件包含由電力器件、二極體、mosfet及絕緣閘極雙極電晶體組成之群組中之一或多者。
  11. 如請求項1之無線模組，其進一步包含複數個被動組件。
  12. 如請求項11之無線模組，其中該等被動組件包括安裝在該引線框結構上且囊封在該模製化合物中之一或多個被動組件。
  13. 如請求項12之無線模組，其進一步包含暴露在該模製化合物之一表面上的導電支柱及安裝在該等導電支柱上的至少一個被動組件。
  14. 如請求項1之無線模組，其中該一或多個半導體晶粒包含兩個mosfet，該引線框結構包含用於每一mosfet之一mosfet引線框結構部分，且每一引線框部分具有附接至該mosfet之一襯墊，以用於將該mosfet支撐在其表面中之一者上，該無線模組進一步包含用於每一mosfet之機械附接且電附接至每一mosfet之另一表面的一導電支柱，其中一個被動組件連接至該等導電支柱。
  15. 如請求項14之無線模組，其中該等導電支柱嵌入在該模製化合物中，且具有藉由該模製化合物暴露之表面。
  16. 如請求項15之無線模組，其中一輸入電容器連接至該等支柱之該等暴露表面。
  17. 如請求項14之無線模組，其中一輸入電容器連接至該等導電支柱，且該等導電支柱及該輸入電容器完全囊封在該模製化合物中。
  18. 一種無線多晶片模組，其包含：複數個主動組件，其包括一積體電路、一第一(高)mosfet及一第二(低)mosfet；一引線框結構，其用於支撐並互連該積體電路與該兩個mosfet，該引線框結構具有一第一mosfet引線框結構部分，其具有一第一mosfet源極襯墊及一第一mosfet閘極襯墊， 一第二mosfet引線框結構部分，其具有一第二mosfet源極襯墊及一第二mosfet閘極襯墊，一積體電路引線框結構部分，其具有複數個引線，以用於連接至包括一第一閘極引線及第二閘極引線之一積體電路；及複數個跡線，其包括將該第一閘極襯墊連接至該積體電路部分之一第一閘極引線之一第一跡線，及將該第二閘極襯墊連接至該積體電路部分之一第二閘極引線之一第二跡線；一夾具，其耦接至該第一mosfet之源極及該第二mosfet之汲極；該積體電路具有包括第一及第二閘極控制端子之複數個端子，該積體電路被倒裝晶片安裝至該複數個引線上，以用於將第一閘極控制端子連接至該第一閘極引線且將第二閘極控制端子連接至該第二閘極引線；該第一mosfet具有一源極、一閘極及一汲極端子且被倒裝晶片安裝，以將該第一mosfet之該源極連接至該第一mosfet源極襯墊且將該第一mosfet之閘極連接至該第一mosfet閘極襯墊；該第二mosfet具有一源極、一閘極及一汲極端子且被倒裝晶片安裝，以將該第二mosfet之該源極連接至該第二mosfet源極襯墊且將該第二mosfet之閘極連接至該第二mosfet閘極襯墊；及一絕緣模製化合物，其將該引線框結構、該第一mosfet及該第二mosfet以及該積體電路囊封至一模組中。
  19. 如請求項18之無線模組，其中該引線框結構被半蝕刻以向具有周邊之引線及襯墊提供輪廓，該等輪廓具有至少一個台階以用於將該絕緣模製化合物鎖定至該引線框結構。
  20. 如請求項19之無線模組，其中該引線框結構之部分被雙重半蝕刻以向具有周邊之引線及襯墊提供輪廓，該等輪廓具有兩個或 兩個以上台階以用於將該絕緣模製化合物鎖定至該引線框結構。
  21. 如請求項18之無線模組，其中該夾具係由導電材料製成，且具有用於連接至另一半導體晶粒之一表面的一平面表面，且具有自該平面表面向下延伸以用於連接至一半導體引線框結構部分之一襯墊的一下端局設備部分。
  22. 如請求項18之無線模組，其中該第一mosfet引線框結構部分及該第二mosfet引線框結構部分包括用於每一mosfet之一源極襯墊及閘極襯墊，且該等mosfet被倒裝晶片安裝以將每一源極連接至其各別源極襯墊且將每一閘極連接至其各別閘極襯墊。
  23. 如請求項18之無線模組，其中該第一mosfet引線框結構部分及該第二mosfet引線框結構部分包括汲極襯墊。
  24. 如請求項18之無線模組，其中該積體電路部分之該等引線預模製在非導電材料中。
  25. 如請求項18之無線模組，其中該第一mosfet及該第二mosfet分別包含一高側mosfet及一低側mosfet，且連接至該積體電路以形成一半橋電路。
  26. 如請求項18之無線模組，其進一步包含由電力器件、二極體、mosfet及絕緣閘極雙極電晶體組成的群組中之一或多者。
  27. 如請求項18之無線模組，其進一步包含複數個被動組件。
  28. 如請求項27之無線模組，其中該等被動組件包括安裝在該引線框結構上且囊封在該模製化合物中之一或多個被動組件。
  29. 如請求項28之無線模組，其進一步包含暴露在該模製化合物之一表面上的導電支柱及安裝在該等導電支柱上的至少一個被動組件。
  30. 如請求項18之無線模組，其進一步包含用於每一mosfet之一導電 支柱，每一導電支柱機械附接且電附接至其mosfet之另一表面，其中一個被動組件連接至該等導電支柱。
  31. 如請求項30之無線模組，其中該等導電支柱嵌入在該模製化合物中，且具有藉由該模製化合物暴露之表面。
  32. 如請求項31之無線模組，其中一輸入電容器連接至該等支柱之該等暴露表面。
  33. 如請求項30之無線模組，其中一輸入電容器連接至該等導電支柱，且該等導電支柱及該輸入電容器完全囊封在該模製化合物中。
  34. 一種用於製備一積體電路以供倒裝晶片組裝在一多晶片模組中之方法，其包含以下步驟：提供一金屬引線框；自該金屬引線框移除材料以產生用於附接至半導體晶粒之襯墊、用於附接至一積體電路之一引線陣列，及用於將一積體電路連接至一或多個半導體晶粒之跡線；蝕刻該等引線之頂部及底部表面以提供具有具不同形狀之上部及下部元件之成形引線；將該等半導體器件倒裝晶片附接至該等襯墊；將該積體電路倒裝晶片附接至該等引線；將夾具附接在至少兩個半導體器件之間以將該等器件彼此互連；及將該引線框、半導體晶粒及該積體電路囊封至一模組中。
  35. 如請求項34之方法，其包含以下進一步之步驟：將該等成形引線嵌入在非導電材料中以提供一引線陣列，以用於倒裝晶片附接至一積體電路上之一對應接點陣列。
  36. 一種多晶片模組，其包含： 一積體電路總成及兩個mosfet；一引線陣列，其用於將一積體電路連接至其他器件，該引線陣列包含具有上部及下部元件之引線，其中該等上部元件具有與該等下部元件之形狀不同之一形狀；一非導電材料，其使該等引線嵌入；及一積體電路，其具有對應於該引線陣列之一接點陣列且安裝在所嵌入之端子上以形成一子總成，以用於與其他組件進行倒裝晶片安裝。
  37. 一種多晶片模組，其包含：主動組件，其包括兩個mosfet及一積體電路總成，該積體電路總成具有一積體電路，該積體電路具有嵌入在一非導電材料中之引線；一第一源極引線框，其包含直接連接至一第一mosfet之一源極接點的一第一源極襯墊，一第一源極引線結構，其自該第一源極襯墊朝向該積體電路之一第一源極mosfet端子延伸，一第一閘極引線結構，其直接連接至該第一mosfet之閘極且自該第一mosfet之該閘極朝向該積體電路之一第一mosfet閘極端子延伸；一第二源極引線框，其包含直接連接至一第二mosfet之一源極接點的一第二源極襯墊、自該第二源極襯墊朝向該積體電路之一第二源極端子延伸的一第二源極引線結構，一第二閘極引線結構，其直接連接至該第二mosfet之閘極且自該第二mosfet之該閘極朝向該積體電路之一第二mosfet閘極端子延伸；一第一汲極夾具，其直接連接至該第一mosfet之汲極；及 一第二汲極夾具，其直接連接至該第二mosfet之汲極。
  38. 如請求項37之多晶片模組，其進一步包含一或多個被動組件以及襯墊及跡線以用於將該等被動組件連接至該等mosfet或該積體電路。
  39. 如請求項37之多晶片模組，其中該積體電路總成包含：一引線陣列，每一引線具有一上部表面及一下部表面，其中該上部表面具有與該下部表面不同之一形狀；一非導電材料，其使該等引線嵌入；且該積體電路具有對應於該引線陣列之一接點陣列且安裝在該等所嵌入之引線上以形成一子總成，以用於與其他組件進行倒裝晶片安裝。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9177925B2 (en) 2013-04-18 2015-11-03 Fairfchild Semiconductor Corporation Apparatus related to an improved package including a semiconductor die
KR101977994B1 (ko) 2013-06-28 2019-08-29 매그나칩 반도체 유한회사 반도체 패키지
US9735112B2 (en) 2014-01-10 2017-08-15 Fairchild Semiconductor Corporation Isolation between semiconductor components
US9859193B2 (en) * 2014-06-24 2018-01-02 Ibis Innotech Inc. Package structure
US9468087B1 (en) 2015-07-13 2016-10-11 Texas Instruments Incorporated Power module with improved cooling and method for making
KR102532081B1 (ko) * 2015-08-07 2023-05-11 코르보 유에스, 인크. 강화된 속성들을 가진 플립 칩 모듈
CN105374788A (zh) * 2015-10-20 2016-03-02 杰群电子科技（东莞）有限公司 堆叠式倒装芯片封装结构及其制造方法
US10600724B2 (en) * 2016-05-10 2020-03-24 Texas Instruments Incorporated Leadframe with vertically spaced die attach pads
US10340210B2 (en) * 2016-09-16 2019-07-02 Texas Instruments Incorporated System in package device including inductor
US10290567B2 (en) 2017-09-01 2019-05-14 Infineon Technologies Ag Transistor package with three-terminal clip
US10930604B2 (en) 2018-03-29 2021-02-23 Semiconductor Components Industries, Llc Ultra-thin multichip power devices
US10535608B1 (en) * 2018-07-24 2020-01-14 International Business Machines Corporation Multi-chip package structure having chip interconnection bridge which provides power connections between chip and package substrate
CN109638002B (zh) * 2018-11-07 2021-01-29 华润微电子（重庆）有限公司 一种功率电路模块及电子装置
US20200194347A1 (en) * 2018-12-18 2020-06-18 Alpha And Omega Semiconductor (Cayman) Ltd. Semiconductor package and method of making the same
CN111627882B (zh) * 2019-02-28 2022-08-26 无锡华润安盛科技有限公司 封装装置和芯片的封装方法
US20220415763A1 (en) * 2019-11-29 2022-12-29 Ampleon Netherlands B.V. Lead Frame Based Molded Radio Frequency Package
US11183436B2 (en) * 2020-01-17 2021-11-23 Allegro Microsystems, Llc Power module package and packaging techniques
DE102020119611A1 (de) 2020-07-24 2022-01-27 Infineon Technologies Ag Schaltungsanordnung und verfahren zum bilden einer schaltungsanordnung
US12482731B2 (en) 2020-12-11 2025-11-25 Qorvo Us, Inc. Multi-level 3D stacked package and methods of forming the same
US12176222B2 (en) 2021-11-29 2024-12-24 Infineon Technologies Ag Semiconductor package with metal posts from structured leadframe

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6943434B2 (en) * 2002-10-03 2005-09-13 Fairchild Semiconductor Corporation Method for maintaining solder thickness in flipchip attach packaging processes
US7154186B2 (en) * 2004-03-18 2006-12-26 Fairchild Semiconductor Corporation Multi-flip chip on lead frame on over molded IC package and method of assembly
JP4426955B2 (ja) * 2004-11-30 2010-03-03 株式会社ルネサステクノロジ 半導体装置
US7586179B2 (en) * 2007-10-09 2009-09-08 Fairchild Semiconductor Corporation Wireless semiconductor package for efficient heat dissipation
US7745892B1 (en) * 2007-12-13 2010-06-29 Rf Micro Devices, Inc. Integrated MEMS switch
US8138585B2 (en) * 2008-05-28 2012-03-20 Fairchild Semiconductor Corporation Four mosfet full bridge module
US7915721B2 (en) * 2008-03-12 2011-03-29 Fairchild Semiconductor Corporation Semiconductor die package including IC driver and bridge
KR100938094B1 (ko) 2008-03-14 2010-01-21 주식회사 하이닉스반도체 반도체 메모리 소자 및 이의 소거 방법
US8358017B2 (en) 2008-05-15 2013-01-22 Gem Services, Inc. Semiconductor package featuring flip-chip die sandwiched between metal layers
SG142321A1 (en) * 2008-04-24 2009-11-26 Micron Technology Inc Pre-encapsulated cavity interposer
US8450149B2 (en) 2009-10-16 2013-05-28 Texas Instruments Incorporated Stacked leadframe implementation for DC/DC convertor power module incorporating a stacked controller and stacked leadframe construction methodology
US8148823B1 (en) * 2009-12-14 2012-04-03 Picor Corporation Low loss package for electronic device
US8115260B2 (en) * 2010-01-06 2012-02-14 Fairchild Semiconductor Corporation Wafer level stack die package
US8587101B2 (en) 2010-12-13 2013-11-19 International Rectifier Corporation Multi-chip module (MCM) power quad flat no-lead (PQFN) semiconductor package utilizing a leadframe for electrical interconnections
US8896107B2 (en) * 2011-01-03 2014-11-25 International Rectifier Corporation High power semiconductor package with conductive clip
EP2482312A4 (en) 2011-04-29 2012-09-26 Huawei Tech Co Ltd POWER SUPPLY MODULE AND PACKAGING AND INTEGRATION METHOD THEREFOR

Also Published As

Publication number Publication date
CN103681575A (zh) 2014-03-26
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