TW201445741A - 有關於半導體裝置之終止區域之方法及設備 - Google Patents

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丹E 波羅柏斯特
瑞秋 史托克斯
金洙丘
傑森 希格斯
福瑞德 塞森
暉 陳
史帝芬P 塞普
捷森 普利斯
馬克L 瑞林希瑪
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菲爾卻德半導體公司
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  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract

在一項一般態樣中,一種設備可包含一半導體區域及界定於該半導體區域內之一溝渠。該溝渠可具有沿著一垂直軸對準之一深度且具有沿著正交於該垂直軸之一縱向軸對準之一長度。該溝渠可具有包含於該半導體區域之一終止區域中之該長度之一第一部分且可具有包含於該半導體區域之一作用區域中之該長度之一第二部分。

Description

有關於半導體裝置之終止區域之方法及設備
此說明係關於一半導體裝置之終止區域。
溝渠閘極類型裝置(例如,平坦閘極金屬氧化物半導體場效電晶體(MOSFET)電晶體、垂直閘極MOSFET電晶體、絕緣閘極雙極電晶體(IGBT)、整流器及同步整流器)之實施方案可包含形成於半導體晶粒之頂部表面中之溝渠(例如,平行溝渠)之一陣列,其中取決於電力裝置之類型,每一溝渠填充有一介電質、一屏蔽電極及/或一閘極電極。溝渠可界定台面(或台面區域)之一對應陣列,其中每一台面安置於毗鄰溝渠之間。取決於晶粒上所實施之裝置,各種電極及/或經摻雜區域安置於台面之頂部處。台面及毗鄰溝渠中之一或多者可實施裝置之一小例項,且該等小例項可平行地耦合在一起以提供整個電力半導體裝置。裝置可具有:一接通狀態,在此情況下,一期望電流流動穿過該裝置;一關斷狀態,在此情況下,電流流動實質上被阻斷在該裝置中;及一崩潰狀態,在此情況下,由於在裝置之導電電極之間施加一過度關斷狀態電壓,因此一不期望電流流動。起始崩潰之電壓稱作崩潰電壓。每一台面及毗鄰溝渠經組態以提供接通狀態特性及崩潰電壓之一期望設定。台面及溝渠之組態可導致達成期望接通狀態特性、相對高崩潰電壓及期望切換特性之間的多種折衷。
一電力半導體晶粒可具有:一作用區,其中定位有實施裝置之台面及溝渠之陣列;一場終止區,其在作用區周圍;及一非作用區,其中可提供互連件及通道截斷件。場終止區可用於使作用區周圍之電場最小化,且可不經組態以傳導電流。裝置之崩潰電壓可藉由與作用區相關聯之崩潰程序而判定。然而,在顯著較低電壓下之場終止區及非作用區中之各種崩潰程序可以一不期望方式發生。此等崩潰程序可稱為被動崩潰程序或稱為寄生崩潰程序。
已組態具有比作用區高之崩潰電壓之已知場終止區,然而,此等已知組態通常損害總晶粒面積、處理成本、效能特性及/或等等。因此,需要用以解決本技術之不足且提供其他新且創新特徵之系統、方法及設備。
在一項一般態樣中,一種設備可包含一半導體區域及界定於該半導體區域內之一溝渠。該溝渠可具有沿著一垂直軸對準之一深度且具有沿著正交於該垂直軸之一縱向軸對準之一長度。該溝渠可具有包含於該半導體區域之一終止區域中之該長度之一第一部分且可具有包含於該半導體區域之一作用區域中之該長度之一第二部分。該設備可包含給該溝渠之一底部部分加襯之一介電質,其中該介電質具有安置於該半導體區域之該終止區域中之一第一部分及安置於該半導體區域之該作用區域中之一第二部分。安置於該終止區域中之該介電質之該第一部分可具有大於安置於該作用區域中之該介電質之該第二部分之一垂直厚度的一垂直厚度。
在附圖及下文說明中陳述一或多項實施方案之細節。自所述說明及圖式且自申請專利範圍將明瞭其他特徵。
100‧‧‧半導體裝置
102‧‧‧作用區域
104‧‧‧終止區域
106‧‧‧汲極觸點
107‧‧‧基板
108‧‧‧磊晶層
110A‧‧‧溝渠
110B‧‧‧溝渠
111‧‧‧部分
112‧‧‧介電質
113‧‧‧部分
120‧‧‧屏蔽電極
130‧‧‧閘極電極
140‧‧‧電極間介電質
150‧‧‧部分
160‧‧‧台面區域
190‧‧‧周界溝渠
200‧‧‧金屬氧化物半導體場效電晶體裝置
205‧‧‧溝渠
210‧‧‧介電質
218‧‧‧閘極介電質/閘極氧化物
220‧‧‧閘極電極
221‧‧‧屏蔽電極
233‧‧‧源極區域
234‧‧‧主體區域
236‧‧‧磊晶層/主體區域
237‧‧‧漂移區域
250‧‧‧台面區域
252‧‧‧觸點
300‧‧‧半導體裝置
302‧‧‧作用區域/終止區域
304‧‧‧終止區域/作用區域
308‧‧‧磊晶層
310‧‧‧溝渠/平行溝渠
310A‧‧‧溝渠/溝渠延伸部分/溝渠部分
310B‧‧‧溝渠
310C‧‧‧溝渠
310D‧‧‧溝渠/端部溝渠/最內端溝渠
310E‧‧‧溝渠
310F‧‧‧溝渠
310G‧‧‧溝渠
310H‧‧‧溝渠/最左邊作用裝置溝渠
310I‧‧‧溝渠
310J‧‧‧溝渠
310X‧‧‧溝渠/端部溝渠
310Y‧‧‧溝渠/端部溝渠
310Z‧‧‧溝渠/端部溝渠/最外端溝渠
312‧‧‧主要溝渠部分
312A‧‧‧主要溝渠部分/主要部分
313‧‧‧端部溝渠
314‧‧‧溝渠延伸部分/相對窄溝渠延伸部分
314A‧‧‧溝渠延伸部分/溝渠部分/溝渠延伸部
317‧‧‧內部溝渠
318‧‧‧終止溝渠
319‧‧‧作用裝置溝渠
320A‧‧‧閘極電極
322‧‧‧表面閘極電極
330A‧‧‧屏蔽電極/屏蔽介電質
330G‧‧‧屏蔽電極
330J‧‧‧屏蔽電極
331A‧‧‧部分
332‧‧‧表面屏蔽電極/表面電極
333A‧‧‧部分
334‧‧‧屏蔽介電邊緣區域
335‧‧‧屏蔽電極
336‧‧‧源極觸點區域
340‧‧‧電極間介電質
341‧‧‧邊緣
342‧‧‧閘極介電部分
351‧‧‧導通體
352‧‧‧閘極流道導體
353‧‧‧導通體
354‧‧‧源極流道導體
356‧‧‧源極形成區域
357‧‧‧源極觸點
360A‧‧‧台面區域/台面
360E‧‧‧台面區域
360G‧‧‧台面區域
362A‧‧‧井區域
363E‧‧‧源極植入物
370A‧‧‧介電質
370D‧‧‧介電質
371A‧‧‧部分
372A‧‧‧部分
372G‧‧‧延伸介電質
374‧‧‧場介電質
380A‧‧‧橫向溝渠/周界溝渠
383A‧‧‧橫向溝渠
385A‧‧‧介電質
390A‧‧‧周界溝渠
390B‧‧‧周界溝渠
392‧‧‧層間介電質
395‧‧‧等電位環/通道截斷環
500‧‧‧半導體裝置
502‧‧‧作用區域
504‧‧‧終止區域
508‧‧‧磊晶層
510‧‧‧溝渠
510A‧‧‧溝渠/溝渠延伸部分
510B‧‧‧溝渠
510C‧‧‧溝渠
510D‧‧‧溝渠/端部溝渠
510E‧‧‧溝渠
510F‧‧‧溝渠
510G‧‧‧溝渠
510H‧‧‧溝渠
510I‧‧‧溝渠
510J‧‧‧溝渠
512‧‧‧主要溝渠部分
512A‧‧‧主要溝渠部分/主要部分
514‧‧‧溝渠延伸部分/延伸部分
514A‧‧‧溝渠延伸部分/溝渠部分
514G‧‧‧溝渠延伸部分
515A‧‧‧垂直側壁
517‧‧‧內部溝渠
518‧‧‧終止溝渠
519‧‧‧作用裝置溝渠
520A‧‧‧閘極電極
522‧‧‧表面閘極電極
530A‧‧‧屏蔽電極
530D‧‧‧屏蔽電極
530G‧‧‧屏蔽電極
530J‧‧‧屏蔽電極
531A‧‧‧部分
532‧‧‧表面屏蔽電極/表面電極
533A‧‧‧部分
534‧‧‧屏蔽介電邊緣區域
536‧‧‧源極觸點區域
540‧‧‧電極間介電質
541‧‧‧邊緣
542‧‧‧閘極介電部分
551‧‧‧導通體
552‧‧‧閘極流道導體
553‧‧‧導通體
554‧‧‧源極流道導體
556‧‧‧源極形成區域
557‧‧‧源極觸點
560A‧‧‧台面區域
560E‧‧‧台面區域
560G‧‧‧台面區域
562A‧‧‧井區域
570A‧‧‧介電質
570D‧‧‧介電質
572A‧‧‧部分
573A‧‧‧頂部表面
574‧‧‧場介電質
575A‧‧‧部分
590A‧‧‧周界溝渠
590B‧‧‧周界溝渠
870‧‧‧端部溝渠組
870A‧‧‧端部溝渠/溝渠
880‧‧‧端部溝渠組
890‧‧‧端部溝渠組
900‧‧‧半導體裝置
902‧‧‧作用區域
904‧‧‧終止區域
908‧‧‧磊晶層
910‧‧‧溝渠
910A‧‧‧溝渠/溝渠延伸部分
910B‧‧‧溝渠
910C‧‧‧溝渠/端部溝渠/長溝渠
910D‧‧‧溝渠/端部溝渠
910E‧‧‧溝渠
910F‧‧‧溝渠
910G‧‧‧溝渠
910H‧‧‧溝渠
910I‧‧‧溝渠
910J‧‧‧溝渠
910K‧‧‧溝渠
910L‧‧‧周界溝渠/終止溝渠/端部溝渠
911‧‧‧點
912‧‧‧主要溝渠部分
912A‧‧‧主要溝渠部分/主要部分
913‧‧‧端部溝渠
914‧‧‧溝渠延伸部分
914A‧‧‧溝渠延伸部分/溝渠部分
915‧‧‧過渡區域溝渠
916‧‧‧線/縱向軸
917‧‧‧內部溝渠
918‧‧‧終止溝渠
919‧‧‧作用裝置溝渠
920A‧‧‧閘極電極
922‧‧‧表面閘極電極/表面電極
929‧‧‧端部
930A‧‧‧屏蔽電極/屏蔽介電質
930C‧‧‧屏蔽電極
930G‧‧‧屏蔽電極
931A‧‧‧部分
933A‧‧‧部分/屏蔽電極
934‧‧‧屏蔽介電邊緣區域
935‧‧‧屏蔽電極
936‧‧‧源極觸點區域
936G‧‧‧凹陷部分/部分
937G‧‧‧非凹陷部分
938‧‧‧摻雜區域
940‧‧‧電極間介電質
941‧‧‧邊緣
942‧‧‧閘極介電部分
943‧‧‧邊緣
951‧‧‧導通體/觸點
952‧‧‧閘極流道導體/閘極導體流道
953‧‧‧表面閘極觸點/閘極流道導體
954‧‧‧源極流道導體/源極流道/源極導體流道
956‧‧‧源極形成區域
957‧‧‧源極觸點
957G‧‧‧源極觸點
958‧‧‧邊緣
959‧‧‧端部
960A‧‧‧台面區域
960C‧‧‧台面區域
960E‧‧‧台面區域
960G‧‧‧台面區域
961‧‧‧線
962A‧‧‧井摻雜劑區域
962G‧‧‧井摻雜劑區域
963E‧‧‧源極植入物
964A‧‧‧邊緣
964G‧‧‧邊緣
970A‧‧‧介電質
970C‧‧‧介電質/溝渠
970D‧‧‧介電質
970G‧‧‧溝渠/介電質
971A‧‧‧部分
972A‧‧‧部分
972G‧‧‧介電質
973A‧‧‧介電質
974‧‧‧場介電質/場氧化物
974A‧‧‧介電部分/介電質/突出介電質
974G‧‧‧介電質/介電部分
976A‧‧‧介電部分
977A‧‧‧介電部分
979‧‧‧邊緣
983A‧‧‧橫向溝渠
989A‧‧‧屏蔽電極
990A‧‧‧周界溝渠/終止溝渠
990B‧‧‧周界溝渠/終止溝渠
992‧‧‧層間介電質/表面閘極電極/電極間介電質
997‧‧‧屏蔽電極
998‧‧‧電容減小溝渠
998A‧‧‧電容減小溝渠
998B‧‧‧電容減小溝渠
998C‧‧‧電容減小溝渠
998D‧‧‧電容減小溝渠
998E‧‧‧電容減小溝渠
999‧‧‧遮罩層
1400‧‧‧半導體裝置
1403‧‧‧第一遮罩
1404‧‧‧第二遮罩
1407‧‧‧所曝露區域
1408‧‧‧磊晶層
1410‧‧‧溝渠/第二部分
1411‧‧‧部分
1412‧‧‧第二部分
1413‧‧‧邊緣
1414‧‧‧第一部分
1420‧‧‧閘極電極
1422‧‧‧表面閘極電極
1430‧‧‧屏蔽電極
1440‧‧‧電極間介電質
1452‧‧‧閘極流道導體
1454‧‧‧源極流道導體
1471‧‧‧介電質
1472‧‧‧邊緣
1476‧‧‧介電質
1492‧‧‧層間介電質
1494‧‧‧通道截斷環
1500‧‧‧半導體裝置
1501‧‧‧邊緣
1503‧‧‧遮罩
1504‧‧‧遮罩
1506‧‧‧區域
1507‧‧‧表面
1508‧‧‧磊晶層
1509‧‧‧開口
1510‧‧‧溝渠
1511‧‧‧終止溝渠
1511A‧‧‧溝渠/終止溝渠
1511B‧‧‧溝渠
1511C‧‧‧溝渠/終止溝渠
1511D‧‧‧終止溝渠
1512‧‧‧主要部分/第二部分
1518‧‧‧邊緣
1520‧‧‧閘極電極
1522‧‧‧表面閘極電極/凹陷部分
1523‧‧‧凹陷部分
1530‧‧‧屏蔽電極
1532‧‧‧表面屏蔽電極
1540‧‧‧電極間介電質
1551‧‧‧導通體
1552‧‧‧閘極流道導體
1554‧‧‧源極流道導體
1571‧‧‧介電質
1575‧‧‧閘極介電質
1576‧‧‧介電質
1577‧‧‧部分
1578‧‧‧部分/介電部分
1578A‧‧‧部分/介電部分
1578B‧‧‧部分
1578C‧‧‧部分/介電部分
1579‧‧‧介電質
1590‧‧‧周界溝渠
1592‧‧‧層間介電質
1594‧‧‧通道截斷環
A1‧‧‧縱向軸
A2‧‧‧垂直軸
A3‧‧‧縱向軸
B1‧‧‧線
B2‧‧‧線
D1‧‧‧縱向軸/方向/縱向方向
D2‧‧‧縱向軸/方向
D3‧‧‧垂直方向/垂直軸/方向
D4‧‧‧平面
E1‧‧‧厚度/深度/距離/經組合厚度
E2‧‧‧厚度
E3‧‧‧深度/距離
E4‧‧‧厚度/深度/距離/恆定深度/橫向溝渠
E5‧‧‧深度
E8‧‧‧寬度
E9‧‧‧寬度
E10‧‧‧寬度
E11‧‧‧寬度
E12‧‧‧深度
E13‧‧‧寬度/相等剖面寬度
E14‧‧‧間距
E15‧‧‧間距
E16‧‧‧長度
E17‧‧‧長度
E25‧‧‧中心線
F1‧‧‧切口/線/切線
F2‧‧‧切口/線
F3‧‧‧切口/線
F4‧‧‧切口/線
F5‧‧‧切口/線
F6‧‧‧切口/線/切線
F7‧‧‧切口/線
F8‧‧‧切口/線/切線
G1‧‧‧切口/線/切線
G2‧‧‧切口
G3‧‧‧切口/線
G4‧‧‧切口/線
G5‧‧‧切口/線
G6‧‧‧切口/線/切線
G7‧‧‧切口/線/切線
G8‧‧‧切口
G9‧‧‧切口/線
H5‧‧‧線
H6‧‧‧線/切線
H8‧‧‧線/切線
I1‧‧‧厚度/距離/深度
I2‧‧‧厚度
I3‧‧‧距離/深度
I5‧‧‧深度
I6‧‧‧厚度
I7‧‧‧厚度
I8‧‧‧寬度
I9‧‧‧寬度
I10‧‧‧寬度
I11‧‧‧寬度
I12‧‧‧深度
I13‧‧‧寬度
I14‧‧‧間距
I15‧‧‧間距
I16‧‧‧長度
I17‧‧‧長度
I18‧‧‧厚度
MOS1‧‧‧金屬氧化物半導體場效電晶體裝置
MOS2‧‧‧金屬氧化物半導體場效電晶體裝置
N1‧‧‧深度
N2‧‧‧深度
N3‧‧‧經組合寬度
PH‧‧‧間距
Q1‧‧‧切口/線/切線
Q2‧‧‧切口/線
Q3‧‧‧切口/線
Q4‧‧‧切口/線
Q5‧‧‧切口/線
Q6‧‧‧切口/線
Q7‧‧‧切口/線/切線
Q8‧‧‧切口/線/切線
Q9‧‧‧切口/切線/線
Q10‧‧‧切口/線/切線
R1‧‧‧厚度/深度/距離
R2‧‧‧厚度
R3‧‧‧深度/距離/厚度
R5‧‧‧深度
R8‧‧‧寬度
R10‧‧‧寬度
R11‧‧‧寬度
R12‧‧‧深度
R13‧‧‧寬度
R14‧‧‧間距
R15‧‧‧間距
R16‧‧‧長度
R17‧‧‧長度
R18‧‧‧長度
R19‧‧‧寬度
R20‧‧‧寬度
R21‧‧‧寬度
R22‧‧‧恆定厚度
R23‧‧‧深度
R24‧‧‧長度
R25‧‧‧長度
R26‧‧‧寬度
R27‧‧‧寬度
R28‧‧‧厚度
R29‧‧‧長度
R31‧‧‧底部厚度/厚度
R33‧‧‧厚度
R34‧‧‧厚度
R35‧‧‧長度
R37‧‧‧厚度
圖1A係圖解說明與一半導體裝置之一部分相關聯之一作用區域 及一終止區域之一側視剖面圖之一圖式。
圖1B係沿著圖1A中所展示之一線切開之半導體裝置之一俯視圖。
圖2係根據一實施方案之圖解說明一金屬氧化物半導體場效電晶體(MOSFET)裝置之一剖面圖。
圖3A至圖3I係根據某些實施方案之圖解說明一終止區域之組態之圖式。
圖4A至圖4D係圖解說明圖3A至圖3I中所展示之半導體裝置之特徵中之至少某些特徵之變化之圖式。
圖5A至圖5I係根據某些實施方案之圖解說明另一終止區域之組態之圖式。
圖6A至圖6G係圖解說明圖5A至圖5I中所展示之半導體裝置之特徵中之至少某些特徵之變化之圖式。
圖7A至圖7J係圖解說明圖3A至圖3I中所展示之半導體裝置之特徵中之至少某些特徵之變化之圖式。
圖8係根據一實施方案之圖解說明另一半導體裝置之一圖式。
圖9A至圖9N係根據某些實施方案之圖解說明一終止區域之組態之圖式。
圖10A至圖10O係圖解說明圖9A至圖9N中所展示之半導體裝置之特徵中之至少某些特徵之變化之圖式。
圖11A至圖11E係圖解說明圖9A至圖9N及圖10A至圖10O中所展示之半導體裝置之特徵中之至少某些特徵之變化之圖式。
圖12A至圖12L係圖解說明一半導體裝置之特徵中之至少某些特徵之變化之圖式。
圖13A至圖13L係圖解說明圖9A至圖9N中所展示之半導體裝置之特徵中之至少某些特徵之變化之圖式。
圖14A至圖14K係圖解說明用於製作一半導體裝置之一或多個特徵之一方法之側視剖面圖。
圖15A至圖15O係圖解說明用於製作一半導體裝置之一或多個特徵之另一方法之側視剖面圖。
圖16A至圖16F係圖解說明用於製作半導體裝置之一或多個特徵之一方法之一變化形式之側視剖面圖。
圖1A係圖解說明與一半導體裝置100之一部分相關聯之一作用區域102及一終止區域104之一側視剖面圖之一圖式。圖1B係沿著圖1A中所展示之線B1切開之半導體裝置100之一俯視圖。半導體裝置100之該部分之側視剖面圖係沿著圖1B中所展示之半導體裝置100之俯視圖之線B2而切開。
如圖1A中所展示,包含於半導體裝置100中之一溝渠110A具有在終止區域104中之一部分113且具有在作用區域102中之一部分111。一介電質112(例如,一個氧化物)安置於溝渠110A中。此外,一屏蔽電極120(例如,一屏蔽多晶矽電極)及藉由一電極間介電質(IED)140而與屏蔽電極120絕緣之一閘極電極130(例如,一閘極多晶矽電極)安置於溝渠110A中。一周界溝渠190亦包含於半導體裝置100中。介電質112之至少一部分及屏蔽電極120之至少一部分亦安置於周界溝渠190中。介電質112可為可使用一或多個介電質形成程序(例如,沈積程序、生長程序)而形成之一個以上介電質之組合。
如圖1A中所展示,溝渠110A具有沿著一縱向軸A1(亦可稱為一水平方向)對準之一長度。屏蔽電極120、電極間介電質140及閘極電極130沿著實質上正交於縱向軸A1之一垂直軸A2(亦可稱為一垂直方向)垂直堆疊於溝渠110A內。在此實施方案中,周界溝渠190沿著一縱向軸A3(圖1B中所展示)對準,以使得縱向軸A3實質上正交於縱向軸 A1及垂直軸A2。
溝渠110A平行於額外溝渠而對準,該等額外溝渠包含(舉例而言)圖1B中所展示之溝渠110B。一台面區域160安置於溝渠110A與溝渠110B之間。換言之,台面區域160至少部分地由溝渠110A之一側壁及溝渠110B之一側壁界定。
儘管圖1中未展示,但半導體裝置100之作用區域可包含或可界定一或多個垂直金屬氧化物半導體場效電晶體(MOSFET)裝置。舉例而言,該(等)垂直MOSFET裝置可經由閘極電極130而啟動。半導體裝置100之元件中之諸多元件形成於一磊晶層108內,磊晶層108可形成於一基板107(例如,一n型基板、一p型基板)內或其上。如圖1A中所展示,半導體裝置100具有一汲極觸點106(例如,一背側汲極觸點)。
終止區域104內且特定而言與(舉例而言)溝渠110A相關聯之終止區域104之一部分150內之元件可經組態以避免不期望事件,諸如(舉例而言)半導體裝置100之作用區域102之邊緣處之電壓崩潰。此外,終止區域104可經組態以使得半導體裝置100之尺寸可為最佳化的以達成半導體裝置100之期望效能特性,諸如一相對低接通電阻、一相對高關斷電阻、一崩潰電壓或反向阻斷電壓、一期望電場輪廓、較快切換速度及/或等等。特定而言,終止區域104可具有經組態以使得半導體裝置100在作用區域102中之其他尺寸可經組態用於期望效能特性之特徵。舉例而言,終止區域104可經組態以使得作用區域102內之溝渠深度、溝渠之間的間距、摻雜位準及/或等等對於處理效率、低成本、相對小晶粒面積及/或等等可為最佳化的。
作為一特定實例,當一閘極電極上之一電位(例如,約零伏之一電位)經界定以使得一半導體裝置處於一關斷狀態時,一實質電流可在其中一汲極電位相對於一源極電位為高之一崩潰狀況期間流動。在該崩潰狀況中,相對高電場可發生於溝渠之間的一台面區域中,且此 高電場在一崩潰電壓下可產生雪崩載流子(電洞及電子兩者)。可藉由組態終止區域之元件而以一期望方式增加台面區域之崩潰電壓以使得可減小一溝渠之一作用區域內之一介電質之厚度、可減小台面區域之一寬度、漂移區域中之一摻雜濃度可經組態以致使漂移區域通常耗盡電子以支援一電荷平衡狀況及/或等等。終止區域之元件可經組態以使得電場在關斷狀態狀況期間可以一期望方式沿著台面區域(例如,一正方形或矩形電場輪廓)之一中心線均勻地分佈,藉此減小一峰值電場(且藉此增加可產生雪崩載流子之電壓)。
雖然本文中所闡述之實施方案中之諸多實施方案係關於一MOSFET裝置,但本文中所闡述之實施方案亦可適用於其他裝置類型,諸如IGBT裝置、整流器,且特定而言其中存在上文所闡述電荷平衡狀況之裝置。另外,在此說明中,出於圖解目的,各種實施方案闡述為實施n型通道裝置。然而,在其他實施方案中,所圖解說明之裝置可實施為一p型通道裝置(例如,藉由使用相反導電性類型及/或偏壓電位)。
圖2係根據一實施方案之圖解說明一MOSFET裝置200之一剖面圖。MOSFET裝置200包含MOSFET裝置MOS1及一MOSFET裝置MOS2。由於MOSFET裝置MOS1、MOS2具有類似特徵,因此通常將就一單個MOSFET裝置MOS2(其鏡射於另一MOSFET裝置MOS1中及/或鏡射於MOSFET裝置MOS2內)來論述MOSFET裝置MOS1、MOS2。舉例而言,MOSFET裝置200可為相對高電壓裝置(例如,大於30V、60V裝置、100V裝置、300V裝置)。
如圖2中所展示,MOSFET裝置200形成於一磊晶層236(例如,N型)內。源極區域233(例如,N+源極區域)安置於形成於磊晶層236中之主體區域234(例如,P型)上方。磊晶層可形成於一基板(例如,一N+基板)(未展示)上或其中。溝渠205延伸穿過主體區域236且在磊晶 層236(亦可稱為一磊晶區域)內之一漂移區域237中終止。溝渠205包含安置於溝渠205內之一介電質210(其可包含一或多個介電層,諸如一閘極介電質218)。一閘極電極220及一屏蔽電極221安置於溝渠205內。MOSFET裝置200可經組態以藉由將一電壓(例如,一閘極電壓)施加至MOSFET裝置200之閘極電極220而操作,此可藉由毗鄰於閘極氧化物218形成通道而接通MOSFET裝置200,以使得電流可在源極區域233與一汲極觸點(未展示)之間流動。
根據本文中所闡述之終止實施方案,可改良MOSFET裝置200之效能特性及尺寸。舉例而言,在不具有崩潰電壓之減小(或實質減小)(MOSFET裝置200關斷時)及約10%(或小於10%)之Qg-total增加之一增加之情況下,MOSFET裝置200之一接通電阻可改良約50%(或50%以上),且MOSFET裝置MOS1與MOSFET裝置MOS2之間的一間距PH(及台面區域250寬度)可減小約20%(或20%以上)。MOSFET裝置200之接通電阻之增加可完全補償磊晶層236內之摻雜劑濃度之一增加(例如,一30%增加),此藉由本文中所闡述之終止實施方案而達成。另外,溝渠遮罩臨界尺寸(CD)(例如,距離、大小)可減小約10%或10%以上,屏蔽電極221寬度可減小10%以上,觸點252寬度可減小50%以上及/或等等。
圖3A至圖3I係根據某些實施方案之圖解說明一終止區域之組態之圖式。圖3A係圖解說明包含一作用區域302及一終止區域304之一半導體裝置300之至少一部分之一平面圖(或沿著水平平面之俯視圖)之一圖式。圖3B至圖3I係沿著平面圖圖3A內之不同切口(例如,切口F1至F8)之側視剖面圖。為簡化圖3A中所展示之平面圖,未展示圖3B至圖3I之側視剖面圖中所圖解說明之元件中之某些元件。圖3B至圖3I中所包含之沿著不同切口之側視剖面圖未必按與圖3A中所展示之平面圖相同之比例(例如,溝渠之數目等)繪製。
如圖3A中所展示,包含(舉例而言)溝渠310A至310J之複數個溝渠310在半導體裝置300內沿著一縱向軸D1對準。複數個溝渠310可稱為平行溝渠。複數個溝渠310之至少某些部分可包含於作用區域304中,且複數個溝渠310之至少某些部分可包含於終止區域302中。舉例而言,溝渠310B之一部分包含於作用區域304中,且溝渠310B之一部分包含於終止區域304中。如圖3A中所展示,溝渠310G整體安置於終止區域304內。
在此實施方案中,溝渠310D整體安置於終止區域304內且為來自複數個溝渠310之最外溝渠。因此,溝渠310D可稱為一端部溝渠。來自半導體裝置300中之複數個溝渠310的橫向於端部溝渠310D(或在其內部)之溝渠可稱為內部溝渠317(或非端部溝渠)。
如圖3A中所展示,作用區域304由半導體裝置300的與一源極觸點區域336(例如,一源極觸點區域336)或一屏蔽介電邊緣區域334中之至少一者對應之一區界定。源極觸點區域336界定半導體裝置300內的其中形成源極觸點(諸如圖3I中所展示之源極觸點357)之一區。源極觸點區域336亦可與(舉例而言)一源極導體區域(例如,一源極金屬區域)對應。源極觸點可與一或多個作用裝置之源極植入物(諸如圖3I中所展示之溝渠310E與310F之間的一台面區域360E內之源極植入物363E)接觸。圖3A中之一源極形成區域356(其可稱為一源極獨佔邊緣)界定複數個溝渠310之間的台面區域在其內摻雜為作用裝置之經摻雜源極區域之一區。
圖3A中所展示之屏蔽介電邊緣區域334與(舉例而言)圖3B(其係沿著線F1切開之一側視剖面圖)中所展示之電極間介電質340之一邊緣341對應(例如,近似與其對應)。電極間介電質340之至少一部分可包含一閘極介電質,諸如圖3B中所展示之閘極介電部分342。
如圖3A中所展示,終止區域304包含半導體裝置300的在作用區 域302外側(例如,作用區域302不包含)之區。因此,類似於作用區域302,終止區域304由源極觸點區域336或屏蔽介電邊緣區域334中之至少一者界定。
如圖3A中所展示,一橫向溝渠380A沿著正交於(例如,實質上正交於)縱向軸D1之一縱向軸D2對準。換言之,橫向溝渠380A沿一正交方向交叉於複數個溝渠310。因此,橫向溝渠380A可視為與(舉例而言)溝渠310A流體連通。橫向溝渠380A可交叉於複數個溝渠310之僅一部分。橫向溝渠380A可稱為一溝渠端溝渠(EOTT)或稱為一垂直溝渠,此乃因橫向溝渠380A相對於平行溝渠(亦即,複數個溝渠310)係垂直定向的。沿著縱向軸D2之方向可稱為一橫向方向。舉例而言,溝渠310A可稱為橫向於溝渠310G。
在此實施方案中,橫向溝渠380A整體安置於終止區域304內。儘管圖3A中未展示,但橫向溝渠380A可具有安置於作用區域302內之至少一部分。
在此實施方案中,(為內部溝渠317且)安置至橫向溝渠380A之左邊之複數個溝渠310之部分可稱為溝渠延伸部分314。(為內部溝渠317且)安置至橫向溝渠380A之右邊並延伸至作用區域302中(或朝向其延伸)之複數個溝渠310之部分可稱為主要溝渠部分312。舉例而言,溝渠310A包含在橫向溝渠380A之左側之一溝渠延伸部分314A(朝向周界且沿遠離作用區域902之一遠端方向),且溝渠310A包含在橫向溝渠380A之右側之一主要溝渠部分312A(遠離周界且沿朝向作用區域302之一近端方向)。在此實施方案中,主要溝渠部分312A之至少一部分包含於終止區域304中(例如,安置於終止區域304內),且主要溝渠部分312A之一部分包含於作用區域302中(例如,安置於作用區域302內)。橫向溝渠380A可視為包含於溝渠延伸部分314A中。在此實施方案中,溝渠延伸部分314可界定一台面之至少一部分(當在一側視剖面 圖中觀看時)。
儘管半導體裝置300中包含僅一個橫向溝渠,但半導體裝置300中可包含類似於橫向溝渠380A之一個以上橫向溝渠。舉例而言,平行於橫向溝渠380A對準之一額外橫向溝渠可安置於溝渠延伸部分314A內。
圖3B係圖解說明沿著線F1切開之半導體裝置300之一側視剖面圖之一圖式。切線F1近似沿著溝渠310A之一中心線,以使得半導體裝置300之側視剖面圖沿著近似交叉於溝渠310A之一中心之一平面。圖3B中展示交叉於溝渠310A之橫向溝渠380A之一部分。圖3C中展示沿著在溝渠310A與溝渠310B之間的台面區域360A內之線F2切開之橫向溝渠380A之一側視剖面圖。如圖3C中所展示,一井區域362A形成於磊晶層308的未被表面閘極電極322及表面屏蔽電極332阻斷之一區中(例如,以一自對準方式形成於該區中)。圖3B中所展示之特徵安置於半導體裝置300之一磊晶層308中。圖3A至圖3I未展示基板之其他部分、汲極觸點及/或等等。與其他圖相關聯之視圖中之諸多視圖以一磊晶層安置且類似地不展示基板、汲極觸點等等。
如圖3B中所展示,溝渠310A包含安置於其中之一介電質370A。特定而言,介電質370A之一部分耦合至一側壁(例如,給該側壁加襯、安置於該側壁上),且介電質370A之一部分耦合至溝渠310A之一底部表面在溝渠310A之主要溝渠部分312A內。在此剖面圖中,展示耦合至溝渠310A之底部表面之介電質370A之部分,且未展示耦合至溝渠310A之側壁之介電質370A之部分。沿著溝渠310A之主要溝渠部分312A之底部表面的圖3B中所展示之介電質370A之部分可稱為一底部介電質。介電質370A可耦合至或可包含一場介電質374(其可稱為一場介電部分)。
如圖3B中所展示,一閘極電極320A及一屏蔽電極330A之一部分 331A安置於包含於半導體裝置300之作用區域302中之主要溝渠部分312A之一部分中。閘極電極320A及屏蔽電極330A由電極間介電質340之至少一部分分離。包含於終止區域304中之主要溝渠部分312A之部分具有安置於其中且藉由介電質370A而與磊晶層308絕緣之屏蔽電極330A之一部分333A。屏蔽電極330A之部分333A可稱為屏蔽電極之一終止區域部分,且屏蔽電極330A之部分331A可稱為屏蔽電極之一作用區域部分。
在此實施方案中,一表面屏蔽電極332耦合至屏蔽電極330A,且一表面閘極電極322耦合至閘極電極320A。表面電極332藉由電極間介電質340之至少一部分而與表面閘極電極322絕緣。一閘極流道導體352使用一導通體351耦合至表面閘極電極322。類似地,一源極流道導體354(其亦耦合至一源極)使用穿過表面閘極電極322中之一開口之一導通體353耦合至表面屏蔽電極332。
如圖3A中所展示,表面屏蔽電極332之一邊緣安置於周界溝渠390A、390B與表面閘極電極322之一邊緣之間。表面閘極電極322具有安置於閘極流道導體352之至少一部分與表面電極332之間的至少一部分。表面閘極電極322亦具有安置於源極流道導體354之至少一部分與表面電極332之間的至少一部分。如圖3B中所展示,表面電極332及表面閘極電極322安置於一場介電質374之至少一部分與一層間介電質(ILD)392之間。
儘管圖3A至圖3I中未展示,但半導體裝置300可不包含表面屏蔽電極332及/或表面閘極電極322。換言之,半導體裝置300(或其一部分)可經組態而不具有表面電極332及/或表面閘極電極322。下文闡述有關於此等實施方案之較多細節。
如圖3B中所展示,介電質370A之一部分372A(亦稱為介電質之一延伸部分或一延伸介電質)包含於溝渠延伸部分314A中。介電質 370A之部分372A沿著自溝渠310A之溝渠延伸部分314A之一底部至溝渠310A之至少一頂部之一垂直方向D3對準(例如,沿其延伸)。溝渠310A之頂部(其包含溝渠部分314A及主要溝渠部分312A)沿著一平面D4對準,平面D4沿著半導體裝置300之一半導體區域之一頂部表面對準。半導體裝置300之半導體區域可近似與磊晶層308之一頂部表面對應。介電質370A可包含使用一或多個不同形成程序形成之一或多個介電層及/或一或多個介電類型。
如圖3B中所展示,介電質370A之一部分371A包含於橫向溝渠380A中。介電質370A之部分371A沿著自橫向溝渠380A之一底部至橫向溝渠380A之至少一頂部之一垂直方向D3對準(例如,沿其延伸)。橫向溝渠380A之頂部沿著平面D4對準。橫向溝渠380A(及在其他實施方案中,此類類似橫向溝渠)可幫助消除沿著屏蔽電極330A之隅角(底部,圖3B中之左邊)之相對高電場。
包含於溝渠310A中之介電質370A之厚度沿著溝渠310A之縱向軸D1變化。包含於溝渠延伸部分314A中之介電質370A之部分372A在溝渠延伸部分314A中具有至少一厚度E1(亦可稱為一高度,此乃因其沿著垂直軸D3對準),厚度E1大於包含於溝渠310A之主要部分312A中(既在一終止區域部分中又在一作用區域部分中)之介電質370A之一部分之一厚度E2。介電質370A之部分372A之厚度一直延伸至一表面屏蔽電極332之一底部表面而超出厚度E1。厚度E1近似與溝渠延伸部分314A之一深度(沿著垂直方向D3)對應。
此外,包含於橫向溝渠380A中之介電質370A之部分371A具有至少一厚度E4(亦可稱為一高度),厚度E4大於包含於溝渠310A之主要部分312A中之介電質370A之一部分之厚度E2及/或包含於溝渠延伸部分314A中之介電質370A之部分372A之厚度E1。圖3B中所展示之介電質370A之部分371A之厚度一直延伸至一表面屏蔽電極332之一底部表 面而超出厚度E4。厚度E4近似與橫向溝渠380A之一深度(沿著垂直方向D3)對應。圖3C中所展示之台面區域360A內亦圖解說明橫向溝渠380A之深度(或高度)。因此,溝渠310A之一深度沿著縱向軸D1自深度E3穿過橫向溝渠380A之深度E4變化至深度E1。
返回參考圖3B,在此實施方案中,溝渠延伸部分314A包含介電質370A之部分372A且不包含一屏蔽介電質。類似地,在此實施方案中,橫向溝渠380A包含介電質370A之部分371A且不包含屏蔽介電質330A。儘管未展示,但諸如溝渠延伸部分314A之一溝渠延伸部分可包含一屏蔽介電質之一部分(例如,一屏蔽介電質之一部分、一凹陷屏蔽介電質)。類似地,儘管未展示,但諸如橫向溝渠380A之一橫向溝渠可包含一屏蔽介電質之一部分(例如,一屏蔽介電質之一部分、一凹陷屏蔽介電質)。
儘管圖3B中未展示,但溝渠310A之主要部分312A中之介電質370A之部分之厚度E2可沿著縱向軸D1變化。舉例而言,包含於主要溝渠部分312A之終止區域304中之介電質370A之一部分之一厚度可大於包含於主要溝渠部分312A之作用區域302中之介電質370A之一部分之一厚度,或反之亦然。如圖3B中所展示,一等電位環或通道截斷環395可包含於半導體裝置300中。
在此實施方案中,橫向溝渠380A具有與主要溝渠部分312A之一深度(其與E3對應)相同或近似等於主要溝渠部分312A之一深度且大於溝渠延伸部分314A之一深度(其與E1對應)的一深度(其與E4對應)。儘管圖3A至圖3I中未展示,但橫向溝渠380A可具有大於主要溝渠部分312A之一深度的一深度。儘管圖3A至圖3I中未展示,但橫向溝渠380A可具有小於主要溝渠部分312A之一深度及/或小於溝渠延伸部分314A之一深度的一深度。主要溝渠部分312A之一深度(其與E3對應)可與溝渠延伸部分314A之一深度(其與E1對應)相同。
如圖3B中所展示,溝渠310A之溝渠延伸部分314A之一長度E16比溝渠310A之主要溝渠部分312A的包含於終止區域304中之一部分之一長度E17(直至IED 340之閘極介電部分342之邊緣341)長。儘管未展示,但溝渠310A之溝渠延伸部分314A之長度E16可等於溝渠310A之主要溝渠部分312A的包含於終止區域304中之部分之長度E17或比長度E17短。
溝渠延伸部314A(及其他實施方案中所展示之溝渠延伸部)可消除溝渠310A之端部附近之一高電場,因此增加半導體裝置300(及相關聯終止區域304)之穩定性、可靠性及崩潰電壓。溝渠延伸部314A亦可減輕朝向溝渠310A之端部(沿著朝左之方向D1)且沿著毗鄰溝渠310A之台面360A(圖3C中所展示)之表面之高橫向電場。藉由維持作用區域302中之崩潰,可使作用區域302之接通電阻最小化。可使用溝渠延伸部314A在作用區域302中維持半導體裝置300之崩潰電壓、在測試期間之可靠性(例如,未箝位電感性切換(UIS))、裝置效能及/或等等。
包含於溝渠延伸部分314A中之介電質370A之部分372A之厚度E2經組態以具有終止區域優點,諸如上文所闡述之彼等優點。特定而言,在半導體裝置300內包含橫向溝渠380A及/或溝渠延伸部分314A可防止或實質上防止跨越包含於主要溝渠部分312A中之介電質370A之一不期望電場或崩潰。換言之,在不具有諸如橫向溝渠380A及/或溝渠延伸部分314A之特徵之情況下可發生一溝渠(亦即,不具有橫向溝渠380A之主要溝渠部分312A及/或溝渠延伸部分314A)之端部處之一不期望電場或跨越該溝渠之該端部處之一介電質之崩潰。上文所闡述之優點可適用於本文中所闡述之其他橫向溝渠。
返回參考圖3A,周界溝渠390A、390B安置在複數個溝渠310之一周界周圍。如圖3B中所展示,周界溝渠390A、390B具有近似等於 橫向溝渠380A之一深度(例如,距離E4)及主要溝渠部分312A之一深度(例如,距離E3)的一深度E5。周界溝渠390A、390B之深度E5大於溝渠延伸部分314A之一深度(例如,距離E1)。周界溝渠390A、390B中之一或多者之深度可小於或大於橫向溝渠380A之深度及/或主要溝渠部分312A之深度。周界溝渠390A、390B中之一或多者之深度可小於或等於溝渠延伸部分314A之深度。周界溝渠390A、390B中之一或多者之寬度可近似與複數個溝渠310之主要溝渠部分312之寬度相同或不同(例如,比其窄、比其寬)。以上有關於尺寸、電極及/或數目之周界溝渠之此說明適用於本文中所闡述之所有實施方案。
在此實施方案中,周界溝渠390A、390B中之每一者包含一屏蔽電極之至少一部分。舉例而言,周界溝渠390A包含一屏蔽電極335(或屏蔽電極部分)。周界溝渠390A、390B中之一或多者可包含一凹陷電極或可不包含一屏蔽電極(例如,可不包含一屏蔽電極且可實質上填充有一介電質)。半導體裝置300可包含比圖3A至圖3I中所展示多或少之周界溝渠。
返回參考圖3A,溝渠延伸部分314具有小於主要溝渠部分312之寬度(例如,比其窄)的寬度。在沿著穿過溝渠之一水平平面參考時,本文中所闡述之溝渠之寬度可跨越溝渠之一剖面而量測。該等寬度可稱為剖面寬度。作為一特定實例,溝渠310A之溝渠延伸部分310A具有小於溝渠310A之主要溝渠部分312A之一寬度E11的一寬度E10。舉例而言,在各種視圖中之溝渠310E中亦展示寬度之此差異。特定而言,圖3G(其係沿著線F6正交於複數個溝渠310穿過溝渠延伸部分314而切開)中所展示之溝渠310E具有小於圖3I(其係沿著線F8正交於複數個溝渠310穿過主要溝渠部分312而切開)中所展示之溝渠310E之一寬度E9的一寬度E8。儘管圖3A中未展示,但溝渠延伸部分314中之一或多者可具有等於或大於主要溝渠部分312中之一或多者之寬度的寬 度。
由於溝渠延伸部分314比主要溝渠部分312窄,因此當介電質370A在半導體處理期間形成(使用一或多個程序)於溝渠延伸部分314及主要溝渠部分312兩者中時,介電質370A可完全填充(沿溝渠之一中心線自溝渠之一底部至溝渠之一頂部)溝渠延伸部分314,而不完全填充主要溝渠部分312。因此,屏蔽電極330A可形成於主要溝渠部分312A中而不形成於溝渠延伸部分314A中。此外,圖3A至圖3I中所展示之組態之一優點係,在相對窄溝渠延伸部分314之情況下,平行溝渠310可使用一單個半導體程序來蝕刻而非使用多個半導體程序來蝕刻(以形成與主要溝渠部分312分離之溝渠延伸部分314)。下文闡述有關於半導體處理之較多細節。
儘管圖3A至圖31中未展示,但半導體裝置300中可不包含橫向溝渠380A。在此等實施方案中,半導體裝置300中仍可包含具有溝渠延伸部分314之縮窄溝渠寬度之複數個溝渠310。在此等實施方案中,圖3C及圖3D中所展示之側視剖面圖中將不包含橫向溝渠380A。因此,台面區域360A在周界溝渠390A與作用區域302內之井區域362之間沿著磊晶層308之頂部表面將係連續的。
圖3D係沿著線F3切開之毗鄰於溝渠310G之一台面區域360G之一側視剖面圖。在此實施方案中,台面區域360G整體安置於終止區域304內。如圖3D中所展示,源極流道導體354不與表面屏蔽電極332接觸(例如,與其絕緣、不電耦合至其)。
圖3E係溝渠310G之一側視剖面圖,其沿著圖3A中所展示之線F4而切開。在此實施方案中,溝渠310G整體安置於終止區域304內。溝渠310G及整體安置於終止區域304內之其他溝渠可稱為終止溝渠318。溝渠310G之尺寸類似於圖3B中所展示之溝渠310A之尺寸(例如,直接橫向於溝渠310A之尺寸)。在某些實施方案中,溝渠310G (其包含延伸介電質372G)之尺寸可不同於圖3B中所展示之溝渠310A之對應部分。舉例而言,溝渠310G可具有可與溝渠延伸部分314A(圖3B中所展示)之深度E1相同或不同(例如,比其深、比其淺)或與主要溝渠部分312A之深度E3相同或不同(例如,比其深、比其淺)之一恆定深度。
如圖3E中所展示,源極流道導體354不與表面屏蔽電極332或屏蔽電極330G接觸(例如,與其絕緣、不電耦合至其)。安置於溝渠310G內之屏蔽電極330G可電浮動。安置於溝渠310G內之屏蔽電極330G可電耦合至一源極電位。因此,屏蔽電極330G可束縛於與圖3B中所展示之屏蔽電極330A相同之源極電位。安置於溝渠310G內之屏蔽電極330G可係凹陷的。
圖3F係端部溝渠310D之一側視剖面圖,其沿著圖3A中所展示之線F5而切開。端部溝渠310D具有安置於其中(例如,且填充端部溝渠310D)之一介電質370D。儘管未展示,但在某些實施方案中,端部溝渠310D之至少一部分可包含一屏蔽電極。端部溝渠310D可具有近似與(舉例而言)溝渠310A之一長度相同之一長度(沿著縱向方向D1)。
如圖3A中所展示,橫向溝渠380A在端部溝渠310D處終止。橫向溝渠380A可在除端部溝渠310D之外的一溝渠處終止,諸如來自複數個溝渠310之內部溝渠317中之一者。
返回參考圖3F,端部溝渠310D具有小於周界溝渠390A、390B之一深度E5的一深度E12。端部溝渠310D可具有等於或大於周界溝渠390A、390B中之一或多者之一深度的一深度E12。在此實施方案中,端部溝渠310D之深度E12近似等於溝渠延伸部分314A(圖3B中所展示)之一深度(例如,距離E1)。端部溝渠310D可具有小於或大於溝渠延伸部分314A(圖3B中所展示)之一深度(例如,距離E1)的一深度E12。端部溝渠310D可具有類似於溝渠310A之深度之變化而變化之一 深度。
在圖3F中,橫向溝渠380A之一底部表面自端部溝渠310D之一底部表面延伸(或自其突出)。換言之,端部溝渠310D具有與橫向溝渠380A對應之一凹部,此乃因端部溝渠310D之深度E12比橫向溝渠380A之深度E4淺。
儘管未展示,但在某些實施方案中,填充有(例如,沿著端部溝渠310D之中心線E25自端部溝渠310D之一底部至端部溝渠310D之一頂部實質上填充有)一介電質之類似於端部溝渠310D之多個溝渠(例如,多個端部溝渠)可包含於半導體裝置300中。結合圖4A至圖4E闡述此一實施方案之一實例。儘管未展示,但在某些實施方案中,寬度變化且具有包含一屏蔽介電質之一部分之一溝渠(諸如溝渠310C)可為一端部溝渠。在此等實施方案中,可省略端部溝渠310D。
如上文所提及,圖3G係沿著線F6(圖3A中所展示)正交於複數個溝渠310穿過溝渠延伸部分314而切開。如圖3G中所展示,端部溝渠310D具有近似等於溝渠310E之溝渠延伸部分之寬度E8的一寬度E13。端部溝渠310D可具有大於或小於溝渠310E之溝渠延伸部分之寬度E8的一寬度。
端部溝渠310D與溝渠310C(其等係毗鄰溝渠)之間的一間距E14小於溝渠310E與溝渠310F(其等係毗鄰溝渠)之間的一間距E15。端部溝渠310D與溝渠310C之間的間距E14可與溝渠310E與溝渠310F之間的間距E15相同或大於間距E15。
圖3H係橫向溝渠380A之一側視剖面圖,其沿著圖3A中所展示之線F7而切開。線F7近似沿著橫向溝渠380A之一中心線。橫向溝渠380A填充有(例如,實質上填充有)一介電質385A。儘管未展示,但在某些實施方案中,橫向溝渠380A之至少一部分可包含一屏蔽電極。在此實施方案中,橫向溝渠380A具有一恆定深度E4。橫向溝渠380A 可具有沿著縱向軸D2變化之一深度。
圖3I係沿著圖3A中所展示之線F8切開之複數個溝渠310之主要溝渠部分312之一側視剖面圖。複數個溝渠310之剖面圖之一部分包含於終止區域304中,且複數個溝渠310之剖面圖之一部分包含於作用區域302中。
由於在此實施方案中,端部溝渠310D之寬度沿著縱向軸D1係實質上恆定的,因此端部溝渠310D(圖3I中所展示)之寬度E13沿著切線F8與沿著切線F6(圖3G中所展示)相同。相比而言,溝渠(舉例而言,諸如溝渠310C及溝渠310E)中之至少某些溝渠之寬度沿著縱向軸D1變化。特定而言,溝渠310E(圖3I中所展示)之寬度E9大於溝渠310E(圖3G中所展示)之寬度E8。儘管溝渠310C之寬度變化,但端部溝渠310D與溝渠310C之間的間距E14係實質上恆定的。
如圖3I中所展示,來自複數個溝渠310的其之間包含源極植入物之溝渠可稱為作用裝置溝渠319。如圖3I中所展示,最左邊作用裝置溝渠310H包含一閘極電極,該閘極電極具有小於包含於其餘作用裝置溝渠319中之一閘極電極之一寬度。溝渠310H可稱為一部分作用閘極溝渠,此乃因一源極植入物僅與溝渠310H之一側接觸。
如上文所述,整體安置於終止區域304內之溝渠(諸如圖3I中所展示之溝渠中之某些溝渠)可稱為終止溝渠318。溝渠310I係包含一屏蔽電極之一終止溝渠。
如圖3I中所展示,來自複數個溝渠310之終止溝渠之至少一部分包含一屏蔽電極。在某些實施方案中,終止溝渠318之至少一部分可具有在溝渠之一頂部部分上方延伸之一屏蔽電極。舉例而言,溝渠310J包含在平面D4內對準之溝渠310J之一頂部部分上方延伸達一距離之屏蔽電極330J(或屏蔽電極部分)。屏蔽電極330J可延伸至與(舉例而言)端部溝渠310D之深度E12相同或不同(例如,比其深、比其淺)之 一深度。
包含一屏蔽電極之終止溝渠318(或其部分)可稱為經屏蔽終止溝渠。在某些實施方案中,包含於終止溝渠318中之一或多者中之屏蔽電極中之一或多者可電浮動(例如,可不耦合至一電位源)或可耦合至一閘極(例如,一閘極電位)。
為簡單起見,貫穿以下各個視圖使用方向D1、D2及D3以及平面D4。此外,為簡單起見,並非所有元件皆標記於圖或視圖中之每一者中。
圖4A至圖4D係圖解說明圖3A至圖3I中所展示之半導體裝置300之特徵中之至少某些特徵之變化之圖式。因此,通常維持圖3A至圖3I中所包含之元件符號及特徵且結合圖4A至圖4D不再闡述某些特徵。類似於端部溝渠310D之額外端部溝渠(溝渠310X、310Y、310Z)包含於半導體裝置300中且展示於圖4A至圖4D中。端部溝渠310X、310Y、310Z用以自汲極電位進一步屏蔽溝渠310C且減小表面屏蔽電極332與一汲極(例如,一背側汲極、磊晶層308)之間的電容。特定而言,端部溝渠313中之每一者可具有類似於圖4B(其係沿著線H5切開之一側視剖面圖)中所展示之端部溝渠310D之一結構及尺寸。
如圖4A中所展示,橫向溝渠380A交叉於所有端部溝渠313且在最外端溝渠310Z內終止。橫向溝渠380A可交叉於並非全部之端部溝渠313。橫向溝渠380A可在端部溝渠313中之安置於兩個其他端部溝渠313之間的一者內終止。橫向溝渠380A可在最內端溝渠310D內終止。
圖4C係圖解說明沿著線H6切開之端部溝渠313之一圖式。如圖4C中所展示,端部溝渠313中之每一者具有與E12相同之所展示之深度。端部溝渠313中之每一者亦具有一相等剖面寬度E13。在某些實施方案中,端部溝渠313中之一或多者可具有與其他端部溝渠313中之一或多者不同之一深度(例如,一較深深度、一較淺深度)及/或不同之一寬度 (例如,一較大寬度及較窄寬度)。此外,如圖4C中所展示,端部溝渠313各自分離達小於(複數個溝渠310之其餘部分或內部溝渠317之)間距E15的相同間距E14。端部溝渠之間的間距可大於圖4C中所展示之間距(例如,等於或大於間距E15)或小於圖4C中所展示之間距。
圖4D係沿著圖4A中所展示之線H8切開之複數個溝渠310之主要溝渠部分312之一側視剖面圖。複數個溝渠310之剖面圖之一部分包含於終止區域304中,且複數個溝渠310之剖面圖之一部分包含於作用區域302中。
由於在此實施方案中,端部溝渠313(亦即,端部溝渠310X、310Y、310Z、310D)之寬度沿著縱向軸D1係實質上恆定的,因此端部溝渠313之寬度沿著切線H8與沿著切線H6(圖4C中所展示)相同。
在某些實施方案中,端部溝渠313中之一或多者可包含一屏蔽電極(例如,一浮動屏蔽電極)之至少一部分。舉例而言,端部溝渠310X可包含耦合至(舉例而言)表面屏蔽電極332之一屏蔽電極之至少一部分。
圖5A至圖5I係根據某些實施方案之圖解說明另一終止區域之組態之圖式。圖5A係圖解說明包含一作用區域502及一終止區域504之一半導體裝置500之至少一部分之一平面圖(或沿著一水平平面之俯視圖)之一圖式。圖5B至圖5I係沿著平面圖圖5A內之不同切口(例如,切口G1至G8)之側視剖面圖。為簡化圖5A中所展示之平面圖,未展示圖5B至圖5I之側視剖面圖中所圖解說明之元件中之某些元件。圖5B至圖5I中所包含之沿著不同切口之側視剖面圖未必按與圖5A中所展示之平面圖相同之比例(例如,溝渠之數目等)繪製。
如圖5A中所展示,包含(舉例而言)溝渠510A至510J之複數個溝渠510(或平行溝渠)在半導體裝置500內沿著一縱向軸D1對準。複數個溝渠510之至少某些部分可包含於作用區域502中,且複數個溝渠 510之至少某些部分可包含於終止區域504中。
在此實施方案中,溝渠510D整體安置於終止區域504內且為來自複數個溝渠510之最外溝渠。因此,溝渠510D可稱為一端部溝渠。來自半導體裝置500中之複數個溝渠510的橫向於端部溝渠510D(或在其內部)之溝渠可稱為內部溝渠517。
如圖5A中所展示,作用區域502由半導體裝置500的與一源極觸點區域536(例如,一源極觸點區域536)或一屏蔽介電邊緣區域534中之至少一者對應之一區界定。源極觸點區域536界定半導體裝置500內的其中形成源極觸點(諸如圖5I中所展示之源極觸點557)之一區。源極觸點區域536亦可與(舉例而言)一源極導體區域(例如,一源極金屬區域)對應。源極觸點可與一或多個作用裝置之源極植入物(諸如圖5I中所展示之溝渠510E與510F之間的一台面區域560E內之源極植入物562E)接觸。一源極形成區域556(其可稱為一源極獨佔邊緣)界定複數個溝渠510之間的台面區域在其內摻雜為作用裝置之經摻雜源極區域之一區。
圖5A中所展示之屏蔽介電邊緣區域534與(舉例而言)圖5B(其係沿著線G1切開之一側視剖面圖)中所展示之電極間介電質540之一邊緣541對應(例如,近似與其對應)。在某些實施方案中,電極間介電質540之至少一部分可包含一閘極介電質,諸如圖5B中所展示之閘極介電部分542。
如圖5A中所展示,終止區域504包含半導體裝置500的在作用區域502外側(例如,作用區域502不包含)之區。因此,類似於作用區域502,終止區域504由源極觸點區域536或屏蔽介電邊緣區域534中之至少一者界定。
儘管圖5A中未展示,但類似於圖3A至圖3I中所展示之橫向溝渠380A之一或多個橫向溝渠可包含於半導體裝置500中。在此等實施方 案中,該(等)橫向溝渠可沿一正交方向交叉於複數個溝渠510且可安置於終止區域504內。在此等實施方案中,(舉例而言)圖5C及圖5D中所展示之側視剖面圖中將包含橫向溝渠。
在此實施方案中,為內部溝渠517且安置至線G9之左邊之複數個溝渠510之部分可稱為溝渠延伸部分514。為內部溝渠517且安置至線之右邊並延伸至作用區域502中(或朝向其延伸)之複數個溝渠510之部分可稱為主要溝渠部分512。舉例而言,溝渠510A包含在線G9之左側之一溝渠延伸部分514A(朝向周界且沿遠離作用區域502之一遠端方向),且溝渠510A包含在線G9之右側之一主要溝渠部分512A(遠離周界且沿朝向作用區域502之一近端方向)。在此實施方案中,主要溝渠部分512A之至少一部分包含於終止區域504中(例如,安置於終止區域504內),且主要溝渠部分512A之一部分包含於作用區域502中(例如,安置於作用區域502內)。在此實施方案中,溝渠延伸部分514可界定凹部(當在一側視剖面圖中觀看時)。
圖5B係圖解說明沿著線G1切開之半導體裝置500之一側視剖面圖之一圖式。切線G1近似沿著溝渠510A之一中心線,以使得半導體裝置500之側視剖面圖沿著近似交叉於溝渠510A之一中心之一平面。圖5C中展示溝渠510A與溝渠510B之間的台面區域560A之一側視剖面圖。如圖5C中所展示,一井區域562A形成於磊晶層508的由表面閘極電極522及表面屏蔽電極532阻斷之一區中。圖5B中所展示之特徵安置於半導體裝置500之一磊晶層508中。
如圖5B中所展示,溝渠510A包含安置於其中之一介電質570A。特定而言,介電質570A之一部分耦合至一側壁(例如,給該側壁加襯、安置於該側壁上),且介電質570A之一部分耦合至溝渠510A之一底部表面在溝渠510A之主要溝渠部分512A內。在此剖面圖中,展示耦合至溝渠510A之底部表面之介電質570A之部分,且未展示耦合至 溝渠510A之側壁之介電質570A之部分。沿著溝渠510A之主要溝渠部分512A之底部表面的圖5B中所展示之介電質570A之部分可稱為一底部介電質。介電質570A可耦合至或可包含一場介電質574(其可稱為一場介電部分)。
如圖5B中所展示,一閘極電極520A及一屏蔽電極530A之一部分531A安置於包含於半導體裝置500之作用區域502中之主要溝渠部分512A之一部分中。閘極電極520A及屏蔽電極530A由電極間介電質540之至少一部分分離。包含於終止區域504中之主要溝渠部分512A之部分具有安置於其中且藉由介電質570A而與磊晶層508絕緣之屏蔽電極530A之一部分533A。屏蔽電極530A之部分533A可稱為屏蔽電極之一終止區域部分,且屏蔽電極530A之部分531A可稱為屏蔽電極之一作用區域部分。
在此實施方案中,一表面屏蔽電極532耦合至屏蔽電極530A,且一表面閘極電極522耦合至閘極電極520A。表面電極532藉由電極間介電質540之至少一部分而與表面閘極電極522絕緣。一閘極流道導體552使用一導通體551耦合至表面閘極電極522。類似地,一源極流道導體554(其亦耦合至一源極)使用穿過表面閘極電極522中之一開口之一導通體553耦合至表面屏蔽電極532。
儘管圖5A至圖5I中未展示,但半導體裝置500可不包含表面屏蔽電極532及/或表面閘極電極522。換言之,半導體裝置500(或其一部分)可經組態而不具有表面電極532及/或表面閘極電極522。下文闡述有關於此等實施方案之較多細節。
如圖5B中所展示,介電質570A之一部分572A(亦稱為介電質之一延伸部分或一延伸介電質)包含於溝渠延伸部分514A中。介電質570A之部分572A沿著自溝渠510A之溝渠延伸部分514A之一底部至溝渠510A之至少一頂部之一垂直方向D3對準(例如,沿其延伸)。溝渠 510A(其包含溝渠部分514A及主要溝渠部分512A)之頂部沿著一平面D4對準,平面D4沿著半導體裝置500之一半導體區域之一頂部表面對準。介電質570A可包含使用一或多個不同形成程序形成之一或多個介電層及/或一或多個介電類型。
包含於溝渠510A中之介電質570A之厚度沿著溝渠510A之縱向軸D1變化。包含於溝渠延伸部分514A中之介電質570A之部分572A在溝渠延伸部分514A中具有至少一厚度I1(亦可稱為一高度,此乃因其沿著垂直軸D3對準),厚度I1大於包含於溝渠510A之主要部分512A中(既在一終止區域部分中又在一作用區域部分中)之介電質570A之一部分之一厚度I2。介電質570A之部分572A之厚度一直延伸至一表面屏蔽電極532之一底部表面而超出厚度I1。厚度I1近似與溝渠延伸部分514A之一深度(沿著垂直方向D3)對應。部分572A之厚度可幫助消除溝渠510A之端部(朝向左端)處之相對高橫向及/或垂直電場。
返回參考圖5B,在此實施方案中,溝渠延伸部分514A包含介電質570A之部分572A且不包含一屏蔽電極。儘管未展示,但在某些實施方案中,諸如溝渠延伸部分514A之一溝渠延伸部分可包含一屏蔽電極之一部分(例如,一屏蔽電極之一部分、一凹陷屏蔽電極)。
儘管圖5B中未展示,但溝渠510A之主要部分512A中之介電質570A之部分之厚度I2可沿著縱向軸D1變化。舉例而言,包含於主要溝渠部分512A之終止區域504中之介電質570A之一部分之一厚度可大於包含於主要溝渠部分512A之作用區域502中之介電質570A之一部分之一厚度,或反之亦然。
若包含一橫向溝渠,則該橫向溝渠可具有與主要溝渠部分512A之一深度(其與I3對應)及/或溝渠延伸部分514A之一深度(其與I1對應)相同或不同(例如,大於其、小於其)之一深度。在某些實施方案中,主要溝渠部分512A之一深度(其與I3對應)可與溝渠延伸部分514A之一 深度(其與I1對應)相同。
如圖5B中所展示,溝渠510A之溝渠延伸部分514A之一長度I16比溝渠510A之主要溝渠部分512A的包含於終止區域504中之一部分之一長度I17長。儘管未展示,但溝渠510A之溝渠延伸部分514A之長度I16可等於溝渠510A之主要溝渠部分512A的包含於終止區域504中之部分之長度I17或比長度I17短。如圖5B中所展示,主要溝渠部分512A可包含與介電質570A之部分572A接觸且具有一厚度I7之介電質570A之一部分575A。厚度I7可近似等於或不同於(例如,大於、小於)厚度I2。
包含於溝渠延伸部分514A中之介電質570A之部分572A之厚度I2經組態以具有終止區域優點,諸如上文所闡述之彼等優點。特定而言,在半導體裝置500內包含溝渠延伸部分514A(及/或一橫向溝渠(未展示))可防止或實質上防止跨越包含於主要溝渠部分512A中之介電質570A之一不期望電場或崩潰。
返回參考圖5A,周界溝渠590A、590B安置在複數個溝渠510之一周界周圍。如圖5B中所展示,周界溝渠590A、590B具有近似等於主要溝渠部分512A之一深度(例如,距離I3)的一深度I5。周界溝渠590A、590B之深度I5小於溝渠延伸部分514A之一深度(例如,距離I1)。周界溝渠590A、590B中之一或多者之深度可小於或大於主要溝渠部分512A之深度。周界溝渠590A、590B中之一或多者之寬度可近似與主要溝渠部分512及/或複數個溝渠510之延伸部分514之寬度相同或不同(例如,比其窄、比其寬)。
返回參考圖5A,溝渠延伸部分514具有與主要溝渠部分512之寬度相同之寬度。作為一特定實例,溝渠510A之溝渠延伸部分510A具有等於(近似等於)溝渠510A之主要溝渠部分512A之一寬度I11的一寬度I10。舉例而言,在各個視圖中之溝渠510E中亦展示寬度之此相等性。特定而言,圖5G(其係沿著線G6正交於複數個溝渠510穿過溝渠 延伸部分514而切開)中所展示之溝渠510E具有等於(或近似等於)圖5I(其係沿著線G8正交於複數個溝渠510穿過主要溝渠部分512而切開)中所展示之溝渠510E之一寬度I9的一寬度I8。儘管圖5A中未展示,但溝渠延伸部分514中之一或多者可具有小於或大於主要溝渠部分512中之一或多者之寬度的寬度。
儘管溝渠延伸部分514具有與主要溝渠部分512相同之一寬度,但當介電質570A在半導體處理期間形成(使用一或多個程序)於溝渠延伸部分514及主要溝渠部分512兩者中時,介電質570A可完全填充溝渠延伸部分514,而不完全填充主要溝渠部分512。因此,屏蔽電極530A可形成於主要溝渠部分512A中而不形成於溝渠延伸部分514A中。
圖5D係沿著線G3切開之毗鄰於溝渠510G之一台面區域560G之一側視剖面圖。在此實施方案中,台面區域560G整體安置於終止區域504內。如圖5D中所展示,源極流道導體554不與表面屏蔽電極532接觸(例如,與其絕緣、不電耦合至其)。
圖5E係溝渠510G之一側視剖面圖,其沿著圖5A中所展示之線G4而切開。在此實施方案中,溝渠510G整體安置於終止區域504內。溝渠510G及整體安置於終止區域504內之其他溝渠可稱為終止溝渠518(其可為內部溝渠517之一子組)。溝渠510G之尺寸類似於圖5B中所展示之溝渠510A之尺寸(例如,直接橫向於溝渠510A之尺寸)。溝渠510G之尺寸可不同於圖5B中所展示之溝渠510A之對應部分。舉例而言,溝渠510G可具有可與溝渠延伸部分514A(圖5B中所展示)之深度I1相同或不同(例如,比其深、比其淺)或者與主要溝渠部分512A之深度I3相同或不同(例如,比其深、比其淺)之一恆定深度。
如圖5E中所展示,源極流道導體554不與表面屏蔽電極532或屏蔽電極530C接觸(例如,與其絕緣、不電耦合至其)。安置於溝渠510G 內之屏蔽電極530C可電浮動。安置於溝渠510G內之屏蔽電極530C可電耦合至一源極電位。因此,屏蔽電極530C可束縛於與圖5B中所展示之屏蔽電極530A相同之源極電位。
圖5F係端部溝渠510D之一側視剖面圖,其沿著圖5A中所展示之線G5而切開。端部溝渠510D填充有(例如,沿著端部溝渠510D之中心線自端部溝渠510D之一底部至端部溝渠510D之一頂部實質上填充有)一介電質570D。儘管未展示,但在某些實施方案中,端部溝渠510D之至少一部分可包含一屏蔽電極。端部溝渠510D可具有近似與(舉例而言)溝渠510A之一長度相同之一長度(沿著縱向方向D1)。
返回參考圖5F,端部溝渠510D具有大於周界溝渠590A、590B之一深度I5的一深度I12。端部溝渠510D可具有等於或小於周界溝渠590A、590B中之一或多者之一深度的一深度I12。在此實施方案中,端部溝渠510D之深度I12近似等於溝渠延伸部分514A(圖5B中所展示)之一深度(例如,距離I1)。端部溝渠510D可具有小於或大於溝渠延伸部分514A(圖5B中所展示)之一深度(例如,距離I1)的一深度I12。端部溝渠510D可具有類似於溝渠510A之深度之變化而變化之一深度。
儘管未展示,但在某些實施方案中,填充有(例如,實質上填充有)一介電質之類似於端部溝渠510D之多個溝渠可包含於半導體裝置500中。此等介電質填充之溝渠可稱為端部溝渠。儘管未展示,但在某些實施方案中,寬度變化且具有包含一屏蔽介電質之一部分之一溝渠(諸如溝渠510C)可為一端部溝渠。在此等實施方案中,可省略端部溝渠510D。
如上文所提及,圖5G係沿著線G6(圖5A中所展示)正交於複數個溝渠510穿過溝渠延伸部分514而切開。如圖5G中所展示,端部溝渠510D具有近似等於溝渠510E之溝渠延伸部分之寬度I8的一寬度I13。端部溝渠510D可具有大於或小於溝渠510E之溝渠延伸部分之寬度I8 的一寬度。在此實施方案中,寬度I13近似等於周界溝渠590A、590B之寬度中之每一者。
端部溝渠510D與溝渠510C(其等係毗鄰溝渠)之間的一間距I14近似與溝渠510E與溝渠510F(其等係毗鄰溝渠)之間的一間距I15相同。端部溝渠510D與溝渠510C之間的間距I14可小於或大於溝渠510E與溝渠510F之間的間距I15。
圖5H係沿著圖5A中所展示之線G7在終止區域504內切開的複數個溝渠510之主要溝渠部分512之一側視剖面圖。在此側視剖面圖中,主要溝渠部分512中之每一者包含耦合至表面屏蔽電極532之一屏蔽電極,惟端部溝渠510D除外。
圖5I係沿著圖5A中所展示之線G8穿過終止區域504且進入至作用區域502中而切開的複數個溝渠510之主要溝渠部分512之一側視剖面圖。複數個溝渠510之剖面圖之一部分包含於終止區域504中,且複數個溝渠510之剖面圖之一部分包含於作用區域502中。
由於在此實施方案中,端部溝渠510D之寬度沿著縱向軸D1係實質上恆定的,因此端部溝渠510D(圖5I中所展示)之寬度I13沿著切線G8與沿著切線G6(圖5G中所展示)相同。類似地,溝渠(舉例而言,諸如溝渠510C及溝渠510E)中之至少某些溝渠之寬度沿著縱向軸D1係恆定的(係實質上恆定的)。特定而言,溝渠510E(圖5I中所展示)之寬度I9等於溝渠510E(圖5G中所展示)之寬度I8。
如圖5I中所展示,來自複數個溝渠510的其之間包含源極植入物之溝渠可稱為作用裝置溝渠519。由於作用裝置溝渠519、部分作用閘極溝渠、終止溝渠518、源極植入物等等之一般結構類似於圖3I中所展示之彼等結構,因此此處結合圖5I將不再闡述此等特徵,除非另有所述。儘管圖5I中未展示,但端部溝渠510D可包含一屏蔽電極(例如,一凹陷屏蔽電極、下方安置有一厚底部氧化物之一屏蔽電極、一 電浮動屏蔽電極、耦合至一源極電位(例如,經由表面屏蔽電極532)或一閘極電位(例如,經由表面閘極電極522)之一屏蔽電極)之至少一部分。
如圖5I中所展示,來自複數個溝渠510之終止溝渠518之至少一部分包含一屏蔽電極。在某些實施方案中,終止溝渠518之至少一部分可具有在溝渠之一頂部部分上方延伸之一屏蔽電極。舉例而言,溝渠510J包含在平面D4內對準之溝渠510J之一頂部部分上方延伸達一距離之屏蔽電極530J(或屏蔽電極部分)。屏蔽電極530J可延伸至與(舉例而言)端部溝渠510D之深度E12相同或不同(例如,比其深、比其淺)之一深度。
包含一屏蔽電極之終止溝渠518(或其部分)可稱為經屏蔽終止溝渠。在某些實施方案中,包含於終止溝渠518中之一或多者中之屏蔽電極中之一或多者可電浮動(例如,可不耦合至一電位源)或可耦合至一閘極(例如,一閘極電位)。
圖6A至圖6G係圖解說明圖5A至圖5I中所展示之半導體裝置500之特徵中之至少某些特徵之變化之圖式。因此,通常維持圖5A至圖5I中所包含之元件符號及特徵。在圖5A至圖5I中,溝渠延伸部分514填充有介電質材料,然而,圖6A至圖6G圖解說明其中溝渠延伸部分514包含一屏蔽電極材料之變化。
圖6B係圖解說明沿著線G1切開之半導體裝置500之一側視剖面圖之一圖式。切線G1近似沿著溝渠510A之一中心線,以使得半導體裝置500之側視剖面圖沿著近似交叉於溝渠510A之一中心之一平面。如圖6B中所展示,屏蔽電極530A安置於溝渠510A之溝渠延伸部分514A以及主要溝渠部分512A內(以一相連方式)。
如圖6B中所展示,介電質570A沿著縱向軸D1之厚度在溝渠510A內變化。特定而言,介電質570A之部分572A之一厚度I6大於介電質 570A之厚度I2。然而,介電質570A之部分572A之厚度I6小於溝渠延伸部分514A之深度I1。介電質570A之部分572A之厚度I6可近似等於厚度I2。厚度I6可近似等於在終止區域504內之溝渠510A之一端處介電質570A沿著溝渠510A之一垂直側壁515A之一厚度I18。厚度I6可小於或大於介電質570A沿著溝渠510A之垂直側壁515A之厚度I18。
在此實施方案中,沿著溝渠510A之底部表面之介電質570A之一頂部表面573A(在介電質570A與屏蔽電極530A之一底部表面之間的一界面處)實質上沿著縱向方向D1對準且係恆定的或扁平的。介電質570A之頂部表面573A可沿著縱向方向D1變化。舉例而言,若介電質570A之部分572A之厚度I6比圖6B中所展示之厚度薄,則頂部表面573A在主要溝渠部分512A與溝渠延伸部分514A之間可具有一折曲。圖6C圖解說明具有近似與溝渠510A(圖6B中所展示)之溝渠延伸部分514A中之屏蔽電極530A之尺寸相同之溝渠延伸部分514G(該溝渠延伸部分之一輪廓以一虛線圖解說明)中之屏蔽電極530G尺寸之溝渠510G。
圖6D係端部溝渠510D之一側視剖面圖,其沿著圖6A中所展示之線G5而切開。在此實施方案中,端部溝渠510D包含安置於介電質570D之至少一部分內之一屏蔽電極530D,而非完全用一介電質材料填充,如圖5F中所展示。在此實施方案中,端部溝渠510D之深度I12近似等於溝渠延伸部分514A(圖5B中所展示)之一深度(例如,距離I1)。端部溝渠510D可具有小於或大於溝渠延伸部分514A(圖5B中所展示)之一深度(例如,距離I1)的一深度I12。端部溝渠510D可具有類似於溝渠510A之深度之變化而變化之一深度。
圖6E係沿著線G6(圖6A中所展示)正交於複數個溝渠510穿過溝渠延伸部分514而切開。如圖6E中所展示,所有溝渠延伸部分514皆包含屏蔽電極。此外,端部溝渠510D具有近似等於(舉例而言)溝渠510E之 溝渠延伸部分之寬度I8的一寬度I13。端部溝渠510D可具有大於或小於溝渠510E之溝渠延伸部分之寬度I8的一寬度。在此實施方案中,寬度I13近似等於周界溝渠590A、590B之寬度中之每一者。
端部溝渠510D與溝渠510C(其等係毗鄰溝渠)之間的一間距I14近似與溝渠510E與溝渠510F(其等係毗鄰溝渠)之間的一間距I15相同。端部溝渠510D與溝渠510C之間的間距I14可小於或大於溝渠510E與溝渠510F之間的間距I15。
圖6F係沿著圖6A中所展示之線G7在終止區域504內切開的複數個溝渠510之主要溝渠部分512之一側視剖面圖。在此側視剖面圖中,主要溝渠部分512(包含端部溝渠510D)中之每一者包含耦合至表面屏蔽電極532之一屏蔽電極。包含於端部溝渠510D中之屏蔽電極530D可電浮動。
圖6G係沿著圖6A中所展示之線G8穿過終止區域504且進入至作用區域502中而切開的複數個溝渠510之主要溝渠部分512之一側視剖面圖。複數個溝渠510之剖面圖之一部分包含於終止區域504中,且複數個溝渠510之剖面圖之一部分包含於作用區域502中。
由於在此實施方案中,端部溝渠510D之寬度沿著縱向軸D1係實質上恆定的,因此端部溝渠510D(圖6G中所展示)之寬度I13沿著切線G8與沿著切線G7(圖6F中所展示)且與沿著切線G6(圖6E中所展示)相同。
相比而言,溝渠(舉例而言,諸如溝渠510C及溝渠510E)中之至少某些溝渠之寬度沿著縱向軸D1係不同的。舉例而言,溝渠510E(圖6G及圖6F中所展示)之寬度I9小於溝渠510E(圖6E中所展示)之寬度I8。
如圖6G中所展示,來自複數個溝渠510的其之間包含源極植入物之溝渠可稱為作用裝置溝渠519。由於作用裝置溝渠519、部分作用閘 極溝渠、終止溝渠518、源極植入物等等之一般結構類似於圖3I中所展示之彼等結構,因此此處結合圖6G將不再闡述此等特徵,除非另有所述。儘管圖6G中未展示,但端部溝渠510D可包含多種屏蔽電極(例如,一凹陷屏蔽電極、一電浮動屏蔽電極、下方安置有一厚底部氧化物之一屏蔽電極、耦合至一源極電位(例如,經由表面屏蔽電極532)或一閘極電位(例如,經由表面閘極電極522)之一屏蔽電極)。
圖7A至圖7J係圖解說明圖3A至圖3I中所展示之半導體裝置300之特徵中之至少某些特徵之變化之圖式。因此,通常維持圖7A至圖7J中所包含之元件符號及特徵且結合圖7A至圖7J不再闡述某些特徵。在圖3A至圖3I中,橫向溝渠380A平分複數個溝渠310(或平行溝渠),然而,在圖7A至圖7J中,一橫向溝渠383A安置於複數個溝渠310(或平行溝渠)之一端處。因此,複數個溝渠310中之每一者未平分至溝渠延伸部分及主要溝渠部分中,如結合圖3A至圖3I所論述。特定而言,如圖7A中所展示之橫向溝渠383A平行於周界溝渠390A、390B(沿著縱向軸D2)而對準,但安置於周界溝渠390A、390B與正交地對準至橫向溝渠383A之複數個溝渠310之端部之間。圖7B至圖7J中所包含之沿著不同切口之側視剖面圖未必按與圖7A中所展示之平面圖相同之比例(例如,溝渠之數目等)繪製。
在此實施方案中,溝渠310D整體安置於終止區域304內且為來自複數個溝渠310之最外溝渠。因此,溝渠310D可稱為一端部溝渠。來自半導體裝置300中之複數個溝渠310的橫向於端部溝渠310D(或在其內部)之溝渠可稱為內部溝渠317。
如圖7A中所展示,橫向溝渠383A沿著正交於(例如,實質上正交於)縱向軸D1之一縱向軸D2對準。如上文所述,橫向溝渠383A平行於周界溝渠390A、390B而對準,但安置於周界溝渠390A、390B與正交地對準至橫向溝渠383A之複數個溝渠310之端部之間。橫向溝渠383A 可視為與(舉例而言)溝渠310A流體連通。橫向溝渠383A可交叉於複數個溝渠310之僅一部分(例如,並非全部之溝渠)。橫向溝渠383A可稱為一溝渠端溝渠(EOTT)或一垂直溝渠,此乃因橫向溝渠383A相對於平行溝渠(亦即,複數個溝渠310)係垂直定向的。在此實施方案中,橫向溝渠383A整體安置於終止區域302內。
儘管半導體裝置300中包含僅一個橫向溝渠,但在某些實施方案中,半導體裝置300中可包含類似於橫向溝渠383A之一個以上橫向溝渠。舉例而言,可包含平行於橫向溝渠383A而對準且交叉於複數個溝渠310(類似於結合圖3A至圖3I所闡述之實施方案)之一額外橫向溝渠。
圖7B係圖解說明沿著線F1切開之半導體裝置300之一側視剖面圖之一圖式。切線F1近似沿著溝渠310A之一中心線,以使得半導體裝置300之側視剖面圖沿著近似交叉於溝渠310A之一中心之一平面。圖7B中展示交叉於溝渠310A之橫向溝渠383A之一部分。圖7C中展示沿著在溝渠310A與溝渠310B之間的台面區域360A內之線F2切開之橫向溝渠383A之一側視剖面圖。
如圖7B中所展示,溝渠310A包含安置於其中之一介電質370A。特定而言,介電質370A之一部分耦合至一側壁(例如,給該側壁加襯、安置於該側壁上),且介電質370A之一部分耦合至溝渠310A之一底部表面在溝渠310A之主要溝渠部分312A內。在此剖面圖中,展示耦合至溝渠310A之底部表面之介電質370A之部分,且未展示耦合至溝渠310A之側壁之介電質370A之部分。
如圖7B中所展示,介電質370A之一部分372A包含於溝渠310A中,且介電質370A之一部分371A包含於橫向溝渠383A中。介電質370A之部分372A沿著自溝渠310A之一底部至溝渠310A之至少一頂部之一垂直方向D3對準(例如,沿其延伸)。類似地,介電質370A之部分 371A沿著自溝渠310A之一底部至橫向溝渠383A之至少一頂部之一垂直方向D3對準(例如,沿其延伸)。溝渠310A(其包含溝渠部分314A及主要溝渠部分312A)之頂部沿著一平面D4對準,平面D4沿著半導體裝置300之一半導體區域之一頂部表面對準。介電質370A可包含使用一或多個不同形成程序形成之一或多個介電層及/或一或多個介電類型。舉例而言,包含於溝渠310A中之部分372A可為接觸(例如,可鄰接)部分371A之一第一介電質,部分371A可為包含於橫向溝渠383A中之一第二介電質。部分371A及部分372A可使用介電質形成程序形成。
包含於溝渠310A中之介電質370A之一厚度E1沿著溝渠310A之縱向軸D1係恆定的(例如,係實質上恆定的)。介電質370A之部分371A及372A具有大於沿著溝渠310A之底部之介電質370A之一部分之一厚度E2的至少一經組合厚度E1。在某些實施方案中,介電質之部分372A可具有近似等於厚度E2的一厚度,及/或介電質之部分371A可具有小於厚度E2的一厚度。在某些實施方案中,介電質之部分372A可近似具有不同於(例如,大於、小於)厚度E2的一厚度,及/或介電質之部分371A可具有等於或大於厚度E2的一厚度。
此外,包含於橫向溝渠383A中之介電質370A之部分371A具有至少一厚度E4(亦可稱為一高度),厚度E4大於包含於溝渠310A之主要部分312A中之介電質370A之一部分之厚度E2及/或包含於溝渠延伸部分314A中之介電質370A之部分372A之厚度E1。圖7B中所展示之介電質370A之部分371A之厚度一直延伸至一表面屏蔽電極332之一底部表面而超出厚度E4。厚度E4近似與橫向溝渠383A之一深度(沿著垂直方向D3)對應。圖7C中所展示之台面區域360A內亦圖解說明橫向溝渠383A之深度(或高度)。
儘管未展示,但在某些實施方案中,諸如橫向溝渠383A之一橫 向溝渠可包含一屏蔽電極之一部分(例如,屏蔽電極330A之一部分、一凹陷屏蔽電極)。
儘管圖7B中未展示,但溝渠310A之主要部分312A中之介電質370A之部分之厚度E2可沿著縱向軸D1變化。舉例而言,包含於主要溝渠部分312A之終止區域304中之介電質370A之一部分之一厚度可大於包含於主要溝渠部分312A之作用區域302中之介電質370A之一部分之一厚度,或反之亦然。
圖3B中所展示之溝渠310A之輪廓可包含有圖7B(具有或不具有橫向溝渠380A)中所展示之橫向溝渠383A。圖7J中展示不具有橫向溝渠380A之此一實施方案。
在此實施方案中,橫向溝渠383A具有與溝渠部分310A之一深度(其與E3對應)相同或近似等於溝渠部分310A之一深度之一深度(其與E4對應)。儘管圖7A至圖7J中未展示,但橫向溝渠383A可具有大於溝渠310A之一深度的一深度。儘管圖7A至圖7J中未展示,但橫向溝渠383A可具有小於溝渠310A之一深度的一深度。
返回參考圖7A,周界溝渠390A、390B安置在複數個溝渠310之一周界周圍。如圖7B中所展示,周界溝渠390A、390B具有近似等於橫向溝渠383A之一深度(例如,距離E4)及溝渠310A之一深度(例如,距離E3)的一深度E5。周界溝渠390A、390B中之一或多者之深度可小於或大於橫向溝渠383A之深度及/或溝渠310A之深度。
圖7D係沿著線F3切開之毗鄰於溝渠310G之一台面區域360G之一側視剖面圖。在此實施方案中,台面區域360G整體安置於終止區域304內。如圖7D中所展示,源極流道導體354不與表面屏蔽電極332接觸(例如,與其絕緣、不電耦合至其)。
圖7E係溝渠310G之一側視剖面圖,其沿著圖7A中所展示之線F4而切開。在此實施方案中,溝渠310G整體安置於終止區域304內。溝 渠310G及整體安置於終止區域304內之其他溝渠可稱為終止溝渠318。溝渠310G之尺寸類似於圖7B中所展示之溝渠310A之尺寸(例如,直接橫向於溝渠310A之尺寸)。溝渠310G之尺寸可不同於圖7B中所展示之溝渠310A之對應部分。
如圖7E中所展示,源極流道導體354不與表面屏蔽電極332或屏蔽電極330G接觸(例如,與其絕緣、不電耦合至其)。安置於溝渠310G內之屏蔽電極330G可電浮動。安置於溝渠310G內之屏蔽電極330G可電耦合至一源極電位。因此,屏蔽電極330G可束縛於與圖7B中所展示之屏蔽電極330A相同之源極電位。安置於溝渠310G內之屏蔽電極330G可係凹陷的。
圖7F係端部溝渠310D之一側視剖面圖,其沿著圖7A中所展示之線F5而切開。端部溝渠310D填充有一介電質370D。儘管未展示,但在某些實施方案中,端部溝渠310D之至少一部分可包含一屏蔽電極。端部溝渠310D可具有近似與(舉例而言)溝渠310A之一長度相同之一長度(沿著縱向方向D1)。
如圖7A中所展示,橫向溝渠383A在端部溝渠310D處終止。橫向溝渠383A可在除端部溝渠310D之外的一溝渠處終止,諸如來自複數個溝渠310之內部溝渠317中之一者。
返回參考圖7F,端部溝渠310D具有小於周界溝渠390A、390B之一深度E5及橫向溝渠E4的一深度E12。端部溝渠310D可具有等於或大於周界溝渠390A、390B中之一或多者之一深度及/或橫向溝渠E4的一深度E12。
如上文所提及,圖7G係沿著線F6(圖7A中所展示)正交於複數個溝渠310穿過完全在終止區域304內之一區而切開。如圖7G中所展示,來自複數個溝渠310之每一內部溝渠317(不包含端部溝渠310D)包含一屏蔽電極。此與圖3G中所展示之溝渠延伸部分314A形成對 比。因此,端部溝渠310D具有小於終止區域304內之溝渠310E之一部分之寬度E8的一寬度E13。
端部溝渠310D可具有大於或等於溝渠310E之寬度E8的一寬度。此外,端部溝渠310D可具有大於或等於周界溝渠380A、390A中之一或多者及/或來自複數個溝渠310之內部溝渠317之一深度的一深度。
端部溝渠310D與溝渠310C(其等係毗鄰溝渠)之間的一間距E14小於溝渠310E與溝渠310F(其等係毗鄰溝渠)之間的一間距E15。端部溝渠310D與溝渠310C之間的間距E14可與溝渠310E與溝渠310F之間的間距E15相同或大於間距E15。
圖7H係橫向溝渠383A之一側視剖面圖,其沿著圖7A中所展示之線F7而切開。線F7近似沿著橫向溝渠383A之一中心線。橫向溝渠383A填充有一介電質385A。儘管未展示,但在某些實施方案中,橫向溝渠383A之至少一部分可包含一屏蔽電極。在此實施方案中,橫向溝渠383A具有一恆定深度E4。橫向溝渠383A可具有沿著縱向軸D2變化之一深度。
圖7I係沿著圖7A中所展示之線F8切開之複數個溝渠310之主要溝渠部分312之一側視剖面圖。複數個溝渠310之剖面圖之一部分包含於終止區域304中,且複數個溝渠310之剖面圖之一部分包含於作用區域302中。
由於在此實施方案中,端部溝渠310D之寬度沿著縱向軸D1係實質上恆定的,因此端部溝渠310D(圖7I中所展示)之寬度E13沿著切線F8與沿著切線F6(圖7G中所展示)相同。類似地,溝渠(舉例而言,諸如溝渠310C及溝渠310E)中之至少某些溝渠之寬度沿著縱向軸D1係實質上恆定的。此與沿著縱向軸變化的圖3A中所展示之複數個溝渠310形成對比。特定而言,溝渠310E(圖7I中所展示)之寬度E9近似等於溝渠310E(圖7G中所展示)之寬度E8。
端部溝渠310D可具有大於或等於溝渠310E之寬度E9的一寬度。此外,端部溝渠310D可具有大於或等於周界溝渠380A、390A中之一或多者及/或來自複數個溝渠310之內部溝渠317(例如,作用溝渠)之一深度的一深度。
圖8係根據一實施方案之圖解說明一半導體裝置800之一圖式。在此實施方案中,此實施方案中所包含之特徵中之諸多特徵類似於上文所闡述之彼等特徵。因此,使用連同相同或類似特徵一起使用之元件符號來闡述此實施方案。
如圖8中所展示,半導體裝置800可視情況包含交叉於平行溝渠310(例如,平行溝渠之端部)之一橫向溝渠380A(由一虛線圖解說明)。此外,如圖8中所展示,半導體裝置800包含數個端部溝渠組870、880及890。端部溝渠組870、880及890中之每一者具有一半圓形狀且包含數個同心端部溝渠。舉例而言,端部溝渠組870具有一端部溝渠870A,該端部溝渠在經由橫向溝渠380A與複數個溝渠310中之一者對準(或耦合至其)之一第一端處耦合且具有經由橫向溝渠380A與複數個溝渠310中之另一者對準(或耦合至其)之一第二端。
儘管圖8中未展示,但端部溝渠組870、880及/或890中之端部溝渠中之一或多者可具有不同於複數個溝渠310中之一或多者之一寬度(例如,比其寬、比其窄)的一溝渠寬度。舉例而言,一溝渠870A可具有小於與溝渠870A對應之複數個溝渠310中之一者之一溝渠寬度的一溝渠寬度。
在某些實施方案中,半導體裝置800中可不包含一橫向溝渠。在某些實施方案中,類似於橫向溝渠380A之多個橫向溝渠可包含於半導體裝置800中且交叉於複數個溝渠310中之一或多者及/或端部溝渠組870、880及/或890中之一或多者。
儘管圖解說明為具有一半圓形狀,但在某些實施方案中,端部 溝渠組870、880及/或890中之一或多者可界定一不同圖案或一不同形狀。舉例而言,儘管未展示,但一端部溝渠組可界定可為同心之一矩形端部溝渠組。一端部溝渠組中之每一溝渠之間的間隔(或台面寬度)可近似相等或可變化(例如,自最內端溝渠至最外端溝渠之寬度可增加,自最內端溝渠至最外端溝渠之寬度可減小)。
圖9A至圖9N係根據某些實施方案之圖解說明一終止區域之組態之圖式。圖9A係圖解說明包含一作用區域902及一終止區域904之一半導體裝置900之至少一部分之一平面圖(或沿著水平平面之俯視圖)之一圖式。圖9B至圖9N係沿著平面圖圖9A內之不同切口(例如,切口Q1至Q10)之側視剖面圖。為簡化圖9A中所展示之平面圖,未展示圖9B至圖9N之側視剖面圖中所圖解說明之元件中之某些元件。圖9B至圖9N中所包含之沿著不同切口之側視剖面圖未必按與圖9A中所展示之平面圖相同之比例(例如,溝渠之數目等)繪製。半導體裝置900(其可以任何組合方式進行組合)之變化形式圖解說明於至少圖10A至圖13L中(且以相同或類似元件符號進行編號)。
如圖9A中所展示,包含(舉例而言)溝渠910A至910J之複數個溝渠910在半導體裝置900內沿著一縱向軸D1對準。複數個溝渠910之至少某些部分可包含於作用區域902中,且複數個溝渠910之至少某些部分可包含於終止區域904中。舉例而言,溝渠910B之一部分包含於作用區域902中,且溝渠910B之一部分包含於終止區域904中。如圖9A中所展示,溝渠910G整體安置於終止區域904內。
在此實施方案中,溝渠910C及910D(其可稱為端部溝渠913)整體安置於終止區域904內且為來自複數個溝渠910之最外溝渠。因此,溝渠910C及910D可稱為端部溝渠。來自半導體裝置900中之複數個溝渠910的橫向於端部溝渠910C及910D(或在其內部)之溝渠可稱為內部溝渠917。
如圖9A中所展示,一源極觸點區域936界定半導體裝置900內的其中形成源極觸點(未展示)(諸如圖9K中所展示之源極觸點957)之一區。源極觸點區域936亦可與(舉例而言)一源極導體區域(例如,一源極金屬區域)對應。源極觸點可與一或多個作用裝置之源極植入物(諸如圖9K中所展示之溝渠910E與910F之間的一台面區域960E內之源極植入物963E)接觸。一源極形成區域956(其可稱為一源極獨佔邊緣)界定複數個溝渠910之間的台面區域在其內摻雜為作用裝置之經摻雜源極區域之一區。
圖9A中所展示之一屏蔽介電邊緣區域934與(舉例而言)圖9B(其係沿著線Q1切開之一側視剖面圖)中所展示之電極間介電質940之一邊緣941對應(例如,近似與其對應)。在某些實施方案中,電極間介電質940之至少一部分可包含一閘極介電質,諸如圖9B中所展示之閘極介電部分942。
在此實施方案中,作用區域902由半導體裝置900的與一屏蔽介電邊緣區域934對應之一區界定。終止區域904包含半導體裝置900的在作用區域902外側(例如,作用區域902不包含)之區。因此,類似於作用區域902,終止區域904由屏蔽介電邊緣區域934界定。屏蔽介電邊緣區域934近似與用於一屏蔽電極、一閘極電極及一電極間介電作用區凹部之一遮罩區對應。在此實施方案中,屏蔽電極凹陷至低於閘極電極。舉例而言,如圖9B中所展示,一屏蔽電極930A之至少一部分凹陷至低於一閘極電極920A且藉由溝渠910A中之電極間介電質940而與一閘極電極920A絕緣。
在此實施方案中,(為內部溝渠917且)在複數個溝渠910中之線916處(沿著縱向軸916)開始之複數個溝渠910之部分可稱為溝渠延伸部分914。(為內部溝渠917且)安置至線916之右邊並延伸至作用區域902中(或朝向其延伸)之複數個溝渠910之部分可稱為主要溝渠部分 912。線916可指示複數個溝渠910中之一或多者之深度(例如,一凹部)之一改變開始之一點。
舉例而言,溝渠910A包含在線916之左側之一溝渠延伸部分914A(朝向周界且沿遠離作用區域902之一遠端方向),且溝渠910A包含在線916之右側之一主要溝渠部分912A(遠離周界且沿朝向作用區域902之一近端方向)。在此實施方案中,主要溝渠部分912A之至少一部分包含於終止區域904中(例如,安置於終止區域904內),且主要溝渠部分912A之一部分包含於作用區域902中(例如,安置於作用區域902內)。
圖9B係圖解說明沿著線Q1切開之半導體裝置900之一側視剖面圖之一圖式。切線Q1近似沿著溝渠910A之一中心線,以使得半導體裝置900之側視剖面圖沿著近似交叉於溝渠910A之一中心之一平面。圖9B中所展示之特徵安置於半導體裝置900之一磊晶層908中。圖9A至圖9N未展示基板之其他部分、汲極觸點及/或等等。與其他圖相關聯之視圖中之諸多視圖以一磊晶層安置且類似地不展示基板、汲極觸點等等。
如圖9B中所展示,溝渠910A包含安置於其中之一介電質970A。特定而言,介電質970A之一部分耦合至一側壁(例如,給該側壁加襯、安置於該側壁上),且介電質970A之一部分耦合至溝渠910A之主要溝渠部分912A內之溝渠910A之一底部表面。在此剖面圖中,展示耦合至溝渠910A之底部表面之介電質970A之部分,且未展示耦合至溝渠910A之側壁之介電質970A之部分。沿著溝渠910A之主要溝渠部分912A之底部表面的圖9B中所展示之介電質970A之部分可稱為一底部介電質。介電質970A可耦合至或可包含一場介電質974(其可稱為一場介電部分)。
如圖9B中所展示,一閘極電極920A及一屏蔽電極930A之一部分 931A安置於包含於半導體裝置900之作用區域902中之主要溝渠部分912A之一部分中。閘極電極920A及屏蔽電極930A由電極間介電質940之至少一部分分離(例如,藉由其而絕緣)。包含於終止區域904中之主要溝渠部分912A之部分具有安置於其中且藉由介電質970A而與磊晶層908絕緣之屏蔽電極930A之一部分933A。屏蔽電極930A之部分933A可稱為屏蔽電極之一終止區域部分,且屏蔽電極930A之部分931A可稱為屏蔽電極之一作用區域部分。如圖9B中所展示,屏蔽電極930A之部分933A沿著一厚度R28一直延伸至且接觸一層間介電質(ILD)992(其可包含另一介電質,諸如場介電質974(及/或一閘極氧化物))之一底部表面。屏蔽電極930A之部分933A在溝渠910A內具有高於在溝渠910A內凹陷之屏蔽電極930A之部分931A之一頂部表面之一垂直高度(或頂部表面)。屏蔽電極930A之部分933A在溝渠910A內亦具有大於屏蔽電極930A之部分931A之一厚度的一厚度(例如,垂直厚度)。部分933A沿著溝渠延伸部分914A之一輪廓(例如,一側壁輪廓)(未展示)垂直延伸。屏蔽電極930A之部分933A具有安置於閘極電極920A之一邊緣(及電極間介電質940及/或閘極介電部分942之邊緣941)與橫向溝渠983A之間的一部分。
在此實施方案中,半導體裝置900中不包含一表面屏蔽電極及一表面閘極電極。此與包含一表面屏蔽電極及一表面閘極電極的圖3A至圖3I中所展示之半導體裝置300形成對比。如圖9A中所展示,一閘極流道導體952透過導通體951直接耦合至包含於複數個溝渠910中之至少某些溝渠中之閘極電極。舉例而言,來自複數個溝渠910之多個(例如,三個以上)毗鄰溝渠中之閘極電極透過導通體951耦合至閘極流道。特定而言,包含一作用裝置之複數個溝渠910之閘極電極中之每一者透過導通體951耦合至閘極流道導體952。類似於閘極流道導體952,一源極流道導體954(其類似於部分933A)一直伸出至作用區域 902中之磊晶層(與平面D4對準)之至少一表面且(其經組態以耦合至一源極電位)使用一或多個導通體(未展示)耦合至複數個溝渠910內之每一源極。
如圖9A中所展示,一摻雜區域938係在其內執行一井植入(例如,一p型井植入、一n型井植入)之一區。在此實施方案中,摻雜區域938與一p井摻雜劑區域(例如,圖9C中所展示之井摻雜劑區域962A)相關聯。在此實施方案中,由於半導體裝置900中不包含一表面屏蔽電極及一表面閘極電極,因此可在半導體裝置900之一較大區內執行井植入。舉例而言,半導體裝置300內的其內可執行一井植入之區受阻斷用以形成井植入之植入之表面屏蔽電極332之一表面積及/或表面閘極電極322之一表面積限制。作為一特定實例,在圖3B及圖3C中,閘極流道導體352及/或源極流道導體354下方之磊晶層308(諸如台面區域360A)之區可不植入有一井植入,此乃因表面屏蔽電極332及表面閘極電極322安置於閘極流道導體352下方及源極流道導體354下方。
相比而言,由於半導體裝置900不包含一表面屏蔽電極或一表面閘極電極,因此不阻斷用以形成一井植入之植入。因此,可在事實上半導體裝置900之整個表面區內執行一井植入。
如圖9C中所展示,一井摻雜劑區域962A在源極流道954下方且在閘極流道導體952下方延伸。儘管未展示,但井摻雜劑區域962A可僅在源極流道954下方或僅在閘極流道導體952(若處於一不同位置中)下方延伸。儘管未展示,但井摻雜劑區域962A可朝向周界(例如,沿遠離作用區域920之一遠端方向)延伸。
用線961圖解說明其中可視情況擴展井摻雜劑區域962A之一區。換言之,井摻雜劑區域962A可一直擴展至(例如,可延伸至、可一直安置至且鄰接或接觸)周界溝渠990A、990B中之一或多者。在此等實施例中,井摻雜劑區域962A沿著線961之擴展可連同(舉例而言)一橫 向溝渠(僅舉幾例,諸如圖3A中所展示之橫向溝渠383A或圖10A中所展示之橫向溝渠983A)之添加一起實施。橫向溝渠可為具有與(舉例而言)安置於溝渠910A內之屏蔽電極930A之一邊緣(例如,一終止邊緣)實質上對準之一邊緣之一橫向溝渠。
井摻雜劑區域可經擴展而超出(例如,可延伸而超出、可經安置而超出)周界溝渠990A、990B中之一或多者。線961圖解說明於與圖9A至圖9N相關聯之額外圖中。舉例而言,藉由摻雜半導體裝置900之整個表面,可避免與(舉例而言)摻雜區域938相關聯之一摻雜遮罩。
在此實施方案中,為獲得期望電荷平衡,一長度R18(其可稱為一橫向平衡長度)等於或大於深度R3(圖9B中所展示)。長度R18自主要溝渠部分912A(在圖9B中所展示之線916處開始)之一端延伸至井摻雜劑區域962A(圖9C中所展示)之一邊緣964A。在某些實施方案中,長度R18可小於或等於長度R17,或者大於長度R17。當井摻雜劑區域962A之邊緣964A橫向間隔開(舉例而言,以使得R18近似大於R3)時,崩潰可維持於作用區域902中而非發生於終止區域904中。當橫向於井摻雜劑區域962A之邊緣964A之空乏邊緣大於與距離R3相關聯之垂直空乏時,可在作用區域902中維持半導體裝置900之崩潰電壓、在測試期間之可靠性(例如,未箝位電感性切換(UIS))、裝置效能及/或等等。藉由進行此,沿垂直方向之電場可大於沿橫向方向之電場。
返回參考圖9B,介電質970A之一部分972A(亦稱為介電質之一延伸部分或一延伸介電質)包含於溝渠延伸部分914A中。介電質970A之部分972A沿著自溝渠910A之溝渠延伸部分914A之一底部至溝渠910A之至少一頂部之一垂直方向D3對準(例如,沿其延伸)。溝渠910A(其包含溝渠部分914A及主要溝渠部分912A)之頂部沿著一平面D4對準,平面D4沿著半導體裝置900之一半導體區域之一頂部表面對準。半導體裝置900之半導體區域可近似與磊晶層908之一頂部表面對 應。介電質970A可包含使用一或多個不同形成程序形成之一或多個介電層及/或一或多個介電類型。
如圖9B中所展示,介電質970A之一部分971A包含於主要溝渠部分912A之一端中。介電質970A之部分971A沿著自橫向主要溝渠部分912A之一底部至主要溝渠部分912A之至少一頂部之一垂直方向D3對準(例如,沿其延伸)。主要溝渠部分912A之頂部沿著平面D4對準。
包含於溝渠910A中之介電質970A之厚度沿著溝渠910A之縱向軸D1變化。包含於溝渠延伸部分914A中之介電質970A之部分972A在溝渠延伸部分914A中具有至少一厚度R1(亦可稱為一高度,此乃因其沿著垂直軸D3對準),厚度R1大於包含於溝渠910A之主要部分912A中(既在一終止區域部分中又在一作用區域部分中)之介電質970A之一部分之一厚度R2。介電質970A之部分972A之厚度一直延伸至層間介電質(IED)992之底部表面而超出厚度R1。厚度R1近似與溝渠延伸部分914A之一深度(沿著垂直方向D3)對應。
此外,包含於主要溝渠部分912A中之介電質970A之部分971A具有至少一厚度R3(亦可稱為一高度),厚度R3大於包含於溝渠910A之主要部分912A中之介電質970A之一部分之厚度R2且小於包含於溝渠延伸部分914A中之介電質970A之部分972A之厚度R1。圖9B中所展示之介電質970A之部分971A之厚度一直延伸至層間介電質992之一底部表面而超出厚度R3。厚度R3近似與主要溝渠部分912A之一深度(沿著垂直方向D3)對應。因此,溝渠910A之一深度沿著縱向軸D1自深度R3變化至深度R1。
返回參考圖9B,在此實施方案中,溝渠延伸部分914A包含介電質970A之部分972A且不包含一屏蔽電極。儘管未展示,但在某些實施方案中,一溝渠延伸部分(諸如溝渠延伸部分914A)可包含一屏蔽電極之一部分(例如,一屏蔽電極之一部分、一凹陷屏蔽電極)。
儘管圖9B中未展示,但溝渠910A之主要部分912A中之介電質970A之部分之厚度R2可沿著縱向軸D1變化。舉例而言,包含於主要溝渠部分912A之終止區域904中之介電質970A之一部分之一厚度可大於包含於主要溝渠部分912A之作用區域902中之介電質970A之一部分之一厚度,或反之亦然。
如圖9B中所展示,溝渠910A之溝渠延伸部分914A之一長度R16比包含於終止區域904中之溝渠910A之主要溝渠部分912A之一部分之一長度R17(直至IED 940之閘極介電部分942之邊緣941)長。儘管未展示,但溝渠910A之溝渠延伸部分914A之長度R16可等於包含於終止區域904中之溝渠910A之主要溝渠部分912A之部分之長度R17或比長度R17短。
包含於溝渠延伸部分914A中之介電質970A之部分972A之厚度R2經組態以具有終止區域優點,諸如上文所闡述之彼等優點。特定而言,在半導體裝置900內包含溝渠延伸部分914A可防止或實質上防止跨越包含於主要溝渠部分912A中之介電質970A之一不期望電場或崩潰。換言之,在不具有諸如溝渠延伸部分914A之特徵之情況下可發生一溝渠(亦即,不具有溝渠延伸部分914A之主要溝渠部分912A)之端部處之一不期望電場或跨越該溝渠之端部處之一介電質之崩潰。
返回參考圖9A,周界溝渠990A、990B安置在複數個溝渠910之一周界周圍。如圖9B中所展示,周界溝渠990A、990B具有近似等於主要溝渠部分912A之一深度(例如,距離R3)的一深度R5。周界溝渠990A、990B之深度R5小於溝渠延伸部分914A之一深度(例如,距離R1)。周界溝渠990A、990B中之一或多者之深度可小於或大於主要溝渠部分912A之深度。周界溝渠990A、990B中之一或多者之深度可大於或等於溝渠延伸部分914A之深度。周界溝渠990A、990B中之一或多者之寬度可近似與複數個溝渠910之主要溝渠部分912之寬度相同或 不同(例如,比其窄、比其寬)。
在此實施方案中,周界溝渠990A、990B中之每一者包含一屏蔽電極之至少一部分。舉例而言,周界溝渠990A包含一屏蔽電極935(或屏蔽電極部分)。在某些實施方案中,周界溝渠990A、990B中之一或多者可包含一凹陷電極或可不包含一屏蔽電極(例如,可不包含一屏蔽電極且可實質上填充有一介電質)。半導體裝置900可包含比圖9A至圖9N中所展示多或少之周界溝渠。
如圖9A中所展示,閘極電極920A之一部分凹陷至低於ILD 992。閘極電極920A之凹陷界定與圖9A中所展示之一遮罩層999對應之一邊緣979(圖9B中所展示)。該凹陷可針對閘極電極920A之一自對準凹坑觸點(使用觸點951)作用區而執行。對於一經對準觸點,可跨越閘極電極920A形成一相對淺凹部。圖10E中展示此一實施例之一實例。透過導通體951與閘極流道導體952電接觸之閘極電極920A之一部分不凹陷。下文結合(舉例而言)圖10B論述有關於一閘極電極之凹陷之較多細節。
返回參考圖9A,溝渠延伸部分914具有近似等於主要溝渠部分912之寬度的寬度。當沿著穿過溝渠之一水平平面參考時,本文中所闡述之溝渠之寬度可跨越溝渠之一剖面而量測。該等寬度可稱為剖面寬度。作為一特定實例,溝渠910A之溝渠延伸部分910A具有近似等於溝渠910A之主要溝渠部分912A之一寬度R11的一寬度R10。舉例而言,在各個視圖中之溝渠910E中亦展示寬度之此一致性。特定而言,圖9H(其係沿著線Q7正交於複數個溝渠910穿過溝渠延伸部分914而切開)中所展示之溝渠910E具有一寬度R8,該寬度近似等於(舉例而言)圖9I(其係沿著線Q8正交於複數個溝渠910穿過主要溝渠部分912而切開)中所展示之溝渠910E之寬度R8。儘管圖9A中未展示,但溝渠延伸部分914中之一或多者可具有小於或大於主要溝渠部分912中之一或多 者之寬度的寬度。
儘管未展示,但一或多個橫向溝渠可包含於半導體裝置900中且可沿著正交於(例如,實質上正交於)縱向軸D1之一縱向軸D2對準。該(等)橫向溝渠可類似於上文所闡述之橫向溝渠(例如,橫向溝渠380A、橫向溝渠383A)。
圖9D係沿著線Q3切開之毗鄰於溝渠910G之一台面區域960G之一側視剖面圖。在此實施方案中,台面區域960G整體安置於終止區域904內。如圖9D中所展示,井摻雜劑區域962G包含於台面區域960G中。如上文所提及,用線961圖解說明其中可擴展井摻雜劑區域962G之一區。
圖9E係溝渠910G之一側視剖面圖,其沿著圖9A中所展示之線Q4而切開。在此實施方案中,溝渠910G整體安置於終止區域904內。溝渠910G及整體安置於終止區域904內之其他溝渠可稱為終止溝渠918。溝渠910G(其包含延伸介電質972G)之尺寸類似於圖9B中所展示之溝渠910A之尺寸(例如,直接橫向於溝渠910A之尺寸)。溝渠910G之尺寸可不同於圖9B中所展示之溝渠910A之對應部分。舉例而言,溝渠910G可具有一恆定深度,該恆定深度可與溝渠延伸部分914A(圖9B中所展示)之深度R1相同或不同(例如,比其深、比其淺)或者與主要溝渠部分912A之深度R3相同或不同(例如,比其深、比其淺)。
安置於溝渠910G內之屏蔽電極930G可電浮動。安置於溝渠910G內之屏蔽電極930G可電耦合至一源極電位。因此,屏蔽電極930G可束縛於與圖9B中所展示之屏蔽電極930A相同之源極電位。安置於溝渠910G內之屏蔽電極930G可係凹陷的。如上文所提及,用線961圖解說明其中可擴展井摻雜劑區域962G之一區。
圖9F係毗鄰於端部溝渠910D之一台面區域960C之一側視剖面圖,其沿著圖9A中所展示之線Q5而切開。在此實施方案中,台面區 域960C安置於摻雜區域938外側。因此,台面區域960C中不包含一井摻雜劑區域。如上文所提及,用線961圖解說明一剖面區之一或多個部分中之其中可包含一井摻雜劑區域之一區。
圖9G係端部溝渠910D之一側視剖面圖,其沿著圖9A中所展示之線Q6而切開。端部溝渠910D填充有一介電質970D。儘管未展示,但在某些實施方案中,端部溝渠910D之至少一部分可包含一屏蔽電極。端部溝渠910D可具有近似與(舉例而言)溝渠910A之一長度相同之一長度(沿著縱向方向D1)。
端部溝渠910D具有大於周界溝渠990A、990B之一深度R5的一深度R12。端部溝渠910D可具有等於或小於周界溝渠990A、990B中之一或多者之一深度的一深度E12。在此實施方案中,端部溝渠910D之深度R12近似等於溝渠延伸部分914A(圖9B中所展示)之一深度(例如,距離R1)。端部溝渠910D可具有小於或大於溝渠延伸部分914A(圖9B中所展示)之一深度(例如,距離R1)的一深度R12。端部溝渠910D可具有類似於溝渠910A之深度之變化而變化之一深度。
儘管未展示,但在某些實施方案中,填充有一介電質之類似於端部溝渠910D之多個溝渠可包含於半導體裝置900中。結合以上之圖4A至圖4E闡述此一實施方案之一實例。儘管未展示,但在某些實施方案中,寬度變化且具有包含一屏蔽電極之一部分之一溝渠(諸如溝渠910C)可為一端部溝渠。在此等實施方案中,可省略端部溝渠910D。
如上文所提及,圖9H係沿著線Q7(圖9A中所展示)正交於複數個溝渠910穿過溝渠延伸部分914而切開。在此實施方案中,溝渠延伸部分中之複數個溝渠910之寬度與主要溝渠部分中之複數個溝渠910之寬度相同。此外,複數個溝渠910之寬度中之每一者跨越溝渠延伸部分內之複數個溝渠910皆相同。舉例而言,如圖9H中所展示,端部溝渠 910D具有近似等於溝渠910E之溝渠延伸部分之寬度R8的一寬度R13。端部溝渠910D可具有大於或小於溝渠910E之溝渠延伸部分之寬度R8的一寬度。
端部溝渠910D與端部溝渠910C(其等係毗鄰溝渠)之間的一間距R14近似等於溝渠910E與溝渠910F(其等係毗鄰溝渠)之間的一間距R15。端部溝渠910D與端部溝渠910C之間的間距R14可小於或大於溝渠910E與溝渠910F之間的間距R15。
圖9I係沿著線Q8(圖9A中所展示)正交於複數個溝渠910穿過主要溝渠部分912而切開之一側視剖面圖。在此實施方案中,閘極流道導體952安置於複數個溝渠910上方,且線Q8沿著來自複數個溝渠910之內部溝渠917之一相對淺部分交叉。端部溝渠910D及910C兩者(亦即,端部溝渠913)皆包含一介電質而不具有一屏蔽電極,而沿著此切線Q9之複數個溝渠910之其餘部分(其包含內部溝渠917)各自包含一屏蔽電極。此外,端部溝渠910D、910C之深度R12大於包含屏蔽電極之溝渠之其餘部分(例如,非端部溝渠、內部溝渠917)之一深度。
如上文所提及,在此實施方案中,溝渠延伸部分中之複數個溝渠910之寬度與主要溝渠部分中之複數個溝渠910之寬度相同。此外,複數個溝渠910之寬度中之每一者跨越主要溝渠部分內之複數個溝渠910皆相同。舉例而言,如圖9I中所展示,主要溝渠部分中之端部溝渠910D具有近似等於溝渠910E之主要溝渠部分之寬度R8的一寬度R13。端部溝渠910D在主要溝渠部分中可具有大於或小於溝渠910E之主要溝渠部分之寬度R8的一寬度。
圖9J係沿著線Q9(圖9A中所展示)正交於複數個溝渠910穿過主要溝渠部分912在閘極流道導體952與源極流道導體954之間切開之一側視剖面圖。此視圖中包含來自複數個溝渠910之內部溝渠917之不同類型。端部溝渠913包含一介電質而不具有一屏蔽電極,而沿著此切線 Q9之複數個溝渠910之其餘部分各自包含至少一屏蔽電極。特定而言,可稱為過渡區域溝渠915(其包含於內部溝渠917中)之溝渠910G及910K兩者皆包含接地之一屏蔽電極且各自不包含一閘極電極。其餘溝渠(不包含端部溝渠913及過渡區域溝渠915)各自包含一閘極電極以及一屏蔽電極。
端部溝渠913可包含兩個以下溝渠或兩個以上溝渠,且過渡區域溝渠915可包含兩個以下溝渠或兩個以上溝渠。舉例而言,可不包含過渡區域溝渠915或可將其轉換成一作用溝渠。在此等實施方案中,端部溝渠910C可與一作用溝渠接觸。舉例而言,圖9E中圖解說明(且下文結合半導體裝置900之額外變化形式闡述)此一實施方案。
如圖9E中所展示,端部溝渠910C與作用溝渠910G接觸或與其並行地重疊。換言之,端部溝渠910C之一輪廓(用一虛線展示)交叉於(例如,重疊、接觸)作用溝渠910G之一輪廓(用一虛線展示)。因此,作用溝渠910G自對準至端部溝渠910C。其他變化形式中闡述及展示類似結構,然而,所有圖中皆未展示溝渠輪廓。在圖9E中,不包含一表面屏蔽導體及一表面閘極導體。
包含於過渡區域溝渠915中之屏蔽電極可電浮動。溝渠910C、910D、910G及910K(其等係沿著縱向軸D1整體安置於終止區域904內之溝渠)可稱為終止溝渠918。
在此實施方案中,台面區域960G(及井摻雜劑區域962G)可為一接地或電浮動台面區域。台面區域960G(及井摻雜劑區域962G)可耦合至一源極電位。在此等實施方案中,一源極觸點(諸如源極觸點957)可耦合至台面區域960G。在某些實施方案中,一或多個端部溝渠(諸如端部溝渠913)之間的一台面區域及/或過渡區域溝渠(諸如過渡區域溝渠915)之間的一台面區域可電浮動或接地。一或多個過渡區域溝渠之間的台面區域可耦合至一源極電位。此外,在某些實施方案中, 安置於過渡區域溝渠915與端部溝渠913之間的一台面區域可電浮動。
圖9K係沿著圖9A中所展示之線Q10穿過終止區域904且進入至作用區域902中而切開的複數個溝渠910之主要溝渠部分912之一側視剖面圖。複數個溝渠910之剖面圖之一部分包含於終止區域904中,且複數個溝渠910之剖面圖之一部分包含於作用區域902中。
由於在此實施方案中,端部溝渠910D之寬度沿著縱向軸D1係實質上恆定的,因此端部溝渠910D(圖9K中所展示)之寬度R13沿著切線Q10與沿著(舉例而言)切線Q7(圖9H中所展示)相同。類似地,溝渠(舉例而言,諸如溝渠910C及溝渠910E)中之至少某些溝渠之寬度沿著縱向軸D1係恆定的(係實質上恆定的)。
如圖9K中所展示,來自複數個溝渠910的其之間包含源極植入物之溝渠可稱為作用裝置溝渠919。由於作用裝置溝渠919、部分作用閘極溝渠、終止溝渠918、源極植入物等等之一般結構類似於圖3I中所展示之彼等結構,因此此處結合圖9K將不再闡述此等特徵,除非另有所述。儘管圖9K中未展示,但端部溝渠910D及/或910C可包含一屏蔽電極(例如,一凹陷屏蔽電極、下方安置有一厚底部氧化物之一屏蔽電極、一電浮動屏蔽電極、耦合至一源極電位(例如,經由源極導體流道954)或一閘極電位(例如,經由閘極導體流道952)之一屏蔽電極)之至少一部分。
圖9L係圖9B之一變化形式。如圖9B中所展示,長度R17在介電質970A之一邊緣(未標記)與邊緣941之間延伸,以使得不包含部分971A(圖9B中所展示)。在某些實施方案中,可包含部分971A。如圖9L中所展示,半導體裝置900包含經凹陷之一介電部分974A(其亦可稱為突出介電質且在圖9L中用一虛線圖解說明)(類似於或相同於安置於圖12H中所展示之屏蔽電極930G之凹陷部分936G上方之介電質)。因此,屏蔽電極930A之一部分凹陷至低於介電部分974A。介電部分 974A交叉於(例如,接觸、重疊)包含於溝渠延伸部分914A中之介電質970A之部分972A或為其之一部分(或交叉於溝渠延伸部分914A之一輪廓(在此圖中,其未用一虛線展示))。介電部分974A下方之屏蔽電極930A之凹部之深度近似與電極間介電質940之一底部表面處於一相同深度。如圖9B中所展示,屏蔽電極930G(自左至右)凹陷(例如,第一凹部)至低於介電部分974A、在介電部分974A之一邊緣943與電極間介電質940之邊緣941之間不凹陷(例如,垂直突出、一直延伸至溝渠910A之一頂部)且然後亦凹陷(例如,第二凹部)至低於電極間介電質940。圖9M係圖解說明包含與圖9L中所展示之介電質974A對應之介電質974G(其可稱為一突出介電質)之溝渠970G之一圖式。半導體裝置900之其他特徵中之諸多特徵(諸如圖9C中所展示之井摻雜劑區域962A之邊緣964A)可與圖9L及圖9M中所展示之特徵整合在一起。
介電質974A(及其他實施方案中所展示之類似突出介電質)可消除溝渠910A之端部附近之一高電場,因此增加半導體裝置900(及相關聯終止區域904)之穩定性、可靠性及崩潰電壓。介電質974A亦可減輕朝向溝渠910A之端部之高橫向電場(沿著朝左之方向D1且在介電質970A之部分972A附近),此可由溝渠910A之端部附近之相對輕表面摻雜濃度所致。
圖10A至圖10O係圖解說明圖9A至圖9N中所展示之半導體裝置900之特徵中之至少某些特徵之變化之圖式。因此,通常維持圖9A至圖9N中所包含之元件符號及特徵且不再結合圖10A至圖10O闡述某些特徵。
在圖10A至圖10O中,類似於端部溝渠910C之一周界溝渠910L安置於半導體裝置900內。周界溝渠910L包含沿著縱向軸D1對準之一部分,該部分包含於複數個溝渠910內。周界溝渠910L不同於周界溝渠990A、990B,此乃因周界溝渠910L填充有介電質(且不包含一屏蔽 電極)而周界溝渠990A、990B各自包含一屏蔽電極。
此外,如圖10A至圖10O中所展示,端部溝渠910C耦合至一橫向溝渠983A。端部溝渠910C及橫向溝渠983A可統稱為具有一橫向部分之一周界溝渠。端部溝渠910C、橫向溝渠983A及/或周界溝渠910L可使用相同蝕刻程序或多個單獨蝕刻程序而產生。
橫向溝渠983A類似於結合圖7A至圖7J所展示及所闡述之橫向溝渠383A。由於橫向溝渠983A安置於複數個溝渠910(或平行溝渠)之端部處。因此,複數個溝渠910中之每一者不平分至溝渠延伸部分及主要溝渠部分中,如結合圖9A至圖9N所論述。特定而言,如圖9A中所展示之橫向溝渠983A平行於周界溝渠990A、990B、910L(沿著縱向軸D2)而對準,但安置於終止溝渠990A、990B、910L與正交地對準至橫向溝渠983A之複數個溝渠910之端部之間。圖10B至圖10O中所包含之沿著不同切口之側視剖面圖未必按與圖10A中所展示之平面圖相同之比例(例如,溝渠之數目等)繪製。
圖10B係圖解說明沿著線Q1切開之半導體裝置900之一側視剖面圖之一圖式。切線Q1近似沿著溝渠910A之一中心線,以使得半導體裝置900之側視剖面圖沿著近似交叉於溝渠910A之一中心之一平面。如圖10B中所展示,溝渠910A包含安置於其中之一介電質970A。特定而言,介電質970A之一部分耦合至一側壁(例如,給該側壁加襯、安置於該側壁上),且介電質970A之一部分耦合至溝渠910A之主要溝渠部分912A內之溝渠910A之一底部表面。
如圖10B中所展示,一閘極電極920A及一屏蔽電極930A之一部分931A安置於包含於半導體裝置900之作用區域902中之溝渠910A中。閘極電極920A及屏蔽電極930A由電極間介電質940之至少一部分分離(例如,藉由其而絕緣)。屏蔽電極930A之一部分933A亦安置於溝渠910A中且藉由介電質970A而與磊晶層908絕緣。屏蔽電極930A之部 分933A可稱為屏蔽電極之一終止區域部分,且屏蔽電極930A之部分931A可稱為屏蔽電極之一作用區域部分。
一介電部分976A安置於橫向溝渠983A內。橫向溝渠983A之介電部分976A耦合至包含於溝渠910A中之介電質970A。介電部分976A及介電質970A可使用一或多個不同介電質形成程序(例如,一熱介電質形成程序、一沈積程序)而形成。因此,介電部分976A及介電質970A可為不同介電質。
周界溝渠910L及橫向溝渠983A具有大於包含於溝渠910A中之介電質970A之一部分之一厚度R2之一深度R1。周界溝渠990A、990B具有近似等於溝渠910A之一深度R3的一深度R5。周界溝渠990A、990B之深度R5小於周界溝渠910L及橫向溝渠983A之深度R1。周界溝渠990A、990B中之一或多者之深度可小於或大於橫向溝渠983A之深度及/或周界溝渠910L之深度。周界溝渠990A、990B中之一或多者之深度可大於或等於溝渠910A之深度。儘管未展示,但橫向溝渠983A可具有近似等於溝渠910A之深度R3的一深度。
周界溝渠990A、990B中之一或多者之寬度可近似與複數個溝渠910之寬度、橫向溝渠983A之寬度及/或周界溝渠910L之寬度相同或不同(例如,比其窄、比其寬)。周界溝渠910L可具有大於周界溝渠990A之一寬度R20的一寬度R19。類似地,橫向溝渠983A可具有大於周界溝渠990A之寬度R20的一寬度R21。儘管橫向溝渠983A之剖面尺寸與周界溝渠910L之剖面尺寸近似相同,但該等剖面尺寸可不同。
在此實施方案中,屏蔽電極930A之部分933A與安置於橫向溝渠983A內之一介電部分976A接觸。此外,屏蔽電極930A之部分933A藉由一介電部分977A而與層間介電質992絕緣。介電部分977A安置於閘極流道導體952下方且具有小於場介電質974之一厚度的一厚度。閘極電極920A可稱為具有一第一部分,與相對於ILD 992之一底部表面凹 陷至一較小程度(或完全不凹陷)之一第二部分相比,該第一部分相對於ILD 992之底部表面凹陷至低於場介電質974且安置於介電部分977A下方。換言之,閘極電極920A可包含一第一凹陷部分(其可安置於介電部分977A下方及閘極流道導體952下方)及一第二凹陷部分(其可具有安置於場介電質974下方及源極流道導體954下方之至少一部分)。
介電部分977A可為場介電質974之一部分。介電部分977A可安置在導通體951周圍(例如,可界定其周圍之一周界)。介電部分977A可與閘極介電部分942接觸或可安置於閘極介電部分942上。
在此實施方案中,橫向溝渠983A可用於複數個溝渠910中之一或多者之自對準蝕刻。特定而言,用於形成橫向溝渠983A之一第一遮罩可與用於形成複數個溝渠910之一第二遮罩重疊。因此,第一遮罩與第二遮罩之未對準可因該重疊而不成問題,該重疊將導致橫向溝渠983A仍與複數個溝渠910(或其端部)中之一或多者交叉。圖10L中展示重疊之一圖解(自一遮蔽角度)。如圖10L中所展示,複數個溝渠910之端部929與橫向溝渠983A交叉。
返回參考圖10B,在此實施方案中,周界溝渠910L及橫向溝渠983A各自不包含一屏蔽介電質。儘管未展示,但在某些實施方案中,周界溝渠910L之至少一部分及/或橫向溝渠983A之至少一部分可包含一屏蔽電極(例如,電浮動屏蔽電極、一凹陷屏蔽電極)之一部分。
圖10C係沿著線Q2切開之台面區域960A之一側視剖面圖。在此剖面圖中,井摻雜劑區域962A在源極流道導體954下方及閘極流道導體952下方延伸。在此實施方案中,井摻雜劑區域962A接觸包含於橫向溝渠983A中之介電部分976A。根據先前實例,用線961圖解說明其中可擴展井摻雜劑區域962A之一區。
如上文所提及,用線961圖解說明其中可擴展井摻雜劑區域962A之一區。換言之,井摻雜劑區域962A可一直擴展至(例如,可延伸至、可一直安置至且鄰接或接觸)周界溝渠990A、990B中之一或多者。井摻雜劑區域可經擴展而超出(例如,可延伸而超出、可經安置而超出)周界溝渠990A、990B中之一或多者。與圖10A至圖10K相關聯之額外圖中圖解說明線961。
井摻雜劑區域962A可截短至(例如,可延伸至、可一直安置至且鄰接或接觸)閘極電極920A之左邊緣與屏蔽電極933A之左邊緣之間的端部。
沿著線Q3切開之台面區域960G之剖面圖中圖解說明類似結構及特徵,如圖10G中所圖解說明。在圖10G中,台面區域960G整體安置於終止區域904內。因此,源極流道導體954具有可與台面區域960G絕緣(例如,不接觸其)之一實質上扁平底部表面。源極流道導體954可經組態以使用(舉例而言)一或多個導通體與台面區域960G之至少一部分接觸。
圖10D係沿著線Q1切開之半導體裝置900之溝渠910A之一變化形式之一側視剖面圖。在此實施方案中,屏蔽電極930A與包含於橫向溝渠983A中之介電部分976A接觸。然而,屏蔽電極930A沿著溝渠910A之縱向軸D1具有一恆定厚度R22。在此實施方案中,終止區域904近似沿著橫向溝渠983A之一側壁對準。此外,屏蔽電極930A整體安置於作用區域902內,而非具有安置於終止區域904中之一第一部分及安置於作用區域902中之一第二部分。此外,IED 940之閘極介電部分942與包含於橫向溝渠983A中之介電部分976A接觸。在此等實施方案中,IED之閘極介電部分942可稱為且可充當一突出介電質(舉例而言,類似於圖9L中所展示之突出介電質974A)。
圖10E及圖10F圖解說明為圖10A中所圖解說明之溝渠910A之溝 渠結構之變化形式之側視剖面圖。如圖10E中所展示,與圖10F中所展示之閘極電極920A相比,閘極電極920A凹陷至一較小程度。因此,安置於閘極電極920A與層間介電質992之間的場介電質974在圖10E中比在圖10F中薄。
在圖10E內,作用區域902內之場介電質974之一第一部分具有小於包含於終止區域904中之場介電質974之一第二部分之一厚度的一厚度。亦如圖10E中所展示,場介電質974沿著閘極電極920A之一頂部表面具有一相對恆定厚度。
在圖10F內,作用區域902內之場介電質974之一第一部分具有近似與包含於終止區域904中之場介電質974之一第二部分之一厚度相同之一厚度。在圖10F中,場介電質974具有安置於屏蔽介電質930A之部分933A上方(且在ILD 992下方)之一第三部分,該第三部分具有小於場介電質974之第一部分及/或場介電質974之第一部分之厚度的一厚度。亦如圖10E中所展示,場介電質974沿著閘極電極920A之一頂部表面具有一相對恆定厚度。圖10B、圖10D、圖10E及圖10F中所圖解說明之特徵可以任何組合方式進行組合,惟相互排斥組合除外。
圖10H係溝渠910G之一側視剖面圖,其沿著圖10A中所展示之線Q4而切開。在此實施方案中,溝渠910G整體安置於終止區域904內。如圖10H中所展示,屏蔽電極930G具有沿著溝渠910G之一底部自介電質970G延伸至場氧化物974之一厚度。場氧化物974可沿著平面D4對準。安置於溝渠910G內之屏蔽電極930G可係凹陷的。
圖10I係毗鄰於端部溝渠910C之一台面區域960G之一側視剖面圖,其沿著圖10A中所展示之線Q5而切開。在此實施方案中,台面區域960G安置於摻雜區域938外側。因此,台面區域960G中不包含一井摻雜劑區域。
圖10J係端部溝渠910C之一側視剖面圖,其沿著圖9A中所展示之 線Q6而切開。端部溝渠910C具有安置於其中之一介電質970C。儘管未展示,但在某些實施方案中,端部溝渠910C之至少一部分可包含一屏蔽電極。端部溝渠910C可具有近似與(舉例而言)溝渠910A之一長度相同之一長度(沿著縱向方向D1)。
圖10J係橫向溝渠983A之一側視剖面圖,其沿著圖9A中所展示之線Q7(沿著縱向軸D2)而切開。橫向溝渠983A具有安置於其中之一介電質973A(例如,自橫向溝渠983A之一底部至橫向溝渠983A之一頂部)。儘管未展示,但在某些實施方案中,橫向溝渠983A之至少一部分可包含一屏蔽電極。橫向溝渠983A可具有近似與(舉例而言)溝渠910A之一長度相同之一長度(沿著縱向方向D1)。
圖10M係圖10H之一變化形式。如圖10M中所展示,半導體裝置900包含經凹陷之一介電部分974G(類似於或相同於安置於圖9M中所展示之屏蔽電極930G上方之介電質)。因此,屏蔽電極930G之一部分凹陷至低於介電部分974G(例如,突出介電質),且介電部分974G耦合至包含於橫向溝渠983A中之介電部分976A。圖10O中展示包含一介電部分974A(其與圖10M中所展示之介電部分974G對應)之半導體裝置900之又一變化形式。圖10O係圖10B之一變化形式,且不包含屏蔽電極930A之部分933A。
圖10N圖解說明半導體裝置900之另一變化形式。如圖10N中所展示,井摻雜劑區域962A之一邊緣964G藉由具有一長度R24之一間隙(例如,一半導體區域)而與橫向溝渠983A(例如,橫向溝渠983A之一側壁)分離。長度R24可小於或等於長度R25(圖10M或圖10O中所展示)或者大於長度R25。長度R24可小於或等於自橫向溝渠983A至閘極電極920A之一邊緣之長度R29(圖10E中所展示)或者大於長度R29。諸如圖10F之其他圖中亦展示長度R29。在此實施方案中,為獲得期望電荷平衡,一長度R24(其可稱為一橫向平衡長度)等於或大於深度R3 (圖10B、圖10D、圖10E、圖10F及圖10O中所展示)。
在與圖10A相關聯之此實施方案中,沿著線Q8至Q10之剖面之一般特徵類似於圖9I至圖9K及圖9N中所圖解說明之沿著切線Q8至Q10之特徵。因此,結合圖10A未展示沿著線Q8至Q10之剖面圖。
圖11A至圖11E係圖解說明圖9A至圖9N及圖10A至圖10O中所展示之半導體裝置900之特徵中之至少某些特徵之變化之圖式。因此,通常維持圖9A至圖9N及圖10A至圖10O中所包含之元件符號及特徵,且結合圖11A至圖11E不再闡述某些特徵。特定而言,圖11B至圖11E分別圖解說明沿著切線Q8至Q10之變化形式。
如圖11A中所展示,周界溝渠910L包含沿著縱向軸D1對準之一部分,該部分包含於複數個溝渠910內。周界溝渠910L不同於周界溝渠990A、990B,此乃因周界溝渠910L填充有介電質(且不包含一屏蔽電極)而周界溝渠990A、990B各自包含一屏蔽電極。
此外,如圖11A至圖11M中所展示,端部溝渠910C耦合至一橫向溝渠983A。端部溝渠910C及橫向溝渠983A可統稱為具有一橫向部分之一周界溝渠。
在此實施方案中,端部溝渠910C之至少一部分耦合至在內部溝渠917最外部之溝渠910G(例如,與其重疊)。端部溝渠910C及溝渠910G沿著縱向軸D1耦合。因此,半導體裝置900中不包含端部溝渠910C與溝渠910G之間的一台面區域。換言之,端部溝渠910C及溝渠910G經組合以形成一單個溝渠結構。
圖11B係沿著線Q8(圖11A中所展示)正交於複數個溝渠910穿過主要溝渠部分912而切開之一側視剖面圖。在此實施方案中,閘極流道導體952安置於複數個溝渠910上方,且線Q8沿著來自複數個溝渠910之內部溝渠917之一相對淺部分交叉。端部溝渠910L及910C兩者(亦即,端部溝渠913)包含一介電質而不具有一屏蔽電極,而沿著此 切線Q8之複數個溝渠910之其餘部分(其包含內部溝渠917)各自包含一屏蔽電極。此外,端部溝渠910L、910C之深度R12大於包含屏蔽電極之溝渠之其餘部分(例如,非端部溝渠、內部溝渠917)之一深度。
如圖11B中所展示,端部溝渠910C耦合至溝渠910G。換言之,端部溝渠910C之一輪廓與作用溝渠910G之一輪廓交叉或重疊其。溝渠910G具有比端部溝渠910C之深度R12淺之一深度R23。此外,溝渠910G包含一屏蔽電極(沿著溝渠910G之剖面中心線),而端部溝渠910C不包含一屏蔽電極(例如,不包含一屏蔽電極、沿著溝渠910C之剖面中心線包含一介電質)。端部溝渠910C可包含一屏蔽電極(例如,一凹陷電極、電浮動屏蔽電極等)。溝渠910G可填充有一介電質(沿著溝渠910G之剖面中心線),以使得溝渠910G之至少此剖面圖中不包含屏蔽電極。
由端部溝渠910C及溝渠910G界定之單個溝渠結構可具有兩個凹部或溝渠底部(或凹坑),其中單個溝渠結構中之溝渠中之一者之深度大於單個溝渠結構中之另一溝渠(或者毗鄰或經耦合溝渠)之一深度。在圖11B中所展示之實施方案中,溝渠910C之深度大於溝渠910G及910K。儘管未展示,但溝渠910G之深度可大於溝渠910C,溝渠910G之深度可大於溝渠910K,或溝渠910G之深度可大於溝渠910K及910C兩者。由於兩個溝渠結構重疊,因此經組合溝渠(例如,溝渠910G及端部溝渠910C)可界定一點911(或頂點)。溝渠(諸如溝渠910G及910C)之重疊可包含於本文中所闡述之實施例中之任一者中,諸如與圖3A至圖7J、圖9A至圖10O及/或圖12A至圖17J相關聯之彼等實施例。
如圖11B中所展示,內部溝渠917之間的台面區域包含井摻雜劑區域。在此實施方案中,台面區域960G(及井摻雜劑區域962G)可為一接地或電浮動台面區域。台面區域960G(及井摻雜劑區域962G)可耦合至一源極電位。在某些實施方案中,一或多個端部溝渠(諸如端 部溝渠913)之間的一台面區域及/或過渡區域溝渠(諸如過渡區域溝渠915)之間的一台面區域可電浮動或接地。一或多個端部溝渠之間的台面區域及/或過渡區域溝渠之間的台面區域可耦合至一源極電位。此外,在某些實施方案中,安置於過渡區域溝渠915與端部溝渠913之間的一台面區域可電浮動或接地。安置於過渡區域溝渠915與端部溝渠913之間的台面區域可耦合至一源極電位。
在此實施方案中,端部溝渠913中之每一者之寬度大於內部溝渠917之寬度。舉例而言,如圖11B中所展示,主要溝渠部分中之端部溝渠910L具有大於溝渠910E之主要溝渠部分之寬度R8的一寬度R26。此外,如圖11B中所展示,端部溝渠910C及溝渠910G之組合之一寬度R27大於端部溝渠910L之寬度R26。儘管未展示,但端部溝渠910C及/或溝渠910G可具有經界定以使得端部溝渠910C及溝渠910G之組合之寬度R27等於或小於端部溝渠910L之寬度R26的一寬度。在其他實施方案中,溝渠910G之寬度可大於或小於溝渠910K。
圖11C係沿著線Q9(圖11A中所展示)正交於複數個溝渠910穿過主要溝渠部分912在閘極流道導體952與源極流道導體954之間切開之一側視剖面圖。此視圖中包含來自複數個溝渠910之內部溝渠917之不同類型。端部溝渠913包含一介電質而不具有一屏蔽電極,而沿著此切線Q9之複數個溝渠910之其餘部分各自包含至少一屏蔽電極。特定而言,可稱為過渡區域溝渠915(其包含於內部溝渠917中)之溝渠910G及910K兩者皆包含接地之一屏蔽電極且各自不包含一閘極電極。其餘溝渠(不包含端部溝渠913及過渡區域溝渠915)各自包含一閘極電極以及一屏蔽電極。由於此實施方案中應用上文相對於切線Q9所闡述之特徵中之諸多特徵,因此此處將不再闡述其。
圖11D係沿著圖11A中所展示之線G10穿過終止區域904且進入至作用區域902中而切開的複數個溝渠910之主要溝渠部分912之一側視 剖面圖。複數個溝渠910之剖面圖之一部分包含於終止區域904中,且複數個溝渠910之剖面圖之一部分包含於作用區域902中。由於此實施方案中應用上文相對於切線Q10所闡述之特徵中之諸多特徵,因此此處將不再闡述其。
圖11E係圖11D之一變化形式之一側視剖面圖,其在溝渠910G中包含一凹陷屏蔽電極。此等凹陷屏蔽電極可包含於溝渠(例如,(舉例而言)圖11B至圖11D中所圖解說明之溝渠910G、910K、910I及/或等等)中之一或多者中。儘管圖11E中未展示,但在某些實施方案中,溝渠910G及910K中之一或多者可為作用溝渠(其包含一閘極電極及一屏蔽電極)。
圖12A至圖12L係圖解說明上文所闡述之半導體裝置900之特徵中之至少某些特徵之變化之圖式。因此,通常維持上文結合半導體裝置900所闡述之元件符號及特徵,且結合圖12A至圖12L不再闡述某些特徵。儘管在圖12A至圖12L中所展示之實施方案中不包含周界溝渠910L(圖10A至圖11E中所展示),但可視情況包含其。
如圖12A至圖12L中所展示,端部溝渠910C耦合至橫向溝渠983A。端部溝渠910C及橫向溝渠983A可統稱為具有一橫向部分之一周界溝渠。端部溝渠910C及/或橫向溝渠983A可使用相同蝕刻程序或多個單獨蝕刻程序而產生。
圖12B係圖解說明沿著線Q1切開之半導體裝置900之一側視剖面圖之一圖式。溝渠910A包含安置於其中之介電質970A。如圖12B中所展示,閘極電極920A及屏蔽電極930A安置於溝渠910A中,且由電極間介電質940之至少一部分分離(例如,藉由其而絕緣)。在此實施方案中,一屏蔽電極989A安置於橫向溝渠983A內。在圖12B中,屏蔽電極930A近似具有一恆定厚度。屏蔽電極930A可具有沿著縱向軸D1變化之一厚度。
安置於橫向溝渠983A內之介電部分976A具有近似等於包含於溝渠910A中之介電質970A之厚度R2的一底部厚度R31。厚度R31係沿著橫向溝渠983A之一中心線而量測且在安置於橫向溝渠983A內之屏蔽電極989A之一底部表面與橫向溝渠983A之一底部表面之間進行量測。厚度R31可不同於(例如,大於、小於)厚度R2。
橫向溝渠983A之介電部分976A耦合至包含於溝渠910A中之介電質970A。介電部分976A及介電質970A可使用一或多個不同介電質形成程序(例如,一熱介電質形成程序、一沈積程序)而形成。因此,介電部分976A及介電質970A可為不同介電質。
圖12C係沿著線Q2切開之台面區域960A之一側視剖面圖。在此剖面圖中,井摻雜劑區域962A在源極流道954下方及閘極流道導體952下方延伸。在此實施方案中,井摻雜劑區域962A接觸包含於橫向溝渠983A中之介電部分976A。井摻雜劑區域962A之邊緣964A類似於(舉例而言)圖10N中所展示與橫向溝渠983A分離(藉由一間隙(例如,一半導體區域))。在此實施方案中,為獲得期望電荷平衡,該分離(其可稱為一橫向平衡長度)等於或大於深度R3(圖12B、圖12D、圖12E及圖12G中所展示)。
沿著線Q3切開之台面區域960G之剖面圖中圖解說明類似結構及特徵,如圖12F中所圖解說明。在圖12F中,台面區域960G整體安置於終止區域904內。井摻雜劑區域962G之邊緣964G類似於(舉例而言)圖10N中所展示與橫向溝渠983A分離(藉由一間隙(例如,一半導體區域))。
圖12D係沿著線Q1切開之半導體裝置900之溝渠910A之一變化形式之一側視剖面圖。在此實施方案中,屏蔽電極930A及閘極電極920A具有類似於圖10B中所展示之組態之一組態。除結合圖10B所闡述之特徵之外,此剖面圖亦圖解說明閘極電極920A可視情況具有一 恆定厚度而不具有一凹陷部分。屏蔽電極930A之部分933A在溝渠910A內具有高於在溝渠910A內凹陷之屏蔽電極930A之部分931A之一頂部表面之一垂直高度(或頂部表面)。屏蔽電極930A之部分933A在溝渠910A內亦具有大於屏蔽電極930A之部分931A之一厚度的一厚度(例如,垂直厚度)。部分933A沿著橫向溝渠983A(用一虛線圖解說明)之一輪廓(例如,一側壁輪廓)垂直延伸。屏蔽電極930A之部分933A具有安置於閘極電極920A(及閘極介電部分942)之一邊緣與橫向溝渠983A之間的一部分。
圖12E係沿著線Q1切開之半導體裝置900之溝渠910A之另一變化形式之一側視剖面圖。在此實施方案中,屏蔽電極930A及閘極電極920A具有類似於圖12B中所展示之組態之一組態。除結合(舉例而言)圖10B及圖12B所闡述之特徵之外,此剖面圖亦圖解說明屏蔽電極989A可視情況為一凹陷屏蔽電極(或一非凹陷電極(未展示))。如圖12E中所展示,閘極電極920A具有交叉於(例如,接觸、重疊)橫向溝渠983A之一邊緣。此外,屏蔽電極930A具有交叉於(例如,接觸、重疊)橫向溝渠983A之一邊緣。閘極電極920A之邊緣與屏蔽電極930A之邊緣垂直地對準,且閘極電極920A之邊緣及屏蔽電極930A之邊緣與橫向溝渠983A之一側壁(例如,用一虛線展示之一側壁輪廓)垂直地對準。
圖12G係沿著線Q4切開之半導體裝置900之溝渠910G之另一變化形式之一側視剖面圖。在此實施方案中,屏蔽電極930A具有類似於圖10H中所展示之組態之一組態。除結合(舉例而言)圖10H所闡述之特徵之外,此剖面圖圖解說明屏蔽電極989A可視情況為一凹陷屏蔽電極(或一非凹陷電極(未展示))。
圖12H係沿著線Q4切開之半導體裝置900之溝渠910G之另一變化形式之一側視剖面圖。在此實施方案中,屏蔽電極930G具有一凹陷 部分936G及一非凹陷部分937G。屏蔽電極930G之凹陷部分936G具有小於屏蔽電極930G之非凹陷部分937G之一厚度R34的一厚度R33。如圖12H中所展示,場介電質974係在屏蔽電極930G之凹陷部分936G上方(例如,凹陷部分936G與ILD 992之間)具有大於場介電質974在屏蔽電極930G之非凹陷部分937G上方(例如,非凹陷部分937G與ILD 992之間)之一厚度的一厚度之一部分。
如圖12H中所展示,凹陷部分936G之一頂部表面可近似與屏蔽電極989A(其由一虛線圖解說明)之一頂部表面對準(例如,水平地對準)。然而,屏蔽電極989A之一底部表面可比屏蔽電極930G之部分936G之一底部表面深。屏蔽電極989A之底部表面可近似與屏蔽電極930G之部分936G之底部表面相同或小於屏蔽電極930G之部分936G之底部表面。凹陷部分936G之頂部表面可不與屏蔽電極989A之頂部表面對準。屏蔽電極989A可視情況為一非凹陷電極(未展示)。
在某些實施方案中,屏蔽電極930G(在可稱為一突出介電質之介電部分974G之下方且與其對應)之凹陷部分936G之一長度R35可安置於終止區域904內。在此實施方案中,屏蔽電極930G之凹陷部分936G之長度R35具有安置於閘極流道導體952下方(例如,垂直安置於閘極流道導體952下方)之至少一第一部分及安置於源極流道導體954下方(例如,垂直安置於源極流道導體954下方)之一第二部分。在某一實施方案中,屏蔽電極930G之凹陷部分936G之長度R35具有安置於閘極流道導體952下方(例如,垂直安置於閘極流道導體952下方)之至少一第一部分且不具有安置於源極流道導體954下方(例如,垂直安置於源極流道導體954下方)之一第二部分。凹陷部分936G可在閘極流道導體952下方終止。屏蔽電極930G之凹陷部分936G之長度R35可延伸至作用區域902中。因此,在某些實施方案中,屏蔽電極930G之凹陷部分936G之至少一部分可安置於終止區域904內,且屏蔽電極930G之凹陷 部分936G之一部分可安置於作用區域902內。屏蔽電極930G可沿著溝渠910G之一相對大部分(或幾乎其一整體)凹陷,如圖12L中所展示。
圖12I係端部溝渠910C之一側視剖面圖,其沿著圖9A中所展示之線Q6而切開。端部溝渠910C具有一屏蔽電極930C及安置於其中之介電質970C。端部溝渠910C可具有近似與(舉例而言)溝渠910C之一長度相同之一長度(沿著縱向方向D1)。在此實施方案中,介電質970C沿著溝渠970C之一端部表面(例如,一垂直端部表面)具有近似等於沿著該溝渠之底部表面之厚度R31的一厚度R37。厚度R37及厚度R31可近似與(舉例而言)圖12B中所展示之厚度R2相同。厚度R37及/或厚度R31可不同於(例如,大於、小於)(舉例而言)圖12B中所展示之厚度R2。
儘管圖12I中未展示,但屏蔽電極930C(或其一部分)可在溝渠910C內凹陷。在此等實施方案中,屏蔽電極930C之厚度可小於圖12I中所展示之厚度。屏蔽電極930C可電浮動或可經由源極流道導體954耦合至一源極電位。由於橫向溝渠983A之特徵(及選項)幾乎等於端部溝渠910C之特徵,因此未展示沿著線Q7切開之橫向溝渠983A之一剖面圖。
圖12J係沿著線Q9(圖12A中所展示)正交於複數個溝渠910在閘極流道導體952與源極流道導體954之間切開之一側視剖面圖。此視圖中包含來自複數個溝渠910之內部溝渠917之不同類型。端部溝渠910C包含一屏蔽電極930C(沿著一垂直中心線),且沿著此切線Q9之複數個溝渠910之其餘部分各自包含至少一屏蔽電極。
圖12K係圖解說明圖12E中所展示之半導體裝置900之部分之一變化形式之一圖式。如圖12K中所展示,半導體裝置900包含一介電部分974A(類似於結合(舉例而言)圖9及圖10所闡述之部分(例如,突出介電質))。介電部分974A耦合至包含於橫向溝渠983A中之介電部分976A。
圖10N圖解說明半導體裝置900之另一變化形式。如圖10N中所展示,井摻雜劑區域962A之一邊緣964G藉由具有一長度R24之一間隙而與橫向溝渠983A(例如,橫向溝渠983A之一側壁)分離。長度R24可小於或等於長度R25(圖10M或圖10O中所展示)或者大於長度R25。長度R24可小於或等於自橫向溝渠983A至閘極電極920A之一邊緣之長度R29(圖10E中所展示)或者大於長度R29。諸如圖10F之其他圖中亦展示長度R29。
圖13A至圖13L係圖解說明圖9A至圖9N中所展示之半導體裝置900之特徵中之至少某些特徵之變化之圖式。因此,通常維持圖9A至圖9N中所包含之元件符號及特徵,且結合圖13A至圖13L不再闡述某些特徵。
如圖13A至圖13L中所展示,電容減小溝渠998(其包含電容減小溝渠998A至998E)安置於閘極流道導體952下方。亦如至少圖13A中所展示,表面閘極觸點953安置於電容減小溝渠998與閘極流道導體952之間。在此實施方案中,一表面閘極電極922包含於半導體裝置900中。一井植入(其由摻雜區域938A界定)至少部分地由表面閘極電極992阻斷。在某些實施方案中,表面電極922之至少一部分可凹陷至低於一台面區域。在其他實施方案中,氧化物填充之溝渠安置於裝置閘極墊(未展示)中之表面閘極多晶矽下方。
圖13B係圖解說明沿著線Q1切開之半導體裝置900之一側視剖面圖之一圖式。如圖13B中所展示,電容減小溝渠998各自具有近似等於周界溝渠910L及/或橫向溝渠983A之深度R1的一深度。電容減小溝渠998中之每一者亦具有近似等於周界溝渠910L(及橫向溝渠983A)之寬度R19的一寬度。在某些實施方案中,電容減小溝渠998中之一或多者可使用用於形成周界溝渠910L及/或橫向溝渠983A之相同程序而形成。
在某些實施方案中,電容減小溝渠998中之一或多者可具有不同於周界溝渠910L及/或橫向溝渠983A之一深度及/或一寬度。舉例而言,電容減小溝渠998中之一或多者可具有類似於周界溝渠990A及/或990B之一深度及/或一寬度。在某些實施例中,電容減小溝渠998中之一或多者可包含一屏蔽電極(未展示)。
圖13K中展示包含屏蔽電極997之圖13B中所展示之電容減小溝渠998中之一或多者之一實例。在某些實施方案中,並非全部之電容減小溝渠998可包含一屏蔽電極997。在此實施方案中,屏蔽電極997在電容減小溝渠998內凹陷。屏蔽電極997可在電容減小溝渠998內不凹陷。一或多個屏蔽電極997可包含於(舉例而言)圖13C、圖13D、圖13E及/或圖13F中所展示之電容減小溝渠998中之一或多者中。圖13L中展示沿著電容減小溝渠998E(切口Q6)之屏蔽電極997之一剖面圖。
返回參考圖13B,一表面閘極電極922安置於電極間介電質992與電容減小溝渠998之間。磊晶層908之至少一部分藉由場介電質974而與表面閘極電極922絕緣。場介電質974之至少一部分安置於表面閘極電極922與電容減小溝渠998中之一或多者之間。
由於電容減小溝渠998安置於閘極流道導體953與一汲極(未展示)之間,因此電容減小溝渠998可減小一閘極至汲極電容。在某些實施方案中,類似於電容減小溝渠998之一或多個電容減小溝渠可形成於(舉例而言)一閘極墊(未展示)下方。
圖13C係沿著線Q2切開之台面區域960A之一側視剖面圖。在此剖面圖中,井摻雜劑區域962A在源極流道導體954下方延伸。在此實施方案中,井摻雜劑區域962A接觸包含於橫向溝渠983A中之介電部分976A。根據先前實例,用線961圖解說明其中可擴展井摻雜劑區域962A之一區。
如圖13C中所展示,井摻雜劑區域962A藉由磊晶層908之至少一 部分而與(舉例而言)橫向溝渠983A分離。在某些實施方案中,井摻雜劑區域962A與橫向溝渠983A之間的一距離可小於圖13C中所展示或大於圖13C中所展示。
沿著線Q3(圖13D中所展示)切開之台面區域960G之剖面圖中圖解說明類似結構及特徵(如包含於圖13C中)。在圖13D中,台面區域960G整體安置於終止區域904內。
圖13E係溝渠910G之一側視剖面圖,其沿著圖13A中所展示之線Q4而切開。在此實施方案中,溝渠910G整體安置於終止區域904內。如圖13E中所展示,屏蔽電極930G具有沿著溝渠910G之一底部自介電質970G延伸至場氧化物974之一厚度。場氧化物974可沿著平面D4對準。安置於溝渠910G內之屏蔽電極930G可係凹陷的。
圖13E係沿著圖13A中所展示之線Q5切開之一側視剖面圖。此剖面圖之至少一部分交叉於電容減小溝渠、周界溝渠910L及橫向溝渠983A。此外,此剖面圖之至少一部分係為一介電質填充之溝渠之一長溝渠910C。
圖13G係沿著圖13A中所展示之線Q6切開之一側視剖面圖。此剖面圖沿著電容減小溝渠998E對準。如圖13G中所展示,電容減小溝渠998E具有一端部959,該端部沿著一水平方向一直延伸至或幾乎至閘極流道導體952(其垂直地位於端部959上方)之一邊緣958。因此,電容減小溝渠998E之端部959可安置於閘極流道導體952之至少一部分下方(例如,垂直安置於該至少一部分下方)。在某些實施例中,電容減小溝渠998E之端部959可延伸而超出閘極流道導體952之邊緣958,以使得當自上方觀看時,電容減小溝渠998E之端部959不垂直地安置於閘極流道導體952之一區下方。類似地,當自上方觀看時,電容減小溝渠998E之端部959可安置於由表面閘極電極922界定之一區下方或可延伸而超出該區。
圖13G係沿著圖13A中所展示之線Q7切開之一側視剖面圖。此剖面圖交叉於周界溝渠910L且沿著橫向溝渠983A對準。如圖13G中所展示,周界溝渠910L及橫向溝渠983A兩者皆安置於表面閘極電極922下方。
圖13I係沿著線Q8(圖13A中所展示)正交於複數個溝渠910而切開之一側視剖面圖。在此實施方案中,內部溝渠之間的台面區域不包含一井摻雜劑。在此實施方案中,表面閘極電極922安置於複數個溝渠910上方,且線Q8沿著來自複數個溝渠910之內部溝渠917之一相對淺部分交叉。端部溝渠910L及910C兩者(亦即,端部溝渠913)包含一介電質而不具有一屏蔽電極,而沿著此切線Q8之複數個溝渠910之其餘部分(其包含內部溝渠917)各自包含一屏蔽電極。此外,端部溝渠910L、910C之深度R12大於包含屏蔽電極之溝渠之其餘部分(例如,非端部溝渠、內部溝渠917)之一深度。
圖13J係沿著圖13A中所展示之線Q9穿過終止區域904且進入至作用區域902中而切開的複數個溝渠910之一側視剖面圖。複數個溝渠910之剖面圖之一部分包含於終止區域904中,且複數個溝渠910之剖面圖之一部分包含於作用區域902中。由於此實施方案中應用上文相對於切線Q9所闡述之特徵中之諸多特徵,因此此處將不再闡述諸多元件。
如圖13J中所展示,井摻雜劑區域962G使用一源極觸點957G接觸至源極流道導體954。因此,內部溝渠917中之最外溝渠(最靠近於周界溝渠990A、990B)與經由源極觸點957G接觸至源極流道導體954之井摻雜劑區域962G接觸。在此實施方案中,內部溝渠917中之最外溝渠係耦合至端部溝渠910C之溝渠910G。在某些實施例中,內部溝渠917中之最外溝渠(其可毗鄰於電耦合至一源極之一井摻雜劑區域)可為不耦合至一端部溝渠之一獨立溝渠。
圖14A至圖14K係圖解說明用於製作一半導體裝置1400之一或多個特徵之一方法之側視剖面圖。半導體裝置1400可類似於上文所闡述之半導體裝置。該方法可稱為一單個硬遮罩程序。溝渠可沿著一縱向軸(例如,縱向軸D1)對準且可包含於一組平行溝渠(例如,圖3A中所展示之複數個溝渠310)中。
如圖14A中所展示,在一半導體基板(未展示)之一磊晶層1408上形成一第一遮罩1403。在第一遮罩1403之至少一部分上方形成一第二遮罩1404。在某些實施例中,第一遮罩1403可為一硬遮罩(例如,一基於氧化物之遮罩)(而非可為一軟遮罩之一聚合或其他有機材料)。圖14A圖解說明形成於磊晶層1408中之一溝渠1410(圖14B中所展示)之一部分1411。溝渠1410之部分1411可與一橫向溝渠、一周界溝渠、一溝渠延伸部分及/或等等相關聯。
在已形成溝渠1410之部分1411之後,移除第二遮罩1404,留下第一遮罩1403。開始部分1411及所曝露區域1407之蝕刻以形成圖14B中所展示之溝渠1410。
可修改本文中所闡述之處理步驟以使得一橫向溝渠可形成於溝渠1410之至少一部分內且沿垂直於該至少一部分之一方向。
圖14C圖解說明溝渠1410內之一介電質1471之形成。在於溝渠1410內形成介電質1471之前移除第一遮罩1403。
在此實施例中,由於第一部分1414比第二部分1410窄,因此介電質1471可填充溝渠1410之第一部分1414而給溝渠1410之第二部分1412之一側壁及一底部表面加襯。如圖14C中所展示,介電質1471之一邊緣1472偏離(例如,橫向偏離)溝渠1410之第一部分1414之一邊緣1413。
圖14D圖解說明溝渠1410中之一屏蔽電極1430之形成。在屏蔽電極1430已形成於溝渠1410內之後,可移除屏蔽電極1430之一部分,如 圖14E中所展示。屏蔽電極1430之一部分可經蝕刻以使屏蔽電極1430在溝渠1410內凹陷。儘管未展示,但在某些實施方案中,亦可形成一表面屏蔽電極。
如圖14F中所展示,屏蔽電極1430在溝渠1410內進一步凹陷。如圖14G中所展示,在已形成屏蔽電極1430之一輪廓之後,形成一介電質1476。儘管未展示,但在已形成電極間介電質1440之後,亦可形成一閘極介電質。
如圖14H中所展示,電極間介電質1440可使用一CMP程序或一蝕刻程序之任何組合而界定及凹陷。如圖14H中所展示,電極間介電質1440在溝渠1410之第二部分1412內凹陷。
在已形成電極間介電質1440之一輪廓之後,如圖14H中所展示,可形成一閘極電極1420,如圖14I中所展示。閘極電極1420經凹陷以形成圖14J中所展示之閘極電極1420輪廓。在此實施方案中,形成一表面閘極電極1422及一通道截斷環1494。
如圖14K中所展示,形成一層間介電質1492。圖14K中展示一閘極流道導體1452及一源極流道導體1454。可形成至閘極流道導體1452及源極流道導體1454之導通體。
圖15A至圖15O係圖解說明用於製作一半導體裝置1500之一或多個特徵之另一方法之側視剖面圖。半導體裝置1500可類似於上文所闡述之半導體裝置。在某一實施方案中,由圖15A至圖15O所圖解說明之方法可稱為雙溝渠終止程序,此乃因形成一第一溝渠且稍後形成與第一溝渠自對準之一第二溝渠。該等側視剖面圖中所圖解說明之溝渠可沿著一縱向軸(例如,縱向軸D1)對準且可包含於一組平行溝渠(例如,圖3A中所展示之複數個溝渠310)中。
如圖15A中所展示,在一半導體基板(未展示)之一磊晶層1508上形成一遮罩1503。磊晶層1508可形成於半導體基板之頂部內或其上。 在某些實施例中,遮罩1503可為一硬遮罩。圖15A圖解說明穿過遮罩1503使用一蝕刻程序形成於磊晶層1508中之終止溝渠1511(其包含溝渠1511A至1511C)。在某些實施例中,終止溝渠1511中之一或多者可為一橫向溝渠(例如,圖3A中所展示之橫向溝渠380A、圖7A中所展示之橫向溝渠383A)、一周界溝渠(例如,圖3A中所展示之周界溝渠390A、圖9A中所展示之周界溝渠910L)、一溝渠延伸部分(例如,圖3A中所展示之溝渠延伸部分314A)及/或等等。
在此實施方案中,終止溝渠1511包含三個單獨終止溝渠。在某些實施方案中,可形成三個以下終止溝渠(例如,一單個終止溝渠、一對終止溝渠)或一系列終止溝渠(諸如圖13中所展示之彼等終止溝渠)。在某些實施例中,終止溝渠1511C可稱為一橫向溝渠。
在已形成終止溝渠1511之後,移除遮罩1503並在終止溝渠1511內且在磊晶層1508之一表面1507上形成一介電質1579,如圖15B中所展示。在此實施方案中,介電質1579之部分1578(包含部分1578A至1578C)形成於終止溝渠1511內,且介電質1579之一部分1577形成於磊晶層1508之表面1507上。介電質1579之部分1578可稱為介電部分。
在某些實施例中,介電質1579可使用一或多個不同介電質形成程序而形成。舉例而言,介電質1571(其可為一個氧化物)之一第一部分可使用一熱生長程序而形成,且介電質1571之一第二部分可使用一沈積程序(例如,一次大氣壓化學汽相沈積(SACVD)程序)而形成,或反之亦然。介電質1579可包含一硼矽玻璃(BSG)。
在終止溝渠1511已填充有介電質1579之介電部分1578之後,移除安置於沿著平面D4對準之磊晶層1508之表面1507(例如,一頂部表面)上之介電質1579之部分1577。安置於終止溝渠1511內且實質上沿著平面D4對準之介電部分1578保持處於終止溝渠1511內且曝露介電部分1578之頂部表面。舉例而言,安置於終止溝渠1511A內之介電部 分1578A中之一者可具有在移除部分1577時所曝露之一頂部表面。在某些實施方案中,可使用一濕式蝕刻、一乾式蝕刻及/或一CMP程序之任何組合來移除部分1577。
如圖15C中所展示,在磊晶層1508之一表面之至少一部分上形成一遮罩1504(及其部分)。如圖15C中所展示,遮罩1504具有安置於介電部分1578之所曝露頂部表面上方之至少一部分。遮罩1504中之開口1509經形成(例如,經界定)以使得可將周界溝渠1590蝕刻至磊晶層1508中。此外,曝露磊晶層1508之一區域1506以使得可形成(例如,蝕刻)溝渠1510(或溝渠1510之一主要部分1512)之蝕刻。
如圖15D中所展示,使用遮罩1504在磊晶層1508中形成周界溝渠1590及溝渠1510。在某些實施例中,溝渠1510可稱為一作用溝渠或可具有安置於半導體裝置1500之一作用區內之至少一部分。如圖15D中所展示,周界溝渠1590中之一或多者具有近似等於溝渠1510之一深度N2的一深度N1。
在此實施例中,執行溝渠1510之蝕刻以使得溝渠1510可鄰接終止溝渠1511C且與其自對準。如圖15D中所展示,遮罩1504之一邊緣1501偏離安置於終止溝渠1511C中之介電部分1578C之一邊緣1518,以使得過蝕刻可保證溝渠1510甚至在具有稍微未對準之情況下亦鄰接終止溝渠1511C。換言之,安置於終止溝渠1511C中之介電部分1578C之一頂部表面並非全部可由遮罩1504覆蓋,以使得介電部分1578C之頂部表面之一部分被曝露以進行蝕刻。在某些實施例中,經曝露以進行蝕刻之介電質1578C之頂部表面之部分可沿著將與溝渠1510接觸之邊緣1518對準(或與其相連)。
儘管未展示,但可修改本文中所闡述之處理步驟以使得一橫向溝渠可在溝渠1510之至少一部分內被蝕刻且沿垂直於該至少一部分之一方向。橫向溝渠可使用用於形成終止溝渠1511之相同程序而形成。
使用一濕式蝕刻、一乾式蝕刻及/或一CMP程序之任何組合來移除遮罩1504(圖15D中所展示),如圖15E中所展示。在已移除遮罩1504之後,一介電質1571形成於溝渠1510內、終止溝渠1511上方及周界溝渠1590內。在某些實施例中,介電質1571可使用一或多個不同介電質形成程序而形成。舉例而言,介電質1571(其可為一個氧化物)之一第一部分可使用一熱生長程序而形成,且介電質1571之一第二部分可使用一沈積程序(例如,一次大氣壓化學汽相沈積(SACVD)程序)而形成。
如圖15F中所展示,沿著周界溝渠1590中之一或多者之一底部表面安置之介電質1571之一部分之一厚度可與沿著溝渠1510之一底部表面安置之介電質1571之一部分之一厚度相同或近似相同。
在形成介電質1571之後,包含於終止溝渠1511C中之介電部分1578C與介電質1571之一部分之寬度的一經組合寬度N3可大於圖15F中所展示之寬度且可大於介電部分1578C單獨之一寬度。
圖15G圖解說明溝渠1510中之一屏蔽電極1530之形成。在某些實施例中,屏蔽電極1530可使用一沈積程序(例如,一多晶矽沈積程序、一原位摻雜之(ISD)非晶多晶矽沈積程序)而形成於溝渠1510中及周界溝渠1590中之介電質1571上(例如,安置於介電質1571上)。在某些實施例中,若介電部分1578未完全填充終止溝渠1511中之一或多者,則屏蔽電極1530之至少一部分可包含於終止溝渠1511中之一或多者中。
在屏蔽電極1530已形成於溝渠1510內及周界溝渠1590中之後,可移除屏蔽電極1530之一或多個部分,如圖15H中所展示(以減小屏蔽電極1530之一厚度)。特定而言,可對屏蔽電極1530應用一化學機械拋光(CMP)程序以移除屏蔽電極1530之部分。在已執行CMP程序之後,屏蔽電極1530之部分可經蝕刻以使屏蔽電極1530在溝渠1510內凹 陷。儘管未展示,但在某些實施方案中,亦可形成一表面屏蔽電極之至少一部分。
如圖15I中所展示,屏蔽電極1530在溝渠1510內進一步凹陷。周界溝渠1590內之屏蔽電極1530亦可進一步凹陷。屏蔽電極1530可使用(舉例而言)一蝕刻程序而凹陷。屏蔽電極1530可經凹陷以具有類似於(舉例而言)圖9B或圖10B中所展示之輪廓的一輪廓。屏蔽電極1530可經凹陷以具有類似於(舉例而言)圖10O、圖9L、圖9M及/或圖12H中所展示之輪廓的一輪廓。
在已形成屏蔽電極1530之一輪廓之後,形成一介電質1576,如圖15J中所展示。介電質1576至少形成於介電質1571之一部分上。在某些實施例中,介電質1576可用於形成圖15K中所展示之一電極間介電質1540。在某些實施例中,介電質1576可使用一沈積程序(例如,一SACVD程序)、一熱形成程序及/或等等而形成。在某些實施例中,介電質1576可包含一硼矽玻璃(BSG)。在某些實施方案中,介電質1571及介電質1576中之一或多者可界定一場介電質(例如,圖3B中所展示之場介電質374)。儘管未展示,但在已形成電極間介電質1540之後,亦可形成一閘極介電質。
如圖15K中所展示,電極間介電質1540可使用一CMP程序或一蝕刻程序之任何組合而界定及凹陷。如圖15K中所展示,電極間介電質1540在溝渠1510之第二部分1512內凹陷。
在已形成電極間介電質1540之一輪廓之後,如圖15K中所展示,可形成一閘極電極1520,如圖15L中所展示。在某些實施例中,閘極電極1520可使用一沈積程序(例如,一多晶矽沈積程序、一原位摻雜之(ISD)非晶多晶矽沈積程序)而形成於溝渠1510中之電極間介電質1540上(例如,安置於電極間介電質1540上)。
閘極電極1520經凹陷以形成圖15M中所展示之閘極電極1520輪 廓。在此實施方案中,形成一表面閘極電極1522及一通道截斷環1594。可修改與閘極電極1520、電極間介電質1540及/或屏蔽電極1530相關聯之處理以界定一組不同輪廓(例如,圖12B、圖10O、圖10F、圖10E中所展示之輪廓)。
如圖15N中所展示,形成一層間介電質1592。在某些實施例中,舉例而言,層間介電質1592可為一硼磷矽玻璃(BPSG)層。圖15N中展示一閘極流道導體1552及一源極流道導體1554。亦可形成至閘極流道導體1552及源極流道導體1554之導通體。
圖15O圖解說明可使用圖15A至圖15N中所圖解說明之程序而產生之半導體裝置1500之一變化形式。在此變化形式中,一單個終止溝渠1511D(其可充當一橫向溝渠)形成於磊晶層1508內。此外,如圖15O中所展示,一表面屏蔽電極1532形成於半導體裝置1500內。
圖16A至圖16F係圖解說明用於製作半導體裝置1500之一或多個特徵之一方法之一變化形式之側視剖面圖。因此,通常維持圖15A至圖15O中所包含之元件符號及特徵,且結合圖16A至圖16F不再闡述某些特徵。在此實施方案中,用於產生該變化形式之程序使用直至圖15J之相同處理步驟。因此,在此實施方案中,圖16A與圖15J對應。結合圖16A至圖16F所闡述之程序變化可與不包含一表面屏蔽電極及/或一表面閘極電極之一半導體裝置之特徵中之至少某些特徵(諸如(舉例而言)圖9B及圖10B中所展示之特徵)對應。
如圖16B中所展示,移除介電質1571之至少一部分及介電質1576之至少一部分。移除介電質1571之部分及介電質1576之部分,直至半導體裝置1500之一表面實質上係平坦的且在磊晶層1508之平面D4內為止。半導體裝置1500可稱為係平坦化的。
如圖16B中所展示,可曝露先前由(舉例而言)介電質1571覆蓋之元件中之數個元件。舉例而言,可曝露包含於周界溝渠1590中之介電 質,介電部分1578中之一或多者可具有被曝露之頂部表面,可曝露安置於周界溝渠1590內之屏蔽電極,可曝露屏蔽電極1530之一頂部表面,及/或等等。
如圖16C中所展示,一電極間介電質1540自介電質1576而界定。電極間介電質1540可具有使用一CMP程序或一蝕刻程序之任何組合而界定之一輪廓。如圖16C中所展示,電極間介電質1540在溝渠1510之第二部分1512內凹陷。
在已形成電極間介電質1540之一輪廓之後,如圖16C中所展示,可形成一閘極介電質1575且可在閘極介電質1575上形成一閘極電極1520,如圖16D中所展示。在某些實施例中,閘極電極1520可使用一沈積程序(例如,一多晶矽沈積程序、一原位摻雜之(ISD)非晶多晶矽沈積程序)而形成於溝渠1510中之電極間介電質1540上及閘極介電質1575上(例如,安置於電極間介電質1540上及閘極介電質1575上)。
閘極電極1520使用一或多個遮蔽及/或凹陷步驟(例如,蝕刻步驟)而凹陷以形成圖16E中所展示之閘極電極1520之一輪廓。如圖16E中所展示,閘極電極1520具有兩個不同凹陷部分-一凹陷部分1523及一凹陷部分1522。因此,閘極電極1520之凹陷部分1523具有小於閘極電極1520之凹陷部分1522之一厚度。輪廓可類似於(舉例而言)圖10E及圖10F中所展示之閘極電極之輪廓。閘極電極1520可經修改具有一不同輪廓,諸如圖12B、圖10B及/或圖10D中所展示之輪廓。閘極電極1520可經凹陷以使得閘極電極1520跨越縱向長度具有一實質上恆定厚度。
如圖16F中所展示,形成一層間介電質1592。在某些實施例中,舉例而言,層間介電質1592可為一硼磷矽玻璃(BPSG)層。圖16F中亦形成且展示一閘極流道導體1552及一源極流道導體1554。亦可形成至閘極流道導體1552之一導通體1551及至源極流道導體1554之一導通體 (未展示)。
亦將理解,當一層稱為在另一層或基板上時,其可直接在另一層或基板上,或者亦可存在介入層。亦將理解,當一元件(諸如一層、一區域或一基板)稱為在另一元件上、連接至、電連接至、耦合至或電耦合至另一元件時,其可直接在另一元件上、連接或耦合至另一元件,或者可存在一或多個介入元件。相比而言,當一元件稱為直接在另一元件或層上、直接連接至或直接耦合至另一元件或層時,不存在介入元件或層。儘管在該詳細說明通篇中可能未使用術語直接在...上、直接連接至或直接耦合至,但展示為直接在...上、直接連接或直接耦合之元件可稱為此。可修正該申請案之申請專利範圍以陳述說明書中所闡述或圖中所展示之例示性關係。
如此說明書中所使用,除非就上下文而言明確地指示一特定情形,否則一單數形式可包含一複數形式。空間相對性術語(例如,在...上方(over)、在...之上(above)、上部(upper)、在...下方(under)、在...下面(beneath)、在...之下(below)、下部(lower)等等)意欲囊括除圖中所繪示之定向之外的裝置在使用或操作中之不同定向。在某些實施方案中,相對性術語在...之上(above)及在...之下(below)可分別包含垂直地在...之上(above)及垂直在...之下(below)。在某些實施方案中,術語毗鄰可包含橫向毗鄰於或水平毗鄰於。
本文中所闡述之各種技術之實施方案可以數位電子電路或者以電腦硬體、韌體、軟體或以其組合來實施。方法之部分亦可由特殊用途邏輯電路(例如,一FPGA(場可程式化閘陣列)或一ASIC(特殊應用積體電路))執行,且一設備可實施為特殊用途邏輯電路。
實施方案可實施於計算系統(包含一後端組件,例如,作為一資料伺服器;或包含一中間組件,例如,一應用程式伺服器;或包含一前端組件,例如,具有一使用者可經由其與一實施方案互動之一圖形 使用者介面或一Web瀏覽器之一客戶端電腦)或此類後端、中間或前端組件之任何組合中。組件可由任何數位資料通信形式或媒體(例如,一通信網路)互連。通信網路之實例包含一區域網路(LAN)及一廣域網路(WAN),例如網際網路。
某些實施方案可使用各種半導體處理及/或封裝技術來實施。某些實施例可使用與半導體基板(舉例而言,包含但不限於矽(Si)、砷化鎵(GaAs)、碳化矽(SiC)及/或等等)相關聯之各種類型之半導體處理技術來實施。
雖然如本文中所闡述已圖解說明瞭所闡述實施方案之某些特徵,但熟習此項技術者現在將能想出諸多修改、替代、改變及等效形式。因此,應理解,隨附申請專利範圍意欲涵蓋歸屬於該等實施方案之範疇內之所有此類修改及改變。應理解,已僅以實例方式而非限制方式呈現該等實施方案,且可做出形式及細節之各種改變。本文中所闡述之設備及/或方法之任何部分皆可以任何組合方式進行組合,惟相互排斥組合除外。本文所闡述之實施方案可包含所闡述之不同實施方案之功能、組件及/或特徵之各種組合及/或子組合。
100‧‧‧半導體裝置
102‧‧‧作用區域
104‧‧‧終止區域
106‧‧‧汲極觸點
107‧‧‧基板
108‧‧‧磊晶層
110A‧‧‧溝渠
111‧‧‧部分
112‧‧‧介電質
113‧‧‧部分
120‧‧‧屏蔽電極
130‧‧‧閘極電極
140‧‧‧電極間介電質
150‧‧‧部分
190‧‧‧周界溝渠
A1‧‧‧縱向軸
A2‧‧‧垂直軸
B1‧‧‧線

Claims (43)

  1. 一種設備,其包括:一半導體區域;一溝渠,其界定於該半導體區域內,該溝渠具有沿著一垂直軸對準之一深度且具有沿著正交於該垂直軸之一縱向軸對準之一長度,該溝渠具有包含於該半導體區域之一終止區域中之該長度之一第一部分且具有包含於該半導體區域之一作用區域中之該長度之一第二部分;及一介電質,其給該溝渠之一底部部分加襯,該介電質具有安置於該半導體區域之該終止區域中之一第一部分及安置於該半導體區域之該作用區域中之一第二部分,安置於該終止區域中之該介電質之該第一部分具有大於安置於該作用區域中之該介電質之該第二部分之一垂直厚度的一垂直厚度。
  2. 如請求項1之設備,其中該溝渠在該終止區域中具有正交於該垂直軸而對準且正交於水平軸而對準之一第一寬度,該溝渠在該作用區域中具有正交於該垂直軸而對準且正交於該水平軸而對準之一第二寬度,該溝渠之該第一寬度小於該溝渠之該第二寬度。
  3. 如請求項1之設備,其中該深度係在該作用區域中之一第一深度,該溝渠在該終止區域中具有比該第一深度淺之一第二深度。
  4. 如請求項1之設備,其中該深度係在該作用區域中之一第一深度,該溝渠在該終止區域中具有比該第一深度淺之一第二深度,該溝渠具有不同於該第一深度且不同於該第二深度之一第三深度。
  5. 如請求項1之設備,其中該縱向軸係一第一縱向軸,該溝渠係一第一溝渠,該深度係在該作用區域中之一第一深度,該溝渠在該終止區域中具有比該第一深度淺之一第二深度,該設備進一步包括:一第二溝渠,其沿著正交於該第一縱向軸之一第二縱向軸對準,該第二溝渠交叉於該第一溝渠,該第二溝渠具有一第三深度,該第三深度不同於該第一深度且不同於該第二深度。
  6. 如請求項1之設備,其中該溝渠係一第一溝渠,該設備進一步包括:一第二溝渠,其平行於該第一溝渠而對準;及一第三溝渠,其交叉於該第一溝渠且交叉於該第二溝渠,以使得該第一溝渠中之該介電質與安置於該第二溝渠中之一介電質接觸且與安置於該第三溝渠中之一介電質接觸。
  7. 如請求項1之設備,其中該溝渠係一第一溝渠,該設備進一步包括:一第二溝渠,其正交於該第一溝渠而對準且交叉於該第一溝渠,該第一溝渠在該第二溝渠之一第一側上具有大於該第二溝渠之一第二側上之一第二寬度的一第一寬度。
  8. 如請求項1之設備,其中該溝渠之該第一部分包含安置於其中之一電極,且該溝渠之該第二部分不包含一電極。
  9. 如請求項1之設備,其中該介電質之該第一部分具有在比該介電質之該第二部分之一底部表面之一深度深的一深度處之一底部表面。
  10. 如請求項1之設備,其中該溝渠係一第一溝渠且該介電質係一第一介電質該設備進一步包括: 一第二溝渠,其在平行於該第一溝渠之一方向而對準;及一第二介電質,其在垂直於該平行方向之一方向給橫向於該半導體區域之該作用區域之該第二溝渠之一底部部分加襯,該第二介電質具有實質上等於該第一溝渠中之該第一介電質之該第一部分之該垂直厚度的一厚度。
  11. 一種設備,其包括:一半導體區域;一第一溝渠,其界定於該半導體區域內,該溝渠具有包含於該半導體區域之一終止區域中之一第一部分且具有包含於該半導體區域之一作用區域中之一第二部分;一介電質,其給該溝渠之一底部部分加襯,該介電質具有安置於該半導體區域之該終止區域中之一第一部分及安置於該半導體區域之該作用區域中之一第二部分,安置於該終止區域中之該介電質之該第一部分具有與安置於該作用區域中之該介電質之該第二部分之一厚度不同之一厚度;及一第二溝渠,其平行於該第一溝渠而對準且具有交叉於該第一溝渠之一輪廓的一輪廓。
  12. 如請求項11之設備,其中該第一溝渠係包含一閘極電極及一屏蔽電極之一作用溝渠。
  13. 如請求項11之設備,其中該第一溝渠包含一屏蔽電極且不包含一閘極電極。
  14. 如請求項11之設備,其中該第二溝渠具有平行於該第一溝渠而對準之一第一部分,且該第二溝渠具有垂直於該第一溝渠而對準之一第二部分,該設備進一步包括:一摻雜劑井區域,其具有與該溝渠之該第二部分分離之一邊 緣。
  15. 如請求項11之設備,其中該第一溝渠包含一閘極電極及一屏蔽電極,該屏蔽電極具有在該作用區域中之一凹陷部分及在該終止區域中之一垂直延伸之部分。
  16. 如請求項11之設備,其中該第二溝渠具有平行於該第一溝渠而對準之一第一部分,且該第二溝渠具有垂直於該第一溝渠而對準之一第二部分,該設備進一步包括:一突出介電部分,其與安置於該第二溝渠之該第二部分中之一介電質接觸。
  17. 如請求項11之設備,其中該第二溝渠具有平行於該第一溝渠而對準之一第一部分,且該第二溝渠具有垂直於該第一溝渠而對準之一第二部分,該設備進一步包括:一閘極電極,其具有交叉於該第二溝渠之該第二部分之一輪廓之一邊緣;及一源極電極,其具有交叉於該第二溝渠之該第二部分之一輪廓之一邊緣。
  18. 一種方法,其包括:在一半導體基板之一磊晶層上形成一遮罩;形成一終止溝渠;在該終止溝渠內形成一第一介電質之一第一部分且在該磊晶層之一表面上形成該第一介電質之一第二部分;及形成一作用溝渠之至少一部分。
  19. 如請求項18之方法,其中該形成包含使用一第一遮罩而形成,該方法進一步包括: 移除該第一遮罩;自該磊晶層之該表面移除該第一介電質之該第二部分,以使得該第一介電質之該第一部分之一表面被曝露;在該磊晶層之至少該表面上及在該第一介電質之該第一部分之該所曝露表面上形成一第二遮罩;在該第二遮罩中形成一第一開口及一第二開口;經由該第二遮罩中之該第一開口形成一周界溝渠,經由該第二遮罩中之該第二開口執行該形成該作用溝渠之至少該部分;在該周界溝渠中及在該作用溝渠之該部分中形成一第二介電質;及在該作用溝渠中形成一屏蔽電極。
  20. 如請求項19之方法,其中該終止溝渠係一橫向溝渠。
  21. 如請求項19之方法,其中該屏蔽電極係一凹陷屏蔽電極。
  22. 一種設備,其包括:一半導體區域;一第一溝渠,其界定於該半導體區域內,該第一溝渠具有沿著一第一垂直軸對準之一深度且具有沿著正交於該第一垂直軸之一第一縱向軸對準之一長度;一第一介電質,其安置於該第一溝渠中;一第二溝渠,其界定於該半導體區域內,該第二溝渠具有沿著一第二垂直軸對準之一深度且具有沿著正交於該第二垂直軸且正交於該第一縱向軸之一第二縱向軸對準之一長度,該第二溝渠之該深度比該第一溝渠之該深度淺,該第二溝渠交叉耦合至該第一溝渠;及一第二介電質,其安置於該第二溝渠中,該第二介電質具有沿著該第二溝渠之一底部表面之一部分,該部分沿著該第二垂 直軸具有小於該第一介電質沿著該第一溝渠之一底部表面之一部分之沿著該第一垂直軸之一厚度的一厚度。
  23. 如請求項22之設備,其中該第一溝渠與一終止區域相關聯,且該第二溝渠與一作用區域相關聯。
  24. 如請求項22之設備,其進一步包括:一屏蔽電極,其安置於該第二溝渠中;及一閘極電極,其安置於該第二溝渠中在該屏蔽電極上方。
  25. 如請求項22之設備,其中該第一介電質具有一U形剖面輪廓,且該第二介電質具有一U形剖面輪廓。
  26. 如請求項22之設備,其進一步包括:一第一屏蔽電極,其安置於該第一溝渠中;及一第二屏蔽電極,其安置於該第二溝渠中,該第一屏蔽電極藉由該第一介電質而與該第二溝渠絕緣。
  27. 如請求項22之設備,其中該第二溝渠在該第一溝渠處終止以使得該第一溝渠與該第二溝渠相連,該設備進一步包括:一第三溝渠,其具有平行於該第一溝渠之一部分而對準之至少一部分,該第三溝渠藉由一台面區域而與該第一溝渠隔離。
  28. 如請求項22之設備,其進一步包括:一第一屏蔽電極,其安置於該第一溝渠中;及一第二屏蔽電極,其安置於該第二溝渠中,該第一屏蔽電極具有在比安置於該第二溝渠中之該第二屏蔽電極之一底部表面之一垂直深度深的一垂直深度處之一底部表面。
  29. 如請求項22之設備,其中該第一介電質具有一U形剖面輪廓該設備進一步包括:一第一屏蔽電極,其安置於該第一溝渠中之該第一介電質 內;一第二屏蔽電極,其安置於該第二溝渠中;及一閘極電極,其安置於該第二溝渠中在該第二屏蔽電極上方,該閘極電極具有沿著一平面對準之一頂部表面,該第二屏蔽電極具有交叉於該平面且安置於該閘極電極與該第一介電質之一側壁之間的一部分。
  30. 如請求項22之設備,其進一步包括:一第一屏蔽電極,其安置於該第一溝渠中;及一第二屏蔽電極,其安置於該第二溝渠中,該第一屏蔽電極具有在安置於該第二溝渠中之該第二屏蔽電極之一頂部表面之實質上一相等垂直深度處之一凹陷頂部表面。
  31. 如請求項22之設備,其進一步包括:一屏蔽電極,其安置於該第二溝渠中,該屏蔽電極具有沿著該第二縱向軸之一第一部分之一第一部分,該第一部分具有與該屏蔽電極沿著該第二縱向軸之一第二部分的一第二部分之一垂直高度不同之一垂直高度。
  32. 如請求項22之設備,其進一步包括:一屏蔽電極,其安置於該第二溝渠中,該屏蔽電極具有沿著該第二縱向軸之一第一部分之一凹陷部分且具有沿著該第二縱向軸之一第二部分之一非凹陷部分。
  33. 一種設備,其包括:一半導體區域,其具有沿著一第一平面對準之一頂部表面;一溝渠,其界定於該半導體區域內,該溝渠在正交於該第一平面之一垂直方向具有沿著一第二平面對準之一深度且具有沿著正交於該第二平面之一縱向軸對準之一長度,該溝渠具有一主要部分且具有一延伸部分, 該延伸部分具有在與該溝渠之該主要部分之一底部表面之一深度不同之一深度處的一底部表面;一屏蔽介電質,其安置於該主要部分中且沿著該第二平面對準;一主要介電質,其安置於該溝渠之該主要部分中且安置於該屏蔽介電質與該溝渠之該主要部分之該底部表面之間;及一延伸介電質,其與該主要介電質接觸且安置於該溝渠之該延伸部分中,該延伸介電質具有交叉於該第二平面之一垂直厚度且在至少該第一平面與該延伸部分之該底部表面之間延伸。
  34. 如請求項33之設備,其中該溝渠之該延伸部分不包含一電極。
  35. 如請求項33之設備,其中該溝渠係一第一溝渠,該縱向軸係一第一縱向軸,該設備進一步包括:一第二溝渠,其沿著正交於該第一縱向軸之一第二縱向軸交叉且交叉於該溝渠之該延伸部分與該溝渠之該主要部分之一接面。
  36. 如請求項33之設備,其中該溝渠之該延伸部分沿著該縱向軸具有大於一閘極流道之一寬度之一長度,該閘極流道具有安置於該溝渠之該延伸部分上方之至少一部分。
  37. 如請求項33之設備,其中該溝渠係一第一溝渠,該設備進一步包括:複數個介電質填充之溝渠,其平行於該第一溝渠而對準,來自該複數個介電質填充之溝渠之至少一個介電質填充之溝渠沿著大於該延伸部分沿著該縱向軸之一長度的一長度填充有一介電質。
  38. 如請求項33之設備,其中該溝渠延伸部分之該深度比該溝渠之 該主要部分之一深度淺。
  39. 如請求項33之設備,其中該溝渠延伸部分之該深度比該溝渠之該主要部分之一深度深。
  40. 如請求項33之設備,其中該溝渠之該主要部分沿著該第一平面具有與該溝渠之該延伸部分沿著該第一平面之一寬度不同之一寬度。
  41. 如請求項33之設備,其中該溝渠之該主要部分沿著該第一平面具有等於該溝渠之該延伸部分沿著該第一平面之一寬度的一寬度。
  42. 如請求項33之設備,其中該溝渠之該主要部分沿著該第一平面具有大於該溝渠之該延伸部分沿著該第一平面之一寬度的一寬度,該溝渠延伸部分之該深度比該溝渠之該主要部分之一深度淺。
  43. 如請求項33之設備,其中該溝渠之該主要部分沿著該第一平面具有等於該溝渠之該延伸部分沿著該第一平面之一寬度的一寬度,該溝渠延伸部分之該深度比該溝渠之該主要部分之一深度深。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101893615B1 (ko) * 2012-06-15 2018-08-31 매그나칩 반도체 유한회사 반도체 소자 및 그 소자의 제조 방법
US9496391B2 (en) * 2013-03-15 2016-11-15 Fairchild Semiconductor Corporation Termination region of a semiconductor device
KR101919626B1 (ko) * 2013-10-28 2018-11-19 매그나칩 반도체 유한회사 반도체 소자
US10103140B2 (en) * 2016-10-14 2018-10-16 Alpha And Omega Semiconductor Incorporated Switch circuit with controllable phase node ringing
JP6589845B2 (ja) * 2016-12-21 2019-10-16 株式会社デンソー 半導体装置
US10601413B2 (en) * 2017-09-08 2020-03-24 Cree, Inc. Power switching devices with DV/DT capability and methods of making such devices
US11081554B2 (en) * 2017-10-12 2021-08-03 Semiconductor Components Industries, Llc Insulated gate semiconductor device having trench termination structure and method
WO2019139610A1 (en) * 2018-01-12 2019-07-18 Intel Corporation Shield structure for a group iii-nitride device and method of fabrication
US11362209B2 (en) * 2019-04-16 2022-06-14 Semiconductor Components Industries, Llc Gate polysilicon feed structures for trench devices
DE102019206148A1 (de) * 2019-04-30 2020-11-05 Robert Bosch Gmbh Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
US11362184B2 (en) * 2020-06-25 2022-06-14 Infineon Technologies Austria Ag Contact structure for power semiconductor devices
JP7588342B2 (ja) * 2020-12-11 2024-11-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11538934B2 (en) * 2021-01-12 2022-12-27 Sanken Electric Co., Ltd. Semiconductor device having a group of trenches in an active region and a mesa portion
JP7824893B2 (ja) * 2021-01-12 2026-03-05 ローム株式会社 半導体装置
CN116998020A (zh) * 2021-03-22 2023-11-03 罗姆股份有限公司 半导体装置
US12349400B2 (en) * 2021-10-08 2025-07-01 Infineon Technologies Austria Ag Edge termination structure for power transistor devices
US12199102B2 (en) * 2022-04-15 2025-01-14 Infineon Technologies Austria Ag Isolation structure for separating different transistor regions on the same semiconductor die
US12432966B2 (en) * 2022-10-12 2025-09-30 Nami MOS CO., LTD. Shielded gate trench MOSFETs with improved termination structures
CN118198103A (zh) * 2024-03-26 2024-06-14 重庆万国半导体科技有限公司 提高电场分布均匀程度的沟槽器件终端结构及其制作方法
EP4657530A1 (en) * 2024-05-29 2025-12-03 Nexperia B.V. Edge termination structure

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4528460B2 (ja) 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US6492154B2 (en) * 2001-01-31 2002-12-10 Applera Corporation Isolated human kinase proteins, nucleic acid molecules encoding human kinase proteins, and uses thereof
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
US7786533B2 (en) * 2001-09-07 2010-08-31 Power Integrations, Inc. High-voltage vertical transistor with edge termination structure
DE10212144B4 (de) 2002-03-19 2005-10-06 Infineon Technologies Ag Transistoranordnung mit einer Struktur zur elektrischen Kontaktierung von Elektroden einer Trench-Transistorzelle
DE10324754B4 (de) * 2003-05-30 2018-11-08 Infineon Technologies Ag Halbleiterbauelement
US6987305B2 (en) * 2003-08-04 2006-01-17 International Rectifier Corporation Integrated FET and schottky device
JP4404709B2 (ja) 2004-07-12 2010-01-27 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP2005322949A (ja) 2005-08-05 2005-11-17 Renesas Technology Corp 半導体装置
DE102006030225B4 (de) 2006-06-30 2012-04-05 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Trench-Transistors und Trench-Transistor
US8760615B2 (en) * 2007-05-24 2014-06-24 Asml Netherlands B.V. Lithographic apparatus having encoder type position sensor system
JP5210564B2 (ja) * 2007-07-27 2013-06-12 ルネサスエレクトロニクス株式会社 半導体装置
US7687352B2 (en) * 2007-10-02 2010-03-30 Inpower Semiconductor Co., Ltd. Trench MOSFET and method of manufacture utilizing four masks
DE102009005914B4 (de) * 2008-01-28 2014-02-13 Denso Corporation Halbleitervorrichtung mit Halbleiterelement mit isoliertem Gate und bipolarer Transistor mit isoliertem Gate
US8304829B2 (en) * 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8148749B2 (en) * 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US7989887B2 (en) * 2009-11-20 2011-08-02 Force Mos Technology Co., Ltd. Trench MOSFET with trenched floating gates as termination
US8558305B2 (en) * 2009-12-28 2013-10-15 Stmicroelectronics S.R.L. Method for manufacturing a power device being integrated on a semiconductor substrate, in particular having a field plate vertical structure and corresponding device
JP5531620B2 (ja) * 2010-01-05 2014-06-25 富士電機株式会社 半導体装置
US8367501B2 (en) * 2010-03-24 2013-02-05 Alpha & Omega Semiconductor, Inc. Oxide terminated trench MOSFET with three or four masks
US20130006910A1 (en) * 2011-06-30 2013-01-03 Christie Iv Samuel H Clinical decision support systems, apparatus, and methods
US8809942B2 (en) 2011-09-21 2014-08-19 Kabushiki Kaisha Toshiba Semiconductor device having trench structure
US9614043B2 (en) * 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9496391B2 (en) * 2013-03-15 2016-11-15 Fairchild Semiconductor Corporation Termination region of a semiconductor device

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