TW201516657A - 解譯接收自冗餘匯流排的信號之技術 - Google Patents

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Abstract

一技術包括從一第一匯流排接收一第一信號，及從一第二匯流排接收一第二信號。該等第一及第二匯流排係用於冗餘通訊。該技術包括解譯該等第一及第二信號以至少部分基於一預定匯流排錯誤之檢測而導出用於一控制器之一匯流排資料輸入信號。

Description

解譯接收自冗餘匯流排的信號之技術
本發明係有關於解譯接收自冗餘匯流排的信號之技術。
發明背景
於以汽車為基礎之控制系統或工業自動化系統中，周邊裝置諸如感測器及致動器可使用控制器區域網路(CAN)匯流排通訊。該CAN匯流排典型地具有一對差示通訊線，其係與一時鐘信號同步驅動以串聯指示資料。在一給定位置的多個周邊裝置中之一者可透過一相聯結CAN匯流排控制器及收發器的使用而與CAN匯流排通訊。該匯流排控制器調節該CAN匯流排發訊之格式/協定，及收發器在CAN匯流排與CAN匯流排控制器間轉譯電壓位準。
依據本發明之一實施例，係特地提出一種方法包含：從一第一匯流排接收一第一信號；從一第二匯流排接收一第二信號，該等第一及第二匯流排係用於冗餘通訊；組合該等第一及第二信號以生成一組合信號；及解譯該等第一及第二信號以針對一控制器導出一匯流排資料輸入信 號，該解譯包含至少部分基於是否檢測得一預定匯流排錯誤而選擇該組合信號。
100‧‧‧電腦系統
104、104-1~N‧‧‧節點
110‧‧‧處理器
112‧‧‧硬體
114‧‧‧中央處理單元(CPU)、處理核心
116‧‧‧計數器
118‧‧‧計時器
120‧‧‧類比至數位轉換器(ADC)
132‧‧‧主機
134‧‧‧匯流排控制器
140、600‧‧‧匯流排介面
146‧‧‧周邊裝置、埠
150、150-1、150-2‧‧‧匯流排
200‧‧‧架構
204‧‧‧隱性錯誤處理器
206‧‧‧顯性錯誤處理器
220、220-1、220-2‧‧‧匯流排收發器
224‧‧‧高線
226‧‧‧低線
232‧‧‧接收輸出
262‧‧‧主要接收輸入
264‧‧‧替代資料輸入
270、616、618‧‧‧OR閘
280‧‧‧AND閘
300、350、400、500、700‧‧‧技術
302-310、352-360、402-406、502-506、704-714‧‧‧方塊
610、612‧‧‧匯流排致能輸出
614‧‧‧AND閘
圖1為依據一具現實施例，包括冗餘控制器區域網路(CAN)匯流排之一電腦系統之示意圖。
圖2為依據一具現實施例，圖1之該電腦系統之一節點的一CAN匯流排控制器及一CAN匯流排介面之示意圖。
圖3A、3B、4及7為流程圖描繪依據具現實施例解譯接收自冗餘匯流排之信號的技術。
圖5為流程圖描繪依據具現實施例，辨識因一隱性匯流排錯誤所致具有受損通訊之匯流排裝置之一技術。
圖6為依據又一具現實施例一CAN匯流排控制器及一CAN匯流排介面之示意圖。
較佳實施例之詳細說明
參考圖1，依據具現實施例，一電腦系統100包括一或多個節點104(N個節點104-1、104-2、...、104-N實施例描繪於圖1作為實施例)其係使用一集合之冗餘匯流排150(兩個匯流排150-1及150-2描繪於圖1作為實施例)彼此通訊。就此方面而言，由於透過一給定匯流排150通訊的分享本質，該匯流排150可能變成單一故障點。例如，在一給定匯流排裝置上的單一彎曲連接器接腳可能造成匯流排150上的電氣短路，可能中斷節點104間之通訊。
若在一給定匯流排上的通訊受損，則該冗餘匯流排架構藉提供一替代通訊路徑而可提供相對更穩健的錯誤容許的通訊形式。須注意雖然於圖1中描繪兩個匯流排150，但依據進一步具現實施例電腦系統100可具有3、4或更多個匯流排以形成一集合之冗餘匯流排。
若不存在有錯誤，則冗餘匯流排150併同指示相同資料位元(亦即由資料位元線表示之邏輯值所形成的一資料位元)。但若出現匯流排錯誤，則資料位元各異，亦即一個匯流排150可提供目前資料信號，而具有錯誤的匯流排150則否。如此處描述，一給定節點104解譯接收自冗餘匯流排150之信號用於根據是否檢測得某個匯流排錯誤(容後詳述)而導出正確匯流排資料信號。
至於更特定實施例，依據此處討論之具現實施例，節點104及匯流排150形成一控制器區域網路(CAN)。但發現依據額外具現，可使用採用其它匯流排通訊協定的其它網路及其它冗餘匯流排。
依據具現實施例，匯流排150採用串列通訊，其中該匯流排150之一對資料線差異地指示或表示一串流之資料位元。此一串流係與一時鐘信號同步。該串列資料表示訊息酬載資料、節點識別符等。在一給定時間，節點104中之一者被賦與使用匯流排150，如此可透過匯流排150發送一或多個訊息給一接收節點104。決定哪個節點104被賦與目前在匯流排150上發送的權力，又稱「仲裁」係依據具現實施例可經由節點識別(ID)的使用達成；及顯性位元及隱 性位元。
舉個實例，藉由串列通訊其ID給匯流排150，一給定節點104可請求匯流排150的使用。藉此方式，節點104之ID可為零之一前置段序列，接著為另一個壹和零之序列。當多個節點104同時請求該等匯流排104時，節點104同時串列地提供其ID給匯流排150，及仲裁方案選擇節點104，其ID位元為欲為「顯性」的最末ID位元。就此方面而言，依據具現實施例，一「顯性」位元係與邏輯零相聯結，及一「隱性」位元係與邏輯壹相聯結。最初於串列ID發射期間，由於前述ID零之一前置段序列，全部節點104發射顯性位元；但最終，節點104中之一者(仲裁贏家)發射一顯性位元，而其餘節點104競爭匯流排150發射隱性位元。
概略言之，依據具現實施例，各個節點104包括一匯流排介面140。為了用次發射匯流排資料，節點104之一CAN匯流排控制器134產生資料，該匯流排介面140冗餘地驅動至匯流排150-1及150-2之資料線上。為了用於接收匯流排資料，匯流排介面140及匯流排控制器134協力合作以邏輯地組合來自冗餘匯流排150-1及150-2之資料信號，及以錯誤容忍方式選擇邏輯組合資料信號。更明確言之，容後詳述，依據具現實施例，匯流排介面140根據兩個不同邏輯函式而邏輯組合匯流排信號以提供兩個相對應信號以供由匯流排控制器134選擇：當1)無錯誤出現時或2)出現隱性匯流排錯誤(容後詳述)時，信號中之一者正確地表示匯流排資料；及當出現一顯性匯流排錯誤(容後詳述)時，另一信號正 確地表示匯流排資料。
更明確言之，依據具現實施例，匯流排介面140邏輯上一起AND來自匯流排150-1及150-2之資料信號以提供一資料信號，其針對1.無匯流排錯誤發生狀況；及針對2.在匯流排150-1及150-2中之一者出現隱性匯流排錯誤狀況(容後詳述)，準確地表示或指示匯流排資料。
當匯流排150的差示資料線對經常性地指示一隱性位元(邏輯1)時一給定匯流排150出現一隱性匯流排錯誤，而與藉發射節點104在匯流排150上驅動資料獨立無關。如此，當一給定匯流排150經驗一隱性錯誤時，來自匯流排150之該資料信號指示或表示一連續邏輯1串流。舉例言之，一隱性錯誤可由匯流排150的兩線間之一開放電路或一短路所引起而造成匯流排150的差示資料線對連續地指示一隱性(邏輯1)位元。
當不存在有錯誤時，藉將接收自匯流排150的資料信號一起邏輯AND所形成的一資料信號準確地指示或表示正確的或預期的匯流排資料；及若匯流排150中之一者經驗隱性錯誤，則也準確地指示正確資料。舉例言之，若預期資料位元為邏輯零且未出現隱性錯誤，則從兩個匯流排150的邏輯零位元之AND運算正確地產生一邏輯零位元。若以匯流排150中之一者出現一隱性錯誤，則經驗錯誤150的匯流排連續地指示邏輯壹位元。但邏輯壹位元(得自具有隱性錯誤之匯流排150)與邏輯零位元(得自不具錯誤之匯流排150)之AND運算也產生正確的邏輯零位元。若預期資料位 元為邏輯壹，若不出現隱性錯誤，則得自兩個匯流排150的邏輯壹位元之AND運算正確地產生一邏輯壹位元。若使用匯流排150中之一者出現一隱性錯誤，則邏輯壹位元(得自具有隱性錯誤之匯流排150)與邏輯零位元(得自不具錯誤之匯流排150)之AND運算也產生正確的邏輯壹位元。
但前述邏輯AND未能因應在匯流排150中之一者上的顯性錯誤。當匯流排150之差示資料線對指示一顯性位元(一邏輯零位元)時，一給定匯流排150出現一顯性匯流排錯誤，而與資料藉發射節點104在匯流排150上驅動無關。如此，當一給定匯流排150經驗一顯性錯誤時，接收邏輯零之一連續串流作為得自匯流排150之資料。例如當匯流排150之一線接觸一電力軌時，在一給定匯流排150可能出現一顯性錯誤。邏輯AND不因應顯性錯誤，原因在於來自匯流排150-1及150-2的資料信號之邏輯AND因「零」為AND運算之一輸入而產生邏輯零之一常數串流。
依據本文揭示之具現實施例，除了邏輯AND來自匯流排150之資料信號之外，匯流排介面140也邏輯OR資料信號以針對控制器134產生一替代匯流排資料信號。於顯性錯誤之情況下，此一替代資料信號準確地指示或表示預期匯流排資料。藉此方式，若預期資料位元為邏輯零，及匯流排150中之一者出現一顯性錯誤，則經驗錯誤的匯流排150連續地指示邏輯零位元，而與資料是否在匯流排150上藉發射節點104驅動獨立無關。但邏輯零位元(得自具有顯性錯誤之匯流排150)與邏輯零位元(得自不具錯誤之匯流排 150)之OR運算也產生正確的邏輯零位元。若預期資料位元為邏輯壹，及使用匯流排150中之一者出現一顯性錯誤，則邏輯零位元(得自具有顯性錯誤之匯流排150)與邏輯壹位元(得自不具錯誤之匯流排150)之OR運算也產生正確的邏輯壹位元。
如此，依據具現實施例，匯流排介面140產生兩個潛在匯流排資料輸入信號以供由匯流排控制器134選擇：由匯流排介面140所產生的一第一信號將接收自匯流排150的資料信號AND在一起；及由介面140產生的第二信號將資料信號邏輯OR在一起。匯流排控制器134至少部分地基於是否檢測得一顯性錯誤而解譯由匯流排介面140所提供的資料信號(及如此，選擇合宜信號作為其匯流排資料輸入信號)。
就此方面而言，若未檢測得顯性錯誤，則匯流排控制器134選擇從匯流排資料信號之邏輯AND導出的該匯流排資料輸入信號。發現此一選擇信號不易出現隱性錯誤，因而針對無錯誤之情況及也針對隱性錯誤之情況，準確地指示預期匯流排資料。但當檢測得顯性錯誤時，匯流排控制器134選擇從匯流排資料信號之邏輯OR導出的該替代匯流排資料輸入信號，準確地指示在一顯性錯誤存在下該預期匯流排資料。
如此，參考圖3A結合圖1，依據具現實施例，一技術300包括從第一匯流排接收(方塊302)一第一信號，及從第二匯流排接收(方塊304)一第二信號。遵照技術300，第一 信號與第二信號組合(方塊306)而生成一組合信號；及第一及第二信號經解譯(方塊310)以針對一匯流排控制器導出一匯流排資料輸入信號，於該處該解譯包括至少部分根據是否檢測得一預定匯流排錯誤而選擇該組合信號作為匯流排資料輸入信號。
更明確言之，參考圖3B結合圖1，依據具現實施例，一技術350包括從第一匯流排接收(方塊352)一第一信號，及從第二冗餘匯流排接收(方塊354)一第二信號。遵照技術350，第一信號與第二信號根據第一法則組合(方塊356)生成一第三信號及根據第二法則組合(方塊358)生成一第四信號。技術350包括遵照方塊360，至少部分地基於一預定匯流排錯誤的檢測而選擇性地解譯第三及第四信號，包括選擇第三及第四信號中之一者作為用於一控制器的一匯流排資料輸入信號。
依據具現實施例，節點104(諸如節點104-1實施例，其以進一步細節描繪於圖1)為實體機器，其包括硬體112及機器可執行指令130，或「軟體」。該硬體112可包括一處理器110為一實施例。至於更特定實施例，處理器110可包括一或多個以中央處理單元(CPU)為基礎之處理核心114、計數器116、計時器118、一或多個類比至數位轉換器(ADC)120等。依據具現實施例，處理器110可為一微控制器，但處理器110可為其它形式。
如圖1描繪，依據具現實施例，處理核心114可執行一特定機器可執行指令集合(例如「軟體」或「韌體」) 以形成匯流排控制器134。概略言之，匯流排控制器134控制資料之封裝成為欲使用匯流排150通訊的訊息：來自匯流排150之訊息接收；用以藉主機132處理之接收訊息的佇列(容後詳述)；用於匯流排通訊之發訊協定；來自匯流排介面140之經適當OR或AND輸入信號之選擇；及其類。
也如圖1描繪，處理核心114可執行另一集合之機器可執行指令以形成主機132。概略言之，主機132可針對節點104執行多種不同處理功能，諸如接收自及發射至匯流排150的訊息之訊息處理；控制運算及從節點104的各個周邊裝置146(感測器、致動器等)接收資料；及其類。
雖然圖1描繪主機132及匯流排控制器134係自唯一處理器110(例如微控制器)形成，但依據額外具現實施例，主機132及匯流排控制器134可從分開的處理實體形成。
參考圖2，依據具現實施例，處理器110及匯流排介面140可具有架構200實施例。概略言之，匯流排控制器134包括一顯性錯誤處理器206，其係經組成以檢測匯流排150中之一者何時出現顯性錯誤，故匯流排控制器134可針對匯流排控制器134選擇合宜匯流排資料輸入信號。顯性錯誤處理器206可依據具現實施例，藉處理器110的CPU處理核心114執行一集合之機器可執行指令。
更明確言之，依據具現實施例，顯性錯誤處理器206可應答於週期性軟體計時器中斷觸發以決定針對一給定時間區間並無匯流排封包尚未被發送或接收。依據若干具現，匯流排150之標準可加諸某個最低匯流排活性位準。 當出現顯性錯誤時，因信號之邏輯AND接收的資料結果導致邏輯零之恆常串流，因而導致無接收封包。因此，當檢測得在給定時間區間未接收封包時，該顯性錯誤處理器206發訊一顯性錯誤，導致匯流排控制器134從匯流排150-1及150-2接收邏輯AND資料信號(例如內設選擇)切換成從匯流排150-1及150-2接收邏輯OR資料信號。
更明確言之，如圖2描繪，依據具現實施例，處理器110具有一通訊輸出260(例如通用輸入/輸出(GPIO)接腳)其係以欲通訊給匯流排150之資料藉匯流排控制器134驅動；一主要或主接收輸入262(例如GPIO接腳)其從匯流排150接收藉資料信號之邏輯AND所產生的信號；及一替代資料輸入264其從匯流排150-1及150-2接收藉資料信號之邏輯OR所產生的信號。為了接收匯流排資料，若未檢測得顯性錯誤，顯性錯誤處理器206組配該匯流排控制器134以透過一次輸入262接收資料。但若顯性錯誤處理器206檢測得顯性錯誤，則處理器206組配匯流排控制器134以使用替代資料輸入264另外接收來自匯流排150-1及150-2之資料。
依據具現實施例，匯流排介面140包括匯流排收發器220(兩個匯流排收發器220-1及220-2描繪為圖2之實施例)，其分別地係耦接至匯流排150-1及150-2。為了資料接收，概略言之，匯流排收發器220差示檢測來自其匯流排150之資料，及在其輸入232提供相對應信號指示所接收的資料。為了資料發射，應答於邏輯信號藉處理器110驅動至收發器220之發射輸入230上，收發器220也差異地驅動特定邏 輯位準至其相聯結的匯流排150。如圖2描繪，匯流排收發器220具有耦接至其相聯結的匯流排150之差示資料線的相聯結的高224及低226線。收發器220提供匯流排150與處理器110之輸入/輸出間之適當電壓轉譯。
如此，匯流排收發器220之接收輸出232提供信號其表示自相聯結的匯流排150感測的資料。匯流排介面140包括AND閘280，其具有耦接至收發器220之接收輸出232的輸入。AND閘280之一輸出終端係耦接至處理器110之一次匯流排資料輸入262且提供一信號給處理器輸入262，其指示或表示接收自匯流排150-1及150-2的資料信號之邏輯AND。該匯流排介面140進一步包括一OR閘270，其具有耦接至收發器220之接收輸出232的輸入。OR閘270之輸出終端係耦接至處理器110之替代資料輸入264。因此，OR閘270提供一信號，其表示或指示接收自匯流排150的資料信號之邏輯OR。
聯結圖2參考圖4，依據具現實施例，匯流排控制器134與顯性錯誤處理器206依據一技術400互動。遵照技術400，決定(決定方塊402)是否存在有一顯性錯誤。若否，則來自冗餘匯流排之信號經邏輯AND(方塊404)及所得信號選用作為匯流排控制器134的匯流排資料輸入信號。遵照方塊406，但若檢測得一顯性錯誤(決定方塊402)，則技術400包括邏輯OR得自冗餘匯流排之信號及選擇所得信號為用於匯流排控制器的匯流排資料輸入信號。
結合圖1參考圖2，依據具現實施例，匯流排控制 器134可進入一偵錯模式，其中該匯流排控制器134之一隱性錯誤處理器204檢測一隱性錯誤之存在。依據具現實施例，該隱性錯誤處理器204可藉處理器110之CPU處理核心114執行一集合之機器可執行指令形成。
更明確言之，依據具現實施例，隱性錯誤處理器204藉於偵錯模式收聽心跳訊息而檢測隱性錯誤。藉此方式，各個節點104可定期發射一「心跳」訊息，其獨一地辨識該節點104為存在於匯流排150上。為了檢測一隱性錯誤及進一步決定哪個匯流排裝置(若有)係受一隱性匯流排錯誤影響，隱性錯誤處理器204使用本偵測節點以比較使用在輸入264接收的信號(OR信號)識別的該匯流排裝置之集合與使用在輸入262接收的信號(AND信號)識別的該匯流排裝置之集合。藉此方式，若隱性錯誤處理器204「看到」使用輸入264的一給定匯流排裝置的心跳訊息但沒有「看到」使用替代輸入264的該裝置的心跳訊息，則該處理器204標示該裝置為愛一隱性匯流排錯誤影響。於本脈絡中，一「匯流排裝置」可為節點104、周邊裝置、埠146或透過匯流排150通訊之任何其它軟體或硬體實體。
依據具現實施例，該等心跳訊息之頻率可經加速用以縮短匯流排錯誤檢測時間。發現節點104可採用前述隱性匯流排錯誤檢測用於建立裝置的每個可能組合間之連接性對映表。依據具現實施例，此一對映表可允許定位一給定隱性匯流排錯誤。
如此，參考圖5，依據具現實施例，概略言之， 一技術500包括使用接收自冗餘匯流排的信號之邏輯AND而與匯流排裝置通訊(方塊502)，及試圖(方塊504)使用接收自冗餘匯流排的信號之邏輯OR而與匯流排裝置通訊。遵照方塊506，基於通訊結果檢測得一隱性匯流排錯誤。
依據進一步具現實施例，使用圖6描繪之匯流排介面600(例如替代匯流排介面140)可緩和間歇錯誤。就此方面而言，「間歇錯誤」係指在顯性態與隱性態間替換的錯誤。至於完全中斷/無端CAN匯流排線，可能發生間歇錯誤情況。為了因應此等間歇錯誤，該匯流排介面600允許三種可能的接收模式。於第一模式中，匯流排介面600之一AND閘614提供一匯流排資料輸入信號給處理器110之接收輸入262，其為由匯流排收發器220-1及220-2的接收輸出232所提供之信號的AND版本。此種接收模式係用於不存在有錯誤時或匯流排150中之一者經驗隱性錯誤時。但若檢測得一顯性錯誤，則使用第二或第三模式。針對本實施例，使用第二接收模式，使用得自匯流排收發器220-1之接收輸出232。於第三模式中，使用得自匯流排收發器220-2之接收輸出232。
藉此方式，匯流排介面600包括OR閘616及618用於單獨選擇來自一給定匯流排收發器220的輸出232用以處理器110接收輸入262之目的。如圖6描繪，OR閘616包括一個輸入其係耦接至匯流排收發器220-2的接收輸出232；及同理，OR閘618之一個輸入係耦接至收發器220-1的接收輸出232。OR閘616之另一輸入係耦接至處理器110之一匯流 排致能輸出610；及同理，OR閘618之另一輸入係耦接至處理器110之一匯流排致能輸出612。OR閘616及618之輸出終端係提供作為AND閘614之輸入。處理器110選擇性地解除宣告(例如驅動至邏輯零)匯流排致能輸出610及612用以選擇接收輸出232中之一者。舉例言之，當處理器110解除宣告輸出610時，如此選擇收發器220-1的接收輸出232。當處理器110解除宣告輸出612時，如此選擇收發器220-2的接收輸出232。
依據具現實施例，處理器110執行一技術700，其描繪於圖7用於處理間歇錯誤。遵照技術700，遵照方塊704，第一信號係接收自第一匯流排；遵照方塊706，第二信號係接收自第二匯流排。遵照方塊710，若決定(決定方塊708)使用第一或第二匯流排檢測得一錯誤，則不標示為經驗錯誤的得自匯流排之信號係經接收及使用。如此持續直到錯誤解決或另一匯流排裝置報告(決定方塊712)已經通過標示錯誤匯流排而成功地接收一封包。如此，遵照方塊714，若於決定方塊708中使用第一或第二匯流排未檢測得錯誤，或透過先前標示錯誤匯流排而成功地接收封包，則技術700包括將得自第一或第二匯流排之第一或第二信號邏輯AND在一起以導出用於控制器之一輸入匯流排資料信號。
此處揭示之系統及技術之優點中，隱性錯誤及顯性錯誤忍受性可以相對低成本結合入系統內；可使用標準收發器；使用單域電源供應可提供隱性錯誤及顯性錯誤忍 受性；可使用相對更少微控制器接腳(例如3)以具現隱性錯誤及顯性錯誤忍受性；及其類。依據隨附申請專利範圍各項之範圍預期其它及不同優點。
雖然於此處已經揭示有限數目之實施例，但由本文揭示獲益的熟諳技藝人士顯然易知從其中所得之無數修改及變化。預期隨附之申請專利範圍各項涵蓋全部此等修改及變化。
300‧‧‧技術
302-310‧‧‧方塊

Claims (15)

  1. 一種方法，其包含：從一第一匯流排接收一第一信號；從一第二匯流排接收一第二信號，該等第一及第二匯流排係用於冗餘通訊；組合該等第一及第二信號以生成一組合信號；及解譯該等第一及第二信號以針對一控制器導出一匯流排資料輸入信號，該解譯包含至少部分基於是否檢測得一預定匯流排錯誤而選擇該組合信號。
  2. 如請求項1之方法，其中該組合信號係藉根據一第一法則組合該等第一及第二信號生成，及該解譯包含選擇該組合信號或根據與該第一法則不同的一第二法則組合該等第一及第二信號所導出之一第四信號。
  3. 如請求項2之方法，其中：於該預定匯流排錯誤之該不存在下，該等第一及第二匯流排係各自適用以通訊一隱性邏輯值及通訊一顯性邏輯值；及該預定匯流排錯誤包含一顯性匯流排錯誤使得當該預定匯流排錯誤出現於該等第一及第二匯流排中之一者時，發生該錯誤之該匯流排通訊顯性邏輯值而與藉一發射器供給該匯流排之一信號獨立無關。
  4. 如請求項3之方法，其中：根據該第一法則組合該等第一及第二信號包含邏 輯及(AND)該等第一及第二信號以生成該組合信號；及根據該第二法則組合該等第一及第二信號包含邏輯或(OR)該等第一及第二信號以生成該第四信號。
  5. 如請求項4之方法，其中選擇性地提供該組合及第四信號中之一者包含應答於檢測該顯性匯流排錯誤提供該第四信號給該輸入及否則提供該第三信號給該輸入。
  6. 如請求項3之方法，其進一步包含：決定藉一給定匯流排裝置通過該等第一及第二匯流排通訊是否因該等第一及第二匯流排中之一者的一隱性錯誤所致而受損，該隱性錯誤造成出現該隱性錯誤之該匯流排通訊隱性邏輯值而與信號是否給該給定匯流排裝置供給給該匯流排獨立無關，其中決定藉該給定匯流排裝置之該通訊是否因該隱性匯流排錯誤所致而受損包含：決定該等組合及第四信號兩者是否可用以使用該給定匯流排裝置通訊。
  7. 如請求項6之方法，其中決定該等組合及第四信號兩者是否可用以使用該給定匯流排裝置通訊包含使用該組合信號及使用該第四信號，決定該給定匯流排裝置之一身分是否被接收。
  8. 如請求項2之方法，其中根據該第一法則組合該等第一及第二信號包含邏輯及(AND)該等第一及第二信號以生成該組合信號；及根據該第二法則組合該等第一及第二信號包含邏 輯或(OR)該等第一及第二信號以生成該第四信號。
  9. 如請求項1之方法，其中解譯該等第一及第二信號包含在該第一信號、該第二信號、及該組合信號間作選擇以至少部分基於該預定錯誤之檢測而針對該控制器導出該匯流排資料輸入信號。
  10. 一種裝置，其包含：一錯誤檢測器以檢測一集合之冗餘匯流排出現的一預定錯誤，其中該集合之冗餘匯流排包含一第一匯流排及一第二匯流排，該第一匯流排提供一第一信號及該第二匯流排提供一第二信號；一匯流排介面以施用第一邏輯以組合該等第一及第二信號而提供一第三信號及施用與該第一邏輯不同之第二邏輯以組合該等第一及第二信號而提供一第四信號；及一處理器以與該集合之冗餘匯流排通訊，該處理器以至少部分基於該錯誤檢測器是否檢測得該預定錯誤而解譯該等第三及第四信號，其中該解譯包含該處理器選擇該等第三及第四信號中之一者作為一匯流排資料輸入信號。
  11. 如請求項10之裝置，其中該匯流排介面包含一及閘以邏輯及(AND)該等第一及第二信號以生成該第三信號，及一或閘以邏輯或(OR)該等第一及第二信號以生成該第四信號。
  12. 如請求項10之裝置，其中： 於該預定匯流排錯誤之該不存在下，該等第一及第二匯流排係各自適用以通訊一隱性邏輯值及通訊一顯性邏輯值；及該預定匯流排錯誤包含一顯性匯流排錯誤使得當該預定匯流排錯誤出現於該等第一及第二匯流排中之一者時，發生該錯誤之該匯流排通訊顯性邏輯值而與藉一發射器供給該匯流排之一信號獨立無關。
  13. 如請求項12之裝置，其進一步包含：一隱性錯誤檢測器以檢測一隱性錯誤，其中當出現該隱性錯誤之該匯流排通訊隱性邏輯值而與藉一發射器供給該匯流排之一信號獨立無關時，該等第一及第二匯流排中之一者出現該隱性錯誤。
  14. 一種包含一非過渡電腦可讀取儲存媒體以儲存指令之物件，該等指令當由一電腦執行時使得該電腦：檢測一集合之冗餘匯流排出現一預定錯誤，其中該集合之冗餘匯流排包含一第一匯流排及一第二匯流排，該第一匯流排提供一第一信號及該第二匯流排提供一第二信號；及至少部分基於是否檢測得該預定錯誤而解譯該等第一及第二信號，該解譯包含從多個邏輯組合中選擇一邏輯組合欲施加至該等第一及第二信號以導出一匯流排資料輸入信號。
  15. 如請求項14之物件，其中該儲存媒體儲存指令，該等指令當藉該電腦執行時使得該電腦藉檢測透過該等第一 或第二匯流排通訊歷經一預定時間區間之一不存在而檢測得該預定錯誤。
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