TW201626372A - 記憶體裝置中之測試技術 - Google Patents

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Abstract

本發明揭示一種記憶體裝置，其包含用於接收一鎖存值且用於提供該鎖存值作為一輸出的鎖存電路。一路徑接收該鎖存值且將該鎖存值傳遞至該鎖存電路。當該記憶體裝置處於一讀取操作模式時，第一儲存電路提供一第一儲存值。一位元線被連接至該第一儲存電路。第一控制電路將該位元線選擇性地連接至該路徑。當一啟用信號作用時，感測電路偵測由於將該位元線連接至該第一儲存電路及該路徑所致之該路徑上之一電壓變化，並輸出取決於該路徑上之該電壓變化之一鎖存值。第二儲存電路在一測試操作模式中提供一第二儲存值，且第二控制電路接收該第二儲存值並選擇性地輸出該第二儲存值作為該路徑上之該鎖存值。該鎖存電路取決於該啟用信號而輸出該鎖存值作為該輸出，使得該啟用信號控制該鎖存電路與該感測電路兩者。

Description

記憶體裝置中之測試技術
本發明係關於記憶體裝置之領域。更特定言之，本發明係關於一種支援測試技術(諸如測試設計(DFT))及直接寫入模式之記憶體裝置。
已知一記憶體裝置經組態以操作(以及在一常規讀取或寫入模式)在一測試模式，其中測試技術(諸如DFT)用來測試如預期操作之電路。此等技術可使用之一方式係向周邊邏輯提供特定、已知的一組值且接著收集輸出。接著，輸出可對一些預期值測試以確保周邊邏輯如預期工作。
在使用DFT技術方面，在一測試操作模式，系統以類似於其在一常規操作模式將如何操作之一方式操作係重要的。若不為此種情況，則可對應用DFT技術之結果之可靠性存疑。
應注意，術語「測試模式」旨在涵蓋一「DFT模式」與任何支援之「直接寫入模式」，其涉及將資料寫入至記憶體及提供該資料作為一輸出。
根據一態樣，提供有一種記憶體裝置，該裝置包括：鎖存電路，其接收一鎖存值且提供該鎖存值作為一輸出；一路徑，其接收該鎖存值且將該鎖存值傳遞至該鎖存電路；第一儲存電路，其在該記憶 體裝置處於一讀取操作模式時提供一第一儲存值；一位元線，其連接至該第一儲存電路；第一控制電路，其將該位元線選擇性地連接至該路徑；感測電路，其在一啟用信號作用時偵測由於將該位元線連接至該第一儲存電路及該路徑所致之該路徑上的一電壓變化，且輸出該路徑上之該鎖存值，其中該鎖存值係取決於該電壓變化；第二儲存電路，其在該記憶體裝置處於一測試操作模式時提供一第二儲存值；及第二控制電路，其接收該第二儲存值且選擇性地輸出該第二儲存值作為該路徑上之該鎖存值，其中該鎖存電路係取決於該啟用信號而輸出該鎖存值作為該輸出，使得該啟用信號控制該鎖存電路與該感測電路。
根據一第二態樣，提供有一種操作具有一讀取操作模式與一測試操作模式之一記憶體裝置的方法，該方法包括下列步驟：在該讀取操作模式：向一位元線提供一第一儲存值；及在該位元線已選擇性地連接至一路徑時，回應於一啟用信號，偵測該路徑上之一電壓變化且輸出該路徑上之一鎖存值，其中該鎖存值係取決於該電壓變化；在該測試操作模式：提供一第二儲存值；及選擇性地輸出該第二儲存值作為該路徑上之該鎖存值；在兩種操作模式：取決於該啟用信號而輸出該鎖存值作為一輸出，使得該啟用信號控制偵測該路徑上之一電壓變化之該步驟及輸出該鎖存值作為一輸出之該步驟。
根據一第三態樣，提供有一種記憶體裝置，該裝置包括：鎖存構件，其用於接收一鎖存值且用於提供該鎖存值作為一輸出；路徑構件，其用於接收該鎖存值且用於將該鎖存值傳遞至該鎖存構件；第一儲存構件，其用於在該記憶體裝置處於一讀取操作模式時提供一第一儲存值；位元線構件，其用於連接至該第一儲存構件；第一控制構件，其用於將該位元線選擇性地連接至該路徑構件；感測構件，其用於在一啟用信號作用時偵測由於將該位元線構件連接至該第一儲存構 件及該路徑所致之該路徑構件上的一電壓變化且用於將該路徑上之一電壓輸出至該鎖存值，其中該鎖存值係取決於該電壓變化；第二儲存構件，其用於在該記憶體裝置處於一測試操作模式時提供一第二儲存值；及第二控制構件，其用於接收該第二儲存值且用於選擇性地輸出該第二儲存值作為該路徑構件上之該鎖存構件，其中該鎖存構件係用於取決於該啟用信號而輸出該鎖存值作為該輸出，使得該啟用信號控制該鎖存電路與該感測電路。
100‧‧‧記憶體裝置
110‧‧‧測試設計(DFT)閂鎖
120‧‧‧傳遞閘
130‧‧‧閂鎖
130A‧‧‧反相器
130B‧‧‧反相器
140‧‧‧反相器
150‧‧‧感測放大器電路
160‧‧‧PMOS電晶體
170‧‧‧NMOS電晶體
180‧‧‧區段
200‧‧‧記憶體裝置
210‧‧‧第一儲存電路
215‧‧‧位元線
215A‧‧‧位元線
215B‧‧‧位元線
220‧‧‧第一控制電路
230‧‧‧路徑
230A‧‧‧路徑
230B‧‧‧路徑
240‧‧‧位元線預充電電路
245‧‧‧路徑預充電電路
247‧‧‧感測電路
250‧‧‧鎖存電路
260‧‧‧第二儲存電路
270‧‧‧第二控制電路
270A‧‧‧NMOS電晶體(第二控制電路)
270B‧‧‧NMOS電晶體(第二控制電路)
280‧‧‧電晶體
290‧‧‧電晶體
300‧‧‧節點
305‧‧‧感測放大器電路
310‧‧‧反相器
320‧‧‧閂鎖
330‧‧‧反相器
S400‧‧‧步驟
S405‧‧‧步驟
S410‧‧‧步驟
S415‧‧‧步驟
S420‧‧‧步驟
S425‧‧‧步驟
S430‧‧‧步驟
S435‧‧‧步驟
S440‧‧‧步驟
S445‧‧‧步驟
S450‧‧‧步驟
S455‧‧‧步驟
S460‧‧‧步驟
本發明將僅藉由實例、參考如隨附圖式中圖解說明之其實施例來進一步進行描述，其中：圖1圖解說明支援DFT技術之一先前提出的記憶體裝置；圖2圖解說明展示圖1中展示之電路中之各種信號之實例時序之一模擬時序圖；圖3示意性地展示根據一實施例之一記憶體裝置的一些組件；圖4更詳細地展示圖3中示意性展示之電路之部分之一實例的組態；圖5圖解說明根據一實施例之感測放大器電路的功能；圖6係展示根據一實施例之一輸出(Q)閂鎖之組態之一示意圖；圖7圖解說明展示圖5與圖6中展示之實例電路中之各種信號之實例時序之一模擬時序圖；且圖8係圖解說明操作根據一實施例之一記憶體裝置之一方法之一流程圖。
在參考隨附圖式來論述實施例之前，提供實施例與關聯優點之下列描述。
根據第一態樣，在一讀取操作模式，藉由第一儲存電路向一位 元線提供資料。接著，一路徑被選擇性地連接(經由第一控制電路)至位元線，使得路徑從位元線接收一鎖存值。據此，路徑之電壓可受到影響。當一啟用信號作用時，偵測任何此電壓變化。接著，感測電路可輸出路徑上之鎖存值，其接著由鎖存電路鎖存並輸出。例如，感測電路可將路徑驅動至對應於鎖存值之一電壓。
在一測試操作模式期間，由第二儲存電路提供資料。第二控制電路接收第二儲存值且輸出該第二儲存值作為路徑上之鎖存值，其接著由鎖存電路鎖存並輸出。
因此在任一情況中，藉由一鎖存電路從相同共用路徑接收鎖存值。鎖存電路亦依據用來啟動感測電路之相同啟用信號而輸出鎖存值作為輸出(至Q)。因此，有利地，測試資料與一真實資料(各自來自第一儲存電路與第二儲存電路)依據相同啟用信號而輸出，無關於記憶體裝置是否處於一讀取操作模式或一測試操作模式。此外，很多相同電路用於輸出一值，無關於裝置是否操作於一讀取操作模式或一測試操作模式。特定言之，將鎖存值傳遞至鎖存電路之路徑用於兩種操作模式中。在一測試操作模式期間，位元線可保持預充電。此並不干擾從第二儲存電路提供之資料，此係因為第一控制電路可保持位元線與路徑分離。
因此，無論操作在讀取模式或測試模式，提供輸出值之時序(例如，特徵為裝置之時脈輸出(CLK2Q)時間)因而非常類似。因此，可實行對周邊邏輯之更精確測試，且此外可增加裝置之去存取(de-access)時間(從CLK至來自輸出端處一先前循環之一值之移除的時間)，而不使效能降級。此外，去存取時間可更接近地匹配至存取時間。
記憶體裝置可能夠在測試操作模式轉變啟用信號。由於啟用信號控制感測電路，故此信號將在測試操作模式期間先前已保持在一非 作用狀態。然而，組態記憶體裝置以在測試操作模式轉變啟用信號使更多各種測試能夠在測試操作模式實行。
當該記憶體裝置處於該測試操作模式時，控制電路可選擇性地輸出該第二儲存值。因此，在一測試操作模式期間，可控制資料從第二儲存電路至路徑之流動。
第一控制電路可為一位元線讀取多工器(mux)。以此方式，多個位元線可被連接至相同路徑。此外，位元線讀取多工器可將位元線與路徑分離且藉此可保持位元線預充電，同時記憶體裝置處於一測試操作模式。
可以許多不同方式實施第二控制電路。然而，在一些實施例中，藉由一電晶體之使用體現第二控制電路。一電晶體之使用意指路徑可運用少數額外電路來獲得第二儲存值，此支援記憶體裝置之一精簡整體佈局。在一些實施例中，可使用一n型電晶體(諸如一NMOS)。此可導致比若(例如)使用一p型電晶體之一更精簡控制電路。
第一儲存電路可為一位元單元。例如，其可為一6T SRAM位元單元。
第二儲存電路可為一閂鎖。其亦可為任何其他類似之資料儲存元件，諸如一正反器等等。
第二儲存電路可經組態以接收一資料值、一掃描輸入值及一掃描信號；且該第二儲存電路可經組態以基於該掃描信號之一值而在該資料值與該掃描輸入值之間選擇用於輸出作為該第二儲存值。此等實施例可用來實施一掃描鏈，其中記憶體裝置中之許多組件被鏈接在一起。當一掃描信號被確立時，一系列位元可被插入穿過鏈，使得每一組件接收一特定位元值作為輸入值。掃描信號可接著被撤銷確立且常規操作起始，使得記憶體裝置中之每一組件接著使用該輸入值來開始操作。
鎖存電路可經組態以在啟用信號作用時輸出鎖存值。相應地，啟用信號可直接控制鎖存值何時由鎖存電路輸出，且此外此控制針對讀取操作模式與測試操作模式出現。相應地，引起感測電路作用之相同信號引起鎖存值由鎖存電路輸出，且更特定言之輸出輸出值之延遲取決於測試與讀取模式中之相同啟用信號，此確保針對每一模式之特定延遲非常接近彼此。
在一些實施例中，該測試操作模式中之時脈輸出時間係在一讀取操作模式中之該時脈輸出時間的10%內。在一些實施例中，該測試操作模式中之時脈輸出時間係在一讀取操作模式中之該時脈輸出時間的5%內。在一些實施例中，該測試操作模式中之時脈輸出時間係在一讀取操作模式中之該時脈輸出時間的1.5%內。因此，測試技術之可靠性可相比於先前提出之技術而被改良，其中可存在一測試操作模式與一讀取操作模式下之時脈輸出時間之間的一實質差異。
記憶體裝置可包括路徑預充電電路以在啟用時為該路徑預充電，其中當該路徑被預充電且當該路徑預充電電路被停用時，該感測電路偵測該路徑上之一電壓變化。
在一些實施例中，路徑可包括具有一評估模式與一預充電模式之一動態節點。
現在將參考圖式描述特定實施例。
圖1圖解說明形成一記憶體裝置100之部分之一先前提出的電路圖。電路包括一DFT閂鎖110，其接收一資料值D及一時脈信號CLK作為輸入。
在一測試操作模式(貫穿此描述，若關聯記憶體裝置支援一直接寫入模式，則我們使用該測試操作模式來包含一「DFT模式」與一「直接寫入模式」)，DFT閂鎖輸出取決於時脈信號CLK之資料值D。在此實施例中，在時脈信號之上升邊緣，DFT閂鎖輸出資料值D作為 值sd_wt。在傳遞閘120處接收資料值sd_wt。藉由wclk_wt驅動傳遞閘120。相應地，資料值sd_wt取決於信號wclk_wt而傳遞通過傳遞閘120。應注意在此實施例中，信號wclk_wt係時脈信號CLK及在測試模式而非讀取模式作用之一控制信號的一衍生物。由傳遞閘120輸出之資料值sd_wt傳遞至閂鎖130。閂鎖130包括反相器130A及反相器130B。此等反相器之各者係由一閂鎖啟用信號lat_en計時。從閂鎖130輸出之一資料值在被提供作為輸出值Q之前被一反相器140反相。
在一讀取操作模式，由於讀取一儲存裝置(諸如一位元單元)所致，一資料值sd係由感測放大器電路150輸出。sd之值被提供至藉由閂鎖啟用信號lat_en導通的反相器140。特定言之，閂鎖啟用信號lat_en及其互補信號nlat_en啟動PMOS電晶體160與NMOS電晶體170，使得區段180取決於sd之值而被上拉至VDD或下拉至接地。當在測試操作模式時，反相器140將區段180處之值反相且提供結果作為輸出Q。
相應地，在一測試操作模式，一值係基於wclk_wt之時序而被提供在Q處，而在一讀取操作模式，一值係基於控制感測放大器150之感測啟用信號之時序而被提供在Q處。已發現wclk_wt信號之確立與被提供在Q處之一資料值之間的延遲可比感測啟用信號之確立與被提供在Q處之一資料值之間的延遲小得多。換言之，輸出延遲CLK2Q可在記憶體裝置處於一讀取操作模式時比在記憶體裝置處於一測試操作模式時大得多。因此，可對使用DFT技術之可靠性拋出懷疑，此係因為記憶體裝置100之行為在一測試操作模式不同於其在一讀取操作模式之行為。
圖2展示實例模擬時序圖，其圖解說明針對圖1中所展示組態之兩種操作模式(讀取模式與測試模式)之間之CLK2Q的此差異。左上圖展示在記憶體裝置100處於一讀取操作模式時(既非DFT亦非直接寫入 被啟用)之時序，左下圖展示在記憶體裝置處於一DFT操作模式時之時序，右上圖展示在記憶體裝置處於一直接寫入操作模式時之時序且右下圖展示在記憶體裝置處於一直接寫入操作模式及一DFT操作模式時之時序。如先前所說明，為方便起見，左下、右上及右下圖可被稱為表示「處於一測試操作模式」之記憶體裝置100之行為。
在圖2中，展示當記憶體裝置100處於一讀取操作模式時(左上圖)，CLK2Q延遲為489皮秒。相反地，在圖解說明一測試操作模式之各種版本之其他三個圖式中，CLK2Q延遲各為366皮秒、358皮秒及357皮秒。因此，可見時序取決於電路是否處於一測試操作模式或一讀取操作模式而明顯不同。因此，可對在操作在一測試操作模式時出現之測試結果的可靠性存疑。
圖3示意性地圖解說明根據一實施例之一記憶體裝置200的一部分。第一儲存電路210經組態以提供一第一儲存值。該第一儲存電路210可(例如)為儲存一單一二進位值作為一位元的一位元單元。一位元線(bl)215被連接至第一儲存電路210。在一讀取操作模式，位元線215係由位元線預充電電路240預充電至一特定電壓。回應於一第一控制信號，第一控制電路220將位元線215連接至路徑230，該路徑230係由路徑預充電電路245預充電至與預充電位元線相同的值。當位元線215與路徑230已被預充電時(且預充電電路接著被關閉)，第一儲存電路210將第一儲存值輸出至位元線215，使得位元線及因此路徑之電壓依由第一儲存電路輸出之值而作出變化。回應於一啟用信號，感測電路247偵測路徑230上之電壓變化，且沿著路徑230輸出一經感測值sd，sd變成由鎖存電路250接收之鎖存值。經感測值sd與由感測電路247偵測之電壓變化對應。換言之，感測電路247幫助在與出現之電壓變化相同的方向上驅動路徑230上的電壓。鎖存電路250經組態以提供基於鎖存值之一輸出(Q)。
在一測試操作模式，第二儲存電路260經組態以向控制電路270提供一第二儲存值。第二儲存電路260可(例如)為一DFT閂鎖。該第二儲存電路260接收用於使用DFT技術來測試之一資料值(D)及一掃描輸入信號(SI)加上一掃描模式信號(S)，該掃描模式信號指示來自第二儲存電路260之輸出是否應對應於信號D或SI。第二控制電路270控制一鎖存值至路徑230之輸出。鎖存值係基於從第二儲存電路260輸出之第二儲存值的值。控制電路270可接收一第二控制信號，該信號判定輸出何時將由控制電路270產生。如上文所描述，鎖存值被提供至鎖存電路250，該鎖存電路250依據啟用信號而提供一輸出(Q)。
相應地，可見無關於記憶體裝置200操作之操作模式，啟用信號係用以控制Q處一值之輸出。因此，時脈與一值之輸出之間的延遲在兩種操作模式中非常類似。因此，應用DFT技術之結果應為更可靠的，此係因為控制輸出端處時序的相同信號(啟用信號)的使用規定一資料值將在一段時間之後隨著在兩種操作模式之間變化非常少的一時脈邊緣而變得可用。
在此實例實施例中，路徑230可被認為係一動態節點。換言之，該路徑230可為具有一預充電階段(其中節點被預充電至一已知值(諸如VDD))及一評估階段(其中節點之電壓經評估以判定其是否近似仍為已知值)之一節點。
應注意，在圖3中展示之實施例中，路徑預充電電路245被展示為一單獨元件。然而，該路徑預充電電路245亦可形成感測電路247之部分。此外，在圖3之實施例中展示之電路僅以一單軌組態展示一單一位元線215及一單一路徑230。然而，應瞭解，圖3僅表示一雙軌組態。
圖4係圖解說明根據一實施例之記憶體裝置200之一部分之一電路圖。在圖4中展示之實施例中，使用一NMOS電晶體來實施第二控 制電路270。特定言之，NMOS電晶體係根據信號wclk_wt進行控制，且引起一值被提供至與第二儲存值對應之路徑230。來自第二儲存值之輸入係一「全軌信號」，此意指路徑將為VDD或接地。當啟用被啟動時，感測放大器將起動。然而，由於信號係全軌，故不存在藉由感測電路之放大，且值保持與由第二控制電路放置在那裡的值相同。
在此實施例中，感測電路係藉由感測放大器電路305實施、經由一感測啟用信號進行控制。從感測放大器電路305或從第二控制電路270輸出之鎖存值接著被提供至電晶體280與電晶體290之閘極。取決於一閂鎖啟用信號lat_en及其互補信號nlat_en，一值係藉由將節點300拉向VDD或拉向接地而輸出至該節點300。接著，值被儲存在閂鎖320中。該閂鎖320包括經由信號lat_en計時之一對反相器。反相器310補償信號之邏輯值中的反相，其在鎖存值係從路徑230傳送至節點300時出現在電晶體280與電晶體290處。
信號lat_en及其互補信號nlat_en係用來控制感測放大器電路220之感測啟用信號的衍生物。此外，可見相同信號(感測啟用，其產生信號lat_en)用來控制資料之輸出，無關於記憶體裝置200是否處於一測試操作模式或一讀取操作模式。由於感測啟用信號取決於時脈信號CLK，故資料在一時脈信號之確立之後在一類似時間到達Q，此無關於操作模式。因此，DFT技術之可靠性可相比於先前提出之方法而被改良。類似地，從一先前循環移除Q處一值之時間(去存取時間)在兩種操作模式之間一致，且事實上此一去存取時間不僅可接近地匹配至存取時間，而且可相比於先前提出之技術而增加，而無效能受到影響。
圖5更詳細地圖解說明(特定言之)感測放大器電路220之操作。圖5中展示之實施例使用類似於圖3與圖4中使用之其等參考數字的參考數字。然而，圖5中展示之實施例展示一雙軌組態。相應地，在先前 展示一單一元件之情況下，尾碼「A」與「B」已被添加至先前使用之參考數字以指代單個元件。
在一讀取操作模式，位元線預充電電路240經組態以為位元線bl 215A及nbl 215B預充電。類似地，路徑預充電電路245經組態以為路徑230A、240B預充電。接著，允許位元線與路徑浮動。接著，第一儲存電路210輸出第一儲存值且因此位元線215A、215B之一者上的電壓將變化。可存在許多不同的第一電路，其皆具有其等自身的位元線對。相應地，呈一位元線讀取多工器形式之第一控制電路220用來將一位元線及其互補線連接至路徑230A、230B。例如，如圖3中先前圖解說明，可取決於一第一控制信號作出此選擇。
藉由感測放大器電路305偵測路徑230A、230B上之電壓的變化。感測放大器電路305經組態以取決於出現在路徑230A、230B上之電壓變化而幫助將節點sd拉向VDD或VSS。感測放大器電路305在與電壓變化相同之方向上驅動路徑上之電壓。換言之，若路徑230A上之電壓開始下降，則感測放大器電路305將會將路徑230A之電壓驅動至接地。接著，一值係由鎖存電路250鎖存。應注意，來自感測放大器電路305之輸出係單軌。即，僅一單一輸出被發送至鎖存電路250。僅出於負載目的而提供反相器330以確保sd與nsd經受相同負載。因此，當感測放大器電路305比較sd與nsd以判定任何電壓變化時，精確地執行此比較。
在一DFT操作模式，NMOS電晶體(第二控制電路)270A、270B提供來自第二儲存電路260之第二儲存值作為路徑230A、230B的一鎖存值。路徑預充電電路245為路徑預充電。在路徑已被預充電之後且在第二儲存值通過第二控制電路施加至路徑之前，接著允許路徑浮動。相應地，由於必須對抗驅動路徑230A、230B上之電壓的路徑預充電電路245所致，鎖存值不受干擾。位元線215A、215B係藉由第一控制 電路(即位元線讀取多工器)220而與路徑230A、230B斷開連接。因此，位元線預充電電路240可被保持作用，而不影響路徑230A、230B之電壓。
直接寫入操作模式類似於DFT操作模式。然而，位元線215A與215B被連接至路徑230A、230B且位元線預充電電路240被停用。相應地，起源於第二儲存電路260之鎖存值係由鎖存電路250鎖存。相應地，位元線215A、215B上之電壓之變化引起鎖存值由第一儲存電路(例如一位元單元)210儲存。
圖5展示一雙軌組態，其中使用一感測啟用信號。在一單軌組態中，位元線可從VDD擺動至VSS其自身且因此通常將不需要一感測啟用信號。然而，圖5中之鎖存電路需要一啟用信號以控制值之鎖存。實施圖5中展示之實施例之一單軌變體的一方式係經由一「虛擬路徑」創建一啟用信號，該「虛擬路徑」模擬通過一位元單元、一全擺動位元線且接著通過一控制路徑之讀取時間。接著，鎖存電路250可稍早於當讀取信號將通過節點sd到達時而經由啟用信號啟用，使得臨界輸出延遲將不由啟用信號導通。
圖6展示根據一實施例之鎖存電路250之一實例。如圖6之實施例所展示，當記憶體裝置200處於一測試操作模式時，第二控制電路270-一NMOS電晶體-用來控制來自第二儲存電路260之一資料值的流動。此資料被提供至鎖存電路250。在一讀取操作模式，資料係從第一儲存電路210提供至鎖存電路250。閂鎖其自身係由lat_en信號及其互補信號nlat_en計時。此外，如圖6之實施例中所展示，鎖存電路250經組態以將其接收之資料輸出至輸出端Q。
圖7展示對應於一實施例之電路之一模擬時序圖。特定言之，展示CLK2Q延遲。
如在圖2之情況中，左上圖對應於一讀取操作模式之使用，左下 圖對應於一DFT操作模式之使用，右上圖與一直接寫入操作模式之使用對應且右下圖與直接寫入及DFT操作模式之使用對應。圖式圖解說明在四種模式之各者中CLK2Q延遲近似相同。特定言之，CLK2Q延遲從509皮秒變化至502皮秒。因此，可見由於使用根據一實施例之電路所致，CLK2Q延遲可針對記憶體裝置200近似相同而無關於裝置操作之模式。因此，DFT測試之結果可被認為更可靠，此係因為資料在一時脈信號之確立之後之一致的一段時間被提供在Q處。在此實施例中，CLK2Q延遲相差近似1.5%。然而，在其他實施例中，差異可為5%或10%。此等差異可被歸因於(例如)些微不同但功能類似電路或組件之使用，加上用在電路及其組件中之製造容限。
圖8展示一種操作根據一實施例之記憶體裝置200之方法。在此實施例中，方法在步驟S400處開始，其中判定記憶體裝置200處於何種模式。若記憶體裝置200處於一讀取操作模式，則位元線預充電電路240與路徑預充電電路245將接通。然而，在步驟S405處，當字線起動時，位元線預充電電路240停用。相應地，位元線215被留下以浮動在其預充電電壓位準。接著，在步驟S410處，路徑預充電電路245停用。相應地，路徑230被留下以浮動在類似於位元線215之其等電壓的電壓。流程接著進行至步驟S415，其中提供第一儲存值。可藉由將第一儲存電路210選擇性地連接至位元線215而(例如)從第一儲存電路210提供此第一儲存值。步驟S420等待啟用信號被啟動。一旦其發生，在步驟S425處，一鎖存值係藉由感測放大器電路305輸出至鎖存電路250。
若在步驟S400處判定記憶體裝置200處於一DFT操作模式，則在步驟S430處，位元線預充電電路240被保持接通。位元線215歸因於作為第一控制電路220(例如一位元線讀取多工器)之一結果與路徑230斷開連接而保持未受影響。
在步驟S435處，路徑預充電電路245停用且接著在步驟S440處，第二儲存值被提供至路徑230。此可(例如)經由一第二儲存電路260且經由第二控制電路270發生。接著，在步驟S445處，第二儲存值可被輸出至鎖存電路250。
若在步驟S400處判定記憶體裝置200處於一寫入操作模式，則位元線預充電電路240將接通。然而，在步驟S447處，位元線預充電電路240被關閉。位元線215與路徑230係經由第一控制電路220連接。步驟S450判定記憶體裝置200是否處於一直接寫入操作模式。若處於該模式，則流程進行至步驟S435，如先前所論述，其中路徑預充電電路停用。在此情況中，位元線215至路徑230之連接引起一值輸出至鎖存電路250且亦儲存在第一儲存電路210中。或者，若在步驟S450處，記憶體裝置200並不處於一直接寫入操作模式，則在步驟S455處，資料被寫入至第一儲存電路210，但由於一閂鎖啟用信號不被確立，故將無資料被寫入至鎖存電路250。
在讀取、DFT及直接寫入模式，在步驟S460處，一鎖存值係取決於啟用信號而從鎖存電路250輸出。因此，鎖存電路250可接收取決於記憶體裝置200之模式而起源於第一儲存電路210或第二儲存電路260的資料值，且接著在由啟用信號指示時輸出一鎖存值。例如，當啟用信號被確立時，鎖存電路260可輸出經接收值。
雖然本文已參考隨附圖式詳細描述本發明之闡釋性實施例，但應瞭解，本發明並不限於其等精確實施例，且各種變化、添加及修改可藉由熟悉此項技術者而在其中實現，而不背離如由隨附申請專利範圍定義之本發明之範疇與精神。例如，可運用獨立項之特徵來作出附屬項之特徵的各種組合，而不背離本發明之範疇。
S400‧‧‧步驟
S405‧‧‧步驟
S410‧‧‧步驟
S415‧‧‧步驟
S420‧‧‧步驟
S425‧‧‧步驟
S430‧‧‧步驟
S435‧‧‧步驟
S440‧‧‧步驟
S445‧‧‧步驟
S450‧‧‧步驟
S455‧‧‧步驟
S460‧‧‧步驟

Claims (18)

  1. 一種記憶體裝置，其包括：鎖存電路，其接收一鎖存值且提供該鎖存值作為一輸出；一路徑，其接收該鎖存值且將該鎖存值傳遞至該鎖存電路；第一儲存電路，其在該記憶體裝置處於一讀取操作模式時提供一第一儲存值；一位元線，其經連接至該第一儲存電路；第一控制電路，其將該位元線選擇性地連接至該路徑；感測電路，其在一啟用信號作用時偵測由於將該位元線連接至該第一儲存電路及該路徑所致之該路徑上之一電壓變化，且輸出該路徑上之該鎖存值，其中該鎖存值係取決於該電壓變化；第二儲存電路，其在該記憶體裝置處於一測試操作模式時提供一第二儲存值；及第二控制電路，其接收該第二儲存值且選擇性地輸出該第二儲存值作為該路徑上之該鎖存值，其中該鎖存電路依據該啟用信號而輸出該鎖存值作為該輸出，使得該啟用信號控制該鎖存電路與該感測電路兩者。
  2. 如請求項1之記憶體裝置，其中該記憶體裝置能夠在該測試操作模式中轉變該啟用信號。
  3. 如請求項1之記憶體裝置，其中該第二控制電路在該記憶體裝置處於該測試操作模式時選擇性地輸出該第二儲存值。
  4. 如請求項1之記憶體裝置， 其中該第一控制電路係一位元線讀取多工器。
  5. 如請求項4之記憶體裝置，其中該第一控制電路包括一p型電晶體。
  6. 如請求項1之記憶體裝置，其中該第二控制電路係一電晶體。
  7. 如請求項6之記憶體裝置，其中該第二控制電路係一n型電晶體。
  8. 如請求項1之記憶體裝置，其中該第一儲存電路係一位元單元。
  9. 如請求項1之記憶體裝置，其中該第二儲存電路係一閂鎖。
  10. 如請求項9之記憶體裝置，其中該第二儲存電路經組態以儲存一測試值。
  11. 如請求項1之記憶體裝置，其中該第二儲存電路經組態以接收一資料值、一掃描輸入值及一掃描信號；且其中該第二儲存電路經組態以基於該掃描信號之一值而在該資料值與該掃描輸入值之間選擇用於輸出作為該第二儲存值。
  12. 如請求項1之記憶體裝置，其中該鎖存電路經組態以在該啟用信號作用時輸出該鎖存值。
  13. 如請求項1之記憶體裝置，其中該測試操作模式之一時脈輸出時間係在一讀取操作模式之該時脈輸出時間的10%內。
  14. 如請求項1之記憶體裝置，其中該測試操作模式之一時脈輸出時間係在該讀取操作模式 之該時脈輸出時間的1.5%內。
  15. 如請求項1之記憶體裝置，其包括：路徑預充電電路，其在啟用時為該路徑預充電，其中該感測電路在該路徑被預充電，且在該路徑預充電電路停用時偵測該路徑上之一電壓變化。
  16. 如請求項1之記憶體裝置，其中該路徑包括具有一評估模式與一預充電模式之一動態節點。
  17. 一種操作具有一讀取操作模式與一測試操作模式之一記憶體裝置之方法，該方法包括下列步驟：在該讀取操作模式：向一位元線提供一第一儲存值；及當該位元線已被選擇性地連接至一路徑時，回應於一啟用信號，偵測該路徑上之一電壓變化且輸出該路徑上之一鎖存值，其中該鎖存值係取決於該電壓變化；在該測試操作模式：提供一第二儲存值；及選擇性地輸出該第二儲存值作為該路徑上之該鎖存值；在兩種操作模式：依據該啟用信號而輸出該鎖存值作為一輸出，使得該啟用信號控制偵測該路徑上之一電壓變化之該步驟及輸出該鎖存值作為一輸出之該步驟兩者。
  18. 一種記憶體裝置，其包括：鎖存構件，用於接收一鎖存值且用於提供該鎖存值作為一輸出；路徑構件，用於接收該鎖存值且用於將該鎖存值傳遞至該鎖 存構件；第一儲存構件，用於在該記憶體裝置處於一讀取操作模式時提供一第一儲存值；位元線構件，用於連接至該第一儲存構件；第一控制構件，用於將該位元線選擇性地連接至該路徑構件；感測構件，用於在一啟用信號作用時偵測由於將該位元線構件連接至該第一儲存構件及該路徑所致之該路徑上之一電壓變化，且用於將該路徑上之一電壓輸出至該鎖存值，其中該鎖存值係取決於該電壓變化；第二儲存構件，用於在該記憶體裝置處於一測試操作模式時提供一第二儲存值；及第二控制構件，用於接收該第二儲存值且用於選擇性地輸出該第二儲存值作為該路徑構件上之該鎖存構件，其中該鎖存構件係用於依據該啟用信號而輸出該鎖存值作為該輸出，使得該啟用信號控制該鎖存電路與該感測電路兩者。
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