TW201633512A - 在電阻式隨機存取記憶體單元中的氧化物記憶體元件的稀土金屬及金屬氧化物電極的介接技術 - Google Patents
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Abstract
薄膜電阻式記憶體材料堆疊包含一第一電極與一薄膜記憶體材料的一界面上的一高功函數金屬氧化物以及一第二電極與該薄膜記憶體材料的一界面上的一低功函數稀土金屬中之至少一者。該高功函數金屬氧化物提供了相對於記憶體材料的一良好的蕭特基能障高度，而實現了高開啟/關閉電流比。該金屬氧化物與切換氧化物間之相容性減少了氧/空缺的循環損耗，而實現了較佳的記憶體裝置耐久性。該低功函數稀土金屬提供了高氧溶解度，以便增強剛沉積狀態下的該記憶體材料內之空缺產生，而實現了低形成電壓要求，且提供了該電阻式記憶體材料的歐姆接觸。
Description
本發明關於在電阻式隨機存取記憶體單元中的氧化物記憶體元件的稀土金屬及金屬氧化物電極的介接技術。
非揮發性記憶體(Nonvolatile Memory；簡稱NVM)是一種被廣泛應用於微電子工業之記憶體形式。迄今，NVM的主要形式是快閃記憶體(例如，"反及"(NAND)、"反或"(NOR)快閃記憶體等的快閃記憶體)。用於下一代裝置的許多替代NVM技術正在開發中。下一代NVM技術的一個考慮因素是將該技術與互補金屬氧化物半導體(CMOS)邏輯電路整合的容易程度。嵌入式非揮發性記憶體(embedded Non-Volatile Memory；簡稱e-NVM)是一種在晶片內(on-chip)與(諸如以CMOS技術製造的)邏輯裝置整合之非揮發性記憶體。e-NVM不同於標準NVM之處在於其係在該記憶體
專用的基材上製造記憶體陣列。嵌入式NVM有利之處在於：不需要一處理器與晶片外部(off-chip)記憶體間之晶片間通訊，且因而在晶片內連同e-NVM而整合的任何邏輯裝置(例如，CPU的核心、圖形處理器執行單元等的邏輯裝置)能夠實現高速資料存取及寬匯流排寬度的能力。
在各種NVM技術中，電阻式記憶體技術對離散及e-NVM應用持續有很好的展望。在諸如電阻式隨機存取記憶體(Resistive Random-Access Memory；簡稱ReRAM或RRAM)等的電阻式記憶體中，薄膜記憶體堆疊通常是第1A圖所示形式的二端裝置。對於薄膜電阻式記憶體材料堆疊101而言，能夠進行非揮發性切換之較絕緣的記憶體材料115被配置在兩個相對較導電的電極105、130之間。該記憶體材料可在下列兩種不同的非揮發性狀態之間切換：一高電阻狀態(High-Resistance State；簡稱HRS)，該HRS可代表一"關閉"或0狀態；以及一低電阻狀態(Low-Resistance State；簡稱LRS)，該LRS可代表一"開啟"或1狀態。通常一重設程序被用於使用一重設電壓(reset voltage)將ReRAM裝置切換到該HRS，且一設定程序被用於使用一設定電壓(set voltage)將ReRAM裝置切換到該LRS。為了減少電阻式記憶體陣列的關閉狀態漏電流，電阻式記憶體位元單元通常包含伴隨著電阻式記憶體元件(1R)的一存取電晶體(access transistor)(1T)或一薄膜選擇器元件(1S)。
形成電壓(forming voltage)及單元耐久度(cell endurance)是薄膜電阻式記憶體技術的兩個重要度量。形成電壓將切換能力賦予記憶體元件。因為目前最佳技術的CMOS之有限的工作電壓(例如，Vcc<0.9伏特)，所以實現足夠低的形成電壓對e-NVM應尤其具有挑戰性。如第1A圖進一步所示，在記憶體材料115中策劃缺陷116，以便能夠調節通過薄膜厚度的電傳導。目前認為缺陷116主要是氧空缺(oxygen vacancies)。已發現在電極與記憶體元件之間加入氧交換層(例如，鈦覆蓋層121)時，可促進氧空缺的產生、以及較低的形成電壓之產生，其將進一步於第1B圖中示出。鈦(Ti)、鉿(Hf)、鋯(Zr)、或鉭(Ta)的氧交換層通常已被用於各種針對可切換記憶體材料而被評估之二元及三元金屬氧化物(ternary metal oxide)。
通常以設定/重設週期的次數描述記憶體單元可靠性。從歷史觀點上說，電阻式記憶體單元可靠性/耐久度是差的，且雖然過去的十年中已逐漸改善電阻式記憶體單元可靠性/耐久度，但其仍在1011-1012個設定/重設週期的範圍中，因而可能限制了該技術的使用案例/應用。
101‧‧‧薄膜電阻式記憶體材料堆疊
115，215‧‧‧記憶體材料
105，130‧‧‧電極
116，216‧‧‧氧空缺
121‧‧‧鈦覆蓋層
201，202，301，702‧‧‧薄膜電阻式記憶體堆疊
205‧‧‧基材
210‧‧‧底部電極材料
212‧‧‧功函數電極材料
230‧‧‧頂部電極材料
218‧‧‧覆蓋層
221‧‧‧稀土金屬覆蓋材料
401‧‧‧非平面薄膜記憶體堆疊
410‧‧‧側壁
405‧‧‧第一電極堆疊
411‧‧‧絕緣介電質
303A‧‧‧第一薄膜電阻式記憶體材料堆疊
303B‧‧‧第二薄膜電阻式記憶體材料堆疊
505‧‧‧字線
510‧‧‧位元線
701‧‧‧非揮發性記憶體
705‧‧‧陣列
725‧‧‧行選擇電路系統
730‧‧‧列選擇電路系統
710，715‧‧‧電壓供應器
720‧‧‧讀取/寫入控制電路系統
801‧‧‧嵌入式非揮發性記憶體
805‧‧‧互補金屬氧化物半導體邏輯
906‧‧‧伺服器
950‧‧‧單晶片積體電路
905‧‧‧行動計算平台
910‧‧‧整合系統
915‧‧‧電池
960‧‧‧轉接板
930‧‧‧電源管理積體電路
925‧‧‧射頻積體電路
935‧‧‧控制器
1000‧‧‧計算裝置
1002‧‧‧主機板
1004‧‧‧處理器
已參照各圖式而以舉例但非限制之方式解說了本發明所述的資料。為了顧及圖式的精簡及清晰，不必然按照比例繪製該等圖式中示出之元件。例如，為了圖式的清晰，
某些元件之尺寸可能相較於其他元件的尺寸被放大或縮小。此外，在被認為適當時，在該等圖式中重複各參考標記，以便指示對應的或類似的元件。在該等圖式中：第1A圖是一傳統的薄膜電阻式記憶體堆疊之一橫斷面圖；第1B圖是示出一傳統的鈦覆蓋層對與一薄膜電阻式記憶體堆疊相關聯的形成電壓之影響之一圖形；第2A圖是根據一實施例而包含介於一記憶體材料與一第一電極間之一高功函數金屬氧化物的一薄膜電阻式記憶體堆疊之一橫斷面圖；第2B圖是根據一實施例而包含介於一記憶體材料與一第二電極間之一稀土金屬覆蓋層的一薄膜電阻式記憶體堆疊之一橫斷面圖；第3圖是根據各實施例而包含介於該記憶體材料與一第一電極間材料之一高功函數金屬氧化物以及介於一記憶體材料與一第二電極材料間之一稀土金屬覆蓋層的一薄膜電阻式記憶體堆疊之一橫斷面圖；第4圖是根據各實施例的一非平面薄膜電阻式記憶體裝置之一橫斷面圖；第5圖是根據各實施例的堆疊薄膜電阻式記憶體裝置之一橫斷面圖；第6A圖是根據各實施例而形成包含介於一記憶體材料與一頂部電極間之一稀土金屬覆蓋層以及介於該記憶體材料與一底部電極間之一高功函數金屬氧化物的一薄膜電
阻式記憶體裝置的一方法之一流程圖；第6B圖是根據各實施例而形成包含介於一記憶體材料與一頂部電極間之一稀土金屬覆蓋層以及介於該記憶體材料與一底部電極間之一高功函數金屬氧化物的一薄膜電阻式記憶體裝置的一方法之一流程圖；第7圖是根據各實施例而包含複數個薄膜記憶體位元單元的一NVM之一示意圖；第8圖示出根據各實施例的e-NVM之一橫斷面；第9圖示出採用根據各實施例的有具有薄膜電阻式記憶體堆疊的e-NVM的一SoC之一行動計算平台及一資料伺服器；以及第10圖是根據本發明的一實施例的一電子計算裝置之一功能方塊圖。
現在將參照各附圖而說明一或多個實施例。雖然將詳細描述及討論一些特定組態及配置，但是我們應可了解：其只是為了例示而說明一些特定組態及配置。熟悉相關技術者當可了解：可在不脫離該說明之精神及範圍下，採用其他可行的組態及配置。熟悉相關技術者當可易於了解：本說明書述及的技術及/或配置亦可被用於本發明詳細說明的系統及應用以外之各種其他的系統及應用。
在下文之實施方式中，將參照構成實施方式的一部分且示出實施例之圖式。此外，我們應可了解：可在不脫離
申請專利範圍之標的之範圍下，使用其他的實施例，且可作出結構上的及/或邏輯上的改變。亦請注意，諸如上、下、頂部、及底部等的方向及參考可只被用於促進對該等圖式中之特徵的說明。因此，將不應以限制之方式理解下文中之實施方式，且只由最後的申請專利範圍及其等效物界定申請專利範圍之標的之範圍。
在下文之說明中，述及了許多細節。然而，熟悉此項技術者當可易於了解：可在沒有這些特定細節的情形下實施本發明。在某些情形中，並不詳述而是以方塊圖之形式示出習知的方法及裝置，以避免模糊了本發明。在本說明書中所有提及之"一實施例"或"一個實施例中"時，意指以與該實施例有關之方式述及的一特定特徵、結構、功能、或特性被包含在本發明的至少一實施例中。因此，在本說明書的各處出現詞語"在一實施例中"或"在一個實施例中"時，不必然都參照到本發明的相同之實施例。此外，在一或多個實施例中，可以任何適當之方式結合該等特定特徵、結構、功能、或特性。例如，只要與一第一實施例及一第二實施例相關聯的該等特定特徵、結構、功能、或特性不是互斥的，則可結合該等兩個實施例。
在本說明及最後的申請專利範圍之用法中，除非前後文中另有清楚的指示，否則單數形式"一"("a"、"an")及"該"("the")將意圖也包括複數形式。我們亦應可了解：在本說明書的用法中，術語"及/或"意指且包含相關聯的被列出項目中之一或多個項目的任何及所有可能的組合。
本說明書中可將術語術語"被耦合"及"被連接"以及其派生詞用於描述各組件間之功能或結構關係。我們應可了解：這些術語將不作為彼此的同義字。而是在特定實施例中，"被連接"可被用於指示兩個或更多個元件相互在實體上、光學上、或電氣上直接接觸。"被耦合"可被用於指示：兩個或更多個元件相互在實體上或電氣上直接或間接(該等元件之間有其他的中間元件)接觸、且/或兩個或更多個元件相互配合或作用(例如，兩個或更多個元件有因果關係)。
在本說明書的用法中，術語"在...之上"、"在...之下"、"在...之間"、及"在...上"意指一組件或材料與實體關係值得注意的其他組件或材料有關之相對位置。例如，在材料之情況下，被配置在另一材料之上或之下的一材料可與該另一材料直接接觸，或可有一或多個中間材料。此外，被配置在兩材料之間的一材料可與該等兩層直接接觸，或可有一或多個中間層。相比之下，"在"一第二材料或材料層"上"之一第一材料或材料層與該第二材料/材料層直接接觸。在組件總成之情況下，可作出類似的區別。
在本說明及申請專利範圍的用法中，以術語"...中之至少一者"或"...中之一或多個"連接之一列表的項目可意指該等被列出項目之任何組合。例如，詞語"A、B或C中之至少一者"可意指A；B；C；A及B；A及C；B及C；或A、B及C。
本發明說明了薄膜電阻式記憶體材料堆疊，該薄膜電
阻式記憶體材料堆疊包含一第一電極與一薄膜記憶體材料的一界面上的一高功函數金屬氧化物以及一第二電極與該薄膜記憶體材料的一界面上的一低功函數稀土金屬中之至少一者。在有利的實施例中，一記憶體材料與該高功函數金屬氧化物形成一第一界面，且與該低功函數稀土金屬形成一第二界面。該高功函數金屬氧化物提供了相對於記憶體材料的一良好的蕭特基能障高度，而實現了高開啟/關閉電流比。金屬氧化物與切換氧化物間之相容性減少了氧/空缺的循環損耗，而實現了較佳的記憶體裝置耐久性。該低功函數稀土金屬提供了高氧溶解度，以便增強剛沉積狀態下的該記憶體材料內之空缺產生，而實現了低形成電壓要求，且維持了歐姆接觸。本發明也說明了平面及非平面記憶體堆疊及裝置、電阻式記憶體陣列、以及包含為e-NVM的此種陣列之系統單晶片(SoC)。
第2A圖是被配置在一基材205之上的一薄膜電阻式記憶體堆疊201之一橫斷面圖。根據一實施例，堆疊201包含介於一薄膜記憶體材料215與一底部(第一)塊狀電極材料210之間的一功函數電極材料212。底部電極材料210及頂部(第二)電極材料230是被耦合到堆疊201的相對界面之一陽極/陰極對的電極。
基材205可以是已知適於支援1T(S)1R位元單元之任何基材，例如，但不限於下列基材：包括但不限於矽、鍺、及矽鍺(SiGe)等的結晶半導體材料；以及包括玻璃、有機聚合物、及塑膠等的非晶材料(amorphous
material)。在進一步的實施例中，基材205進一步代表一後段製程(Back End Of Line；簡稱BEOL)層。例如，可在一積體電路(Integrated Circuit；簡稱IC)的一下方半導體裝置層上或之上形成堆疊201。因此，基材205亦可包括IC工業中常見的薄膜疊層(例如，金屬、介電質等)。
記憶體材料215可在一高電阻狀態與一低電阻狀態之間切換，以便儲存與記憶體單元雙穩態相關聯的"1"或"0"中之一者。可將記憶體堆疊201與可在一電阻式記憶體單元陣列中被複製的一1R1S位元單元中(未示出的)之一薄膜選擇器元件或一1R1T位元單元中(未示出的)之一金屬氧化物半導體場效電晶體(MOSFET)進一步整合。記憶體堆疊201是雙向的。該選擇器元件或電晶體係與某一臨界電壓Vth相關聯，低於該臨界電壓Vth時，現有的憶體堆疊201在"關閉"狀態下將有某種程度的標稱漏電流。高於該臨界電壓Vth時，選擇器或電晶體處於"開啟"狀態，且通過某一臨界電流，該臨界電流可實質上線性地增加，以能夠在一讀取電壓Vr下讀取記憶體材料215之電阻狀態，且能夠在較高的電壓值(例如，設定/重設電壓)下轉變記憶體材料215之電阻狀態。
在各實施例中，記憶體材料215包括一薄膜金屬氧化物(例如，MxOy)材料。有利之處在於：記憶體材料215只包含一金屬氧化物薄膜(亦即，記憶體材料215不是包括一非金屬氧化物之一疊層)。當相反極性的電壓被施加
到電極210、230時，該金屬氧化物將以一種非揮發性方式在高與低電阻狀態之間改變電阻值。在某些實施例中，該金屬氧化物可能發生可逆的金屬-絕緣體轉變(例如，莫特轉變(Mott transition)或電荷感應轉變(charge induced transition)等的轉變)。在某些實施例中，塊狀及/或薄膜形式的該金屬氧化物材料是導電的。在一實施例中，該金屬氧化物是一種包括化學計量(stoichiometric)及亞化學計量(sub-stoichiometric)離子氧化物AOx之過渡金屬(transition metal)氧化物，其中A是一過渡金屬。在某些此類實施例中，該金屬氧化物是一種基於陰離子之氧化物材料。基於陰離子之氧化物的非限制性例子包括但不限於：釩(V)的氧化物(例如，五氧化二釩(V2O5))、鈮(Nb)的氧化物(例如，五氧化二鈮(Nb2O5))、鉻(Cr)的氧化物(例如，三氧化二鉻(Cr2O3))、鉭(Ta)的氧化物(例如，五氧化二鉭(Ta2O5))、鉿(Hf)的氧化物(例如，二氧化鉿(HfO2))、鋯(Zr)的氧化物(例如，二氧化鋯(ZrO2))、鈦(Ti)的氧化物(例如，二氧化鈦(TiO2))、鎢(W)的氧化物(例如，二氧化鎢(WO2))、或鋁(Al)的氧化物(例如，三氧化二鋁(Al2O3))、以及諸如二氧化錫(SnO2)摻雜氧化銦等的三元、四元合金(quaternary alloy)、以及具有來自週期表中鄰接原生金屬(primary metal)的各行的金屬(例如，三氧化二釔(Y2O3)摻雜二氧化鋯(ZrO2)中之釔
(Y)、鋯(Zr)、以及La1-xSrxGa1-yMgyO3)中之及鍶(Sr)及鑭(La))之氧化物合金。基於陰離子之氧化物也可以是這些相同的元素及其合金之非化學計量(non-stoichiometric)氧化物。在其他此類實施例中，該金屬氧化物是一種基於陽離子之氧化物材料，其例子可包括但不限於LiMnO2、Li4TiO12、LiNiO2、及LiNbO3。
記憶體材料215可具有作為成分、讀取電壓、設定/重設電壓要求等的一函數而大幅改變之薄膜厚度。在諸如採用前文所述的金屬氧化物材料中之任何金屬氧化物材料的那些金屬氧化物等的例示金屬氧化物實施例中，該金屬氧化物具有至少2奈米且小於50奈米而且有利地不大於20奈米之薄膜厚度。
第一及第二電極材料210、230可具有相同的成分，或可以是不同的，且可進一步包含一或多個薄膜層。電極材料210在功能上是諸如在橫向距離上傳導記憶體單元電流，這是因為功函數電極材料212提供了接觸金屬化功能。在各實施例中，電極材料210是一種通常被用於IC工業中之互連佈線的金屬或金屬合金，例如，銅(Cu)、鋁(Al)、及其合金。在各實施例中，電極材料230也是一種諸如銅(Cu)等的互連金屬。
在該實施例中，功函數電極材料212直接接觸到記憶體材料215。功函數電極材料212進一步直接接觸到底部電極材料210(例如，諸如銅(Cu)等的一低電阻塊狀材料)，因而被用來作為記憶體材料215的一第一接觸界
面。在各實施例中，功函數電極材料212具有一有利地大於4.8電子伏特(eV)(289K)的高功函數，以便將一高蕭特基能障提供給一金屬氧化物記憶體材料。在進一步的實施例中，電極材料212並不強鍵結到氧，而可在記憶體單元操作期間與記憶體材料215交換氧。有利之處在於：功函數電極材料212又是一種良好的絕熱體，因而能夠執行記憶體材料215的快速重設。在進一步的實施例中，尤其在記憶體材料215也是一金屬氧化物時，功函數電極材料212是一種可改善功函數電極材料212與記憶體材料215間之界面的耐久度/穩定性之金屬氧化物。
在各實施例中，功函數電極材料212是一種具有與記憶體材料215不同的成分之非切換金屬氧化物，且具有上述屬性之例示金屬氧化物包括銥(Ir)、釕(Ru)、鉬(Mo)、或鎢(W)中之至少一者的氧化物。在進一步的實施例中，功函數電極材料212是一種銥(Ir)、釕(Ru)、鉬(Mo)、或鎢(W)中之至少一者的元素氧化物(例如，二氧化銥(IrO2)、二氧化釕(RuO2)、二氧化鉬(MoO2)、或二氧化鎢(WO2))。在進一步的實施例中，功函數電極材料212是一種混合氧化物(mixed oxide)(例如，包含銥(Ir)、釕(Ru)、鉬(Mo)、或鎢(W)中之一者及另一金屬之三元氧化物)。在一有利的混合氧化物實施例中，功函數電極材料212是一種銥(Ir)、釕(Ru)、鉬(Mo)、或鎢(W)中之至少兩者的混合氧化物。上述之例示導電金屬氧化物
具有在受到電阻式記憶體裝置的電場及熱循環(thermal cycling)之要求時較穩定的優點。上述之例示導電氧化物亦可具有良好的擴散障壁(diffusion barrier)特性(例如，非晶的、無反應的)，且因而減少與鄰接記憶體材料215間之互混率。上述之例示導電氧化物也具有相當低的電阻係數值，而使記憶體堆疊202能夠在低電壓(例如，低於1.5伏特)下操作。在各實施例中，功函數電極材料212具有小於1毫歐姆-厘米(1/1000th Ohm-cm)之電阻係數。
功函數電極材料212可具有作為被選擇的電阻係數以及記憶體堆疊201在特定應用(例如，離散NVM相對於e-NVM)下可容許的電壓降限制的一函數而大幅改變之薄膜厚度。一般而言，較大的導電氧化物障蔽薄膜厚度將提供較佳的穩定性，但其代價為高電阻式電壓下降。在各實施例中，採用前文所述之任何導電金屬氧化物材料時，功函數電極材料212具有小於10奈米，且有利地至少2奈米但不大於5奈米之薄膜厚度。
進一步如第2A圖所示，電阻式記憶體堆疊201可進一步包含一覆蓋層218，該覆蓋層218可諸如被用來作為一接觸金屬及/或一脫氧層(oxygen scavenging layer)。任何傳統的材料可被用來作為覆蓋層218，或將於下文中第2B圖的背景下進一步說明的一稀土材料可被加入記憶體堆疊201中。
第2B圖是被配置在一基材205之上的一薄膜電阻式
記憶體堆疊202之一橫斷面圖。根據一實施例，堆疊202包含介於一薄膜記憶體材料215與頂部(第二)塊狀電極材料230之間的一稀土金屬覆蓋材料221。
在有利的實施例中，稀土覆蓋材料221與記憶體材料215的一第一界面直接接觸。記憶體材料215可以是諸如前文在第2A圖的背景下所述的任何金屬氧化物。在功能上，稀土覆蓋材料221是一種具有高氧溶解度且仍然是金屬的強脫氧劑。因為氧化的極低焓(enthalpy)，所以稀土覆蓋材料221在該薄膜堆疊的剛製造狀態下於(金屬氧化物)記憶體材料215內有利地提供了數目非常多的氧空缺，因而形成電壓要求被有利地降低到低於1.5伏特。根據各實施例而被用於覆蓋材料221之稀土金屬比諸如鈦(Ti)、鉿(Hf)、鋯(Zr)、或鉭(Ta)等的過渡金屬更積極地自記憶體材料215脫氧。記憶體材料215中出現了比第1A圖所示的記憶體元件115更多數目的缺陷/氧空缺216，其示出了此種效果。
在各實施例中，覆蓋材料221包含具有低功函數的一稀土金屬。有利地低於4.5eV(298K)且更有利地低於3.5eV的低功函數能夠實現與電極材料230間之歐姆接觸。同時擁氧化的有利低的焓以及有利低的功函數的屬性之例示稀土金屬包括鑭(La)、鉺(Er)、釓(Gd)、釔(Y)、及鐠(Pr)。在一個此類實施例中，覆蓋材料221是La、Er、Ga、Y、及Pr中之一者的元素金屬。在進一步的實施例中，覆蓋材料221不是純元素金屬形式，
而是包含La、Er、Ga、Y、及Pr中之一者以及一或多個其他金屬(例如，另一稀土金屬或過渡金屬)的合金。合金式實施例足可保留純元素金屬的所需電氣特性，且同時有利地使覆蓋材料221可順應記憶體裝置製造(例如，更易於蝕刻)且/或更穩定。被認為特別有利的一合金式稀土覆蓋材料實施例包含La、Er、Ga、Y、及Pr中之兩者或更多者。此種合金可藉由加入一成分(例如，Pr)而維持有利的低功函數(例如，低於3.5eV)，且經由加入較易於處理的另一成分(例如，Gd)而能夠實現較容易的記憶體堆疊及/或裝置製造。
在也於第2B圖所示之進一步的實施例中，覆蓋材料221與電極材料230形成一界面。在各實施例中，覆蓋材料221的厚度是在2奈米與20奈米之間。因為覆蓋材料221自記憶體材料215脫氧，所以其在接近記憶體材料215的界面處形成氧化物(例如，La、Er、Ga、Y、及Pr中之一者的元素氧化物)。有利之處在於：由於覆蓋材料221有足夠的厚度，所以覆蓋材料221並未被完全氧化，其中與電極材料230介接之剩餘的稀土金屬(例如，La、Er、Ga、Y、及Pr之元素形式)沒有氧。
第3圖是根據各實施例的一薄膜電阻式記憶體堆疊301之一橫斷面圖，該記憶體堆疊301包含介於記憶體材料215與一第一電極材料210之間的一(金屬氧化物)高功函數電極材料212、以及介於記憶體材料215與一第二電極材料230之間的一稀土金屬覆蓋層221。記憶體堆疊
301是與第2B圖所示之稀土覆蓋材料221進一步結合的於第2A圖所示之記憶體堆疊201之一例子。薄膜電阻式記憶體堆疊301結合前文所述的每一種記憶體材料界面之效益，以同時實現低形成電壓以及增強的記憶體堆疊耐久度。如第3圖所示，高功函數金屬氧化物212與(金屬氧化物)記憶體材料215作出一第一界面，而稀土金屬覆蓋層221與記憶體材料215作出一第二界面。在第2A圖的背景下所述的高功函數電極材料212之任何屬性同樣適用於電阻式記憶體堆疊301之情況。同樣地，在第2B圖的背景下所述的稀土金屬覆蓋層221之任何屬性等同地適用於電阻式記憶體堆疊301之情況。
在各實施例中，非平面電阻式記憶體堆疊包含高功函數電極材料及稀土覆蓋材料中之一者或兩者。雖然在平面背景下示出第2A、2B、及3圖所示之該等實施例，但是請注意，可易於將相同的薄膜堆疊實施到各種非平面架構。例如，第4圖是根據一非平面實施例的一非平面薄膜記憶體堆疊401之一橫斷面圖，該記憶體堆疊401包含一(金屬氧化物)記憶體材料215，該記憶體材料215的一面與(金屬氧化物)功函數電極212介接，且該記憶體材料215的第二面與稀土金屬(Rare Earth Metal；簡稱REM)覆蓋層221介接。這些薄膜中之每一薄膜連同電極材料230已被沉積在一構形特徵側壁410，因而流經記憶體堆疊401的電流之方向不與基材205的一面正交(例如，實質上沿著與基材205平行的平面)。為了進一步增
加位元單元密度，側壁410可露出一第一電極堆疊405，該第一電極堆疊405係由介於各鄰接成對(adjacent pairs)的第一電極210之間的一絕緣介電質411所疊成。假定功函數電極材料212有足夠高的電阻係數及熱阻係數(thermal resistivity)，則可對該複數個第一電極210獨立地施加相對於第二電極230之偏壓，而將獨立的記憶體單元堆疊提供給每一第一電極210。每一獨立的記憶體單元堆疊具有在第3圖的背景下所述的電阻式記憶體堆疊301之優點。
第5圖是根據各實施例的垂直堆疊薄膜電阻式記憶體單元之一斷面圖。可藉由垂直堆疊前文所述之任何記憶體單元材料堆疊，而增加電阻式記憶體陣列的密度。在第5圖所示之實施例中，一第一薄膜電阻式記憶體材料堆疊303A及一第二薄膜電阻式記憶體材料堆疊303B被背對背地配置於兩條字線505之間。一位元線510耦合到兩個記憶體堆疊303A、303B共用的電極材料210。每一記憶體堆疊303A、303B包含實質上如前文所述之一(金屬氧化物)功函數電極212及一稀土金屬覆蓋材料221。
可以藉由許多技術製造前文所述之該等記憶體堆疊架構。第6A圖是根據各實施例而形成包含一高功函數電極材料及一稀土低功函數覆蓋材料的一薄膜電阻式記憶體堆疊的一方法601之一流程圖。舉例而言，可將方法601用於形成第3圖所示之記憶體堆疊301。
方法601開始於操作605，此時在一基材之上沉積一
第一(底部)電極材料。可在操作605中利用此項技術中已知適於特定電極成分之任何沉積程序，例如但不限於：物理氣相沉積(Physical Vapor Deposition；簡稱PVD)、化學氣相沉積(Chemical Vapor Deposition；簡稱CVD)、原子層沉積(Atomic Layer Deposition；簡稱ALD)、電解電鍍及無電解電鍍(electroless plating)、以及旋塗(spin-on)技術。
在操作610中，在該第一電極材料之上沉積包含一金屬氧化物之一功函數電極。可在操作610中利用此項技術中已知適於特定導電金屬氧化物之任何沉積程序，例如但不限於：PVD、CVD、及ALD技術。在一例示平面實施例中，於操作610中將活性或非活性PVD用於沉積如前文中在功函數電極材料212的背景下所述之任何元素或混合金屬氧化物。在一例示非平面實施例中，於操作610中將ALD用於沉積如前文中在功函數電極材料212的背景下所述之任何元素或混合金屬氧化物。
在操作620中，在先前於操作610中形成的該功函數電極材料上直接沉積一薄膜電阻式記憶體材料。可在操作620中利用此項技術中已知適於特定記憶體材料層之任何沉積程序，例如但不限於：PVD、CVD、及ALD技術。在一例示平面實施例中，於操作620中將活性或非活性PVD用於沉積如前文中針對記憶體材料215所述之任何切換金屬氧化物。在一例示非平面實施例中，於操作620中將ALD用於沉積如前文中針對記憶體材料215所述之任
何切換金屬氧化物。
方法601在操作630中繼續進行，此時在操作620中被沉積的該記憶體材料上直接沉積包括一稀土金屬的一覆蓋材料。可在操作630中利用此項技術中已知適於特定稀土金屬之任何沉積程序，例如但不限於：PVD、CVD、及ALD技術。在一例示平面實施例中，於操作630中將非活性PVD用於沉積如前文中在稀土覆蓋材料221的背景下所述之任何元素或合金式稀土金屬。在一例示非平面實施例中，於操作630中將ALD用於沉積如前文中在稀土覆蓋材料221的背景下所述之任何元素或合金式稀土金屬。
在操作640中完成方法601，此時在稀土覆蓋材料221之上沉積(且在稀土覆蓋材料221上直接有利地沉積)另一電極材料。可在操作640中利用能夠防止該電極材料的界面上的該稀土覆蓋材料的氧化之任何傳統沉積技術。例如，可利用PVD或ALD及後續的一電鍍程序沉積一晶種層(seed layer)。對於垂直堆疊記憶體單元而言，可重複方法601，其中係按照相同的或相反的順序執行各操作。
第6B圖是根據各實施例而形成包含一高功函數電極及一稀土低功函數覆蓋材料的一非平面薄膜電阻式記憶體堆疊的一方法602之一流程圖。舉例而言，可將方法602用於形成第4圖所示之記憶體堆疊401。
方法602開始於操作606，此時沉積相互被一中間介電質絕緣的複數個金屬層之一疊層堆疊。可諸如利用任何
傳統的介電質沉積程序(例如，氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)之CVD)執行在第6A圖的背景下所述之電極沉積操作605，直到形成了所需數目的第一電極層。在操作607中，利用諸如任何傳統的微影及非等向性蝕刻(anisotropic etching)程序蝕刻該疊層堆疊，以形成露出該複數個金屬電極層的一側壁之一構形特徵。
方法602在操作610中繼續進行，此時以實質上如前文所述之方式(例如，利用一ALD程序)沉積該高功函數金屬氧化物電極材料，而在與該複數個金屬層的該側壁直接接觸的該構形特徵之上形成該金屬氧化物。在操作620中，以實質上如前文所述之方式且與該功函數電極材料直接接觸之方式(例如，利用一ALD程序)在該構形特徵之上沉積該記憶體材料。在操作640中，以實質上如前文所述之方式沉積該覆蓋材料，例如，利用一ALD程序以與該記憶體材料直接接觸之方式在該構形特徵之上沉積一稀土金屬。然後，諸如使用避免氧化該稀土覆蓋材料的一ALD及/或電鍍程序，在該稀土金屬覆蓋層之上沉積該頂部電極，而完成了方法602。
第7圖是一NVM 701之一示意圖，該NVM 701包含複數個薄膜電阻式記憶體堆疊702，每一記憶體堆疊702包含根據各實施例的一金屬氧化物高功函數電極材料及一稀土金屬覆蓋層。每一堆疊702包含與本說明書的其他段落中述及符合的任何實施例的一雙向記憶體材料(M)及
與一高功函數電極材料介接之一稀土金屬(REM)覆蓋層。陣列705是包含任何數目的獨立記憶體堆疊702的一雙向交叉點陣列(cross point array)，其中每一堆疊經由一存取電晶體("T")或薄膜電阻式選擇器元件("S")而被耦合。每一行係與被行選擇電路系統725中之一行選擇電路驅動的一位元線相關聯。每一列係與被列選擇電路系統730中之一列選擇電路驅動的一字線相關聯。在一操作狀態中，讀取/寫入控制電路系統720接收記憶體存取要求(例如，自該記憶體被嵌入的一本地處理器或通訊晶片)，根據該等要求(例如，讀取、寫入0、或寫入1)而產生必要的控制信號，且控制該列及行選擇電路系統725、730。電壓供應器710、715被控制成提供對該陣列施加偏壓所需的電壓，以便促成對一或多個位元單元702所要求的行動。列及行選擇電路系統725、730在陣列705中施加該被供應的電壓，以便存取被選擇的一或多個位元單元。可利用任何已知的技術實施列選擇電路系統730、行選擇電路系統725、及讀取/寫入控制電路系統720。在一實施例中，可自電壓供應器710、715取得的用於寫入操作之最大供應電壓是小於1.5伏特。
第8圖示出根據例示嵌入式電阻式記憶體實施例的e-NVM 801之一橫斷面。如圖所示，e-NVM 801包含以單晶片方式與基材205之上的CMOS邏輯805整合之NVM 701。在該實施例中，NVM 701(包含複數個薄膜堆疊，每一薄膜堆疊包含一高功函數金屬氧化物電極材料或稀土
金屬覆蓋層中之一者或多者)被配置在CMOS邏輯805之上，作為諸如一BEOL薄膜堆疊的一部分。CMOS邏輯805可包含已知的任何金屬氧化物半導體電晶體(例如，MOSFET)，一或多個該等金屬氧化物半導體電晶體在電氣上被耦合到NVM 701，而實施讀取/寫入控制電路系統、電壓供應器、及列/行選擇電路系統等的元件。
第9圖根據本發明之實施例而示出採用具有e-NVM(例如，ReRAM)的一SoC之一行動計算平台及一資料伺服器，該e-NVM具有薄膜電阻式記憶體堆疊，該薄膜電阻式記憶體堆疊包含一高功函數金屬氧化物電極材料或稀土金屬覆蓋層中之一者或多者。該伺服器906可以是任何商用伺服器，例如，包括被配置在一機架內且被網路連接在一起以供執行電子資料處理之任何數目的高效能計算平台，而在本實施例中，該伺服器906包含一被封裝之單晶片IC 950。該行動計算平台905可以是針對電子資料顯示、電子資料處理、無線電子資料傳輸、或其他類似功能中之每一功能而被配置之任何可攜式裝置。例如，行動計算平台905可以是平板電腦、智慧型手機、或膝上型電腦等的任何裝置，且可包含一顯示螢幕(例如，一電容式、電感式、電阻式、或光學觸控式螢幕)、一晶片層級或封裝層級整合系統910、及一電池915。
不論是被配置在放大圖920中所示的整合系統910內，或是作為伺服器906內之一獨立的封裝晶片，被封裝之單晶片IC 950都包括一記憶體晶片(例如，RAM)或
一處理器晶片(例如，微處理器、多核心微處理器、或圖形處理器等)，該記憶體晶片或處理器晶片包含具有薄膜電阻式記憶體堆疊之至少一ReRAM，該薄膜電阻式記憶體堆疊包含諸如本說明書的其他段落中述及的一高功函數金屬氧化物電極材料或稀土金屬覆蓋層中之一者或多者。單晶片IC 950可進一步與一電源管理積體電路(Power Management Integrated Circuit；簡稱PMIC)930、包括一寬頻RF(無線)發射器及/或接收器(TX/RX)(例如，包括一數位基頻及一類比前端模組，該模組進一步包含一傳輸路徑上的一功率放大器以及一接收路徑上的一低雜訊放大器)的一射頻(無線)積體電路(RF Integrated Circuit；簡稱RFIC)925、以及該RFIC的一控制器935中之一或多者被耦合到一板、一基板、或一轉接板960。
在功能上，PMIC 930可執行電池功率調節及直流至直流(DC-to-DC)轉換等的功能，且因而有被耦合到電池915的一輸入、以及將電流電源提供給其他功能模組的一輸出。如圖中進一步示出的，在該實施例中，RFIC 925具有被耦合到一天線(圖中未示出)的一輸出，用以實施其中包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進技術(Long Term Evolution；簡稱LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、以上各項的衍生標準或協定、以及被稱為3G、4G、5G、及更新的世代之任
何其他無線協定的一些無線標準或協定中之任何無線標準或協定。在替代實施例中，可將這些板層級模組中之每一板層級模組整合到被耦合到單晶片IC 950的封裝基材的各獨立IC中，或整合到被耦合到單晶片IC 950的封裝基材的一單一IC內。
第10圖是根據本發明揭露的至少某些實施例而配置的一計算裝置1000之一功能方塊圖。計算裝置1000可被設於諸如平台905或伺服器906內。裝置1000進一步包含主機板1002，該主機板1002上設置了諸如但不限於一處理器1004(例如，一應用處理器)之一些組件，該處理器1004可進一步包含具有薄膜電阻式記憶體堆疊之至少一ReRAM，該薄膜電阻式記憶體堆疊包含諸如本說明書的其他段落中述及的一高功函數金屬氧化物電極材料或稀土金屬覆蓋層中之一者或多者。處理器1004可在實體上及/或電氣上被耦合到主機板1002。在某些例子中，處理器1004包含被封裝在處理器1004內之一積體電路晶粒。一般而言，術語"處理器"或"微處理器"可意指用於處理來自暫存器及/或記憶體的電子資料而將該電子資料轉換為可被進一步儲存在暫存器及/或記憶體的其他電子資料之任何裝置或裝置之一部分。
雖然已參照各實施例而說明了本發明述及的某些特徵，但是將不意圖以一種限制之方式詮釋本說明。因此，本發明所述的實施例之各種修改以及熟悉本發明揭示相關之技術者易於得知之其他實施例將被視為在本發明揭露的
精神及範圍內。
我們應可了解：本發明之範圍不限於所述之該等實施例，而是可在不脫離最後的申請專利範圍之範圍下利用修改及改變實施本發明。例如，該等上述實施例可包括將於下文中進一步提供的各特徵之特定組合。
在一或多個第一實施例中，一電阻式薄膜記憶體堆疊包含一基材、被配置在該基材之上的一第一及第二電極材料、以及被配置在該第一與第二電極材料之間的一薄膜記憶體材料，該薄膜記憶體材料將在被施加到該第一及第二電極材料的一設定/重設電壓下經歷低與高電阻狀態間之一非揮發性轉變。該記憶體堆疊進一步包含下列兩者中之至少一者：一覆蓋材料，該覆蓋材料包含具有低於4.5電子伏特(eV)的功函數之一稀土金屬，且被配置在該記憶體材料與該第一電極材料之間；或一功函數電極材料，該功函數電極材料包含具有高於4.8eV的功函數之一金屬氧化物，且被配置在該記憶體材料與該第二電極材料之間。
為了促進該等第一實施例，該記憶體材料包含一過渡金屬的一氧化物。該覆蓋材料及該功函數電極材料中之至少一者與該過渡金屬氧化物直接接觸。
為了促進前文中剛提及的實施例，該覆蓋材料與該過渡金屬氧化物的一第一界面直接接觸。該功函數電極材料與該過渡金屬氧化物的一第二界面直接接觸。
為了促進前文中剛提及的實施例，該功函數電極材料
與該第一電極材料直接接觸，該覆蓋材料與該第二電極材料直接接觸。
為了促進該等第一實施例，該記憶體氧化物包含Hf、Ta、Ti、Al、W、或Zr中之至少一者。
為了促進前文中剛提及的實施例，該功函數電極材料與該記憶體元件直接接觸，該功函數電極材料與該第一電極材料直接接觸，且該功函數電極材料具有不大於5奈米的薄膜厚度。
為了促進該等第一實施例，該覆蓋材料包含La、Er、Ga、Y、或Pr中之至少一者，且該功函數電極材料包含Ir、Ru、Mo、或W中之至少一者的氧化物。
為了促進前文中剛提及的實施例，該覆蓋材料是La、Er、Ga、Y、或Pr中之一元素金屬，且該功函數電極材料是一元素氧化物。
為了促進前文所述的實施例，該覆蓋材料是La、Er、Ga、Y、或Pr中之至少兩者的一氧化物，且該功函數電極材料是Ir、Ru、Mo、或W中之至少兩者的一氧化物。
為了促進前文所述的實施例，該覆蓋材料與該記憶體材料直接接觸。該覆蓋材料與該第二電極材料直接接觸，且覆蓋材料及該第二電極材料之界面不含氧。
在一或多個第二實施例中，一系統單晶片(System on Chip；簡稱SoC)包含一電阻式記憶體陣列，該電阻式記憶體陣列包含複數個電阻式記憶體位元單元，每一位元
單元進一步包含被配置在一基材之上的一存取金屬氧化物半導體場效電晶體(MOSFET)或薄膜選擇器元件、以及在電氣上被耦合到該存取MOSFET或選擇器元件的一薄膜記憶體堆疊。該薄膜記憶體堆疊進一步包含被配置在該基材之上的一第一及第二電極材料。該薄膜記憶體堆疊進一步包含被配置在該第一與第二電極材料之間的一薄膜記憶體材料，且該薄膜記憶體材料將在一設定/重設電壓下經歷低與高電阻狀態間之一非揮發性轉變。該薄膜記憶體堆疊進一步包含下列兩者中之至少一者：一覆蓋材料，該覆蓋材料包含具有低於4.5eV的功函數之一稀土金屬，且被配置在該記憶體材料與該第一電極材料之間；或一功函數電極材料，該功函數電極材料包含具有高於4.8eV的功函數之一金屬氧化物，且被配置在該記憶體材料與該第二電極材料之間。
為了促進該第二實施例，該SoC進一步包含被配置在該基材之上的複數個MOS電晶體，該複數個電晶體中之一或多個電晶體在電氣上被耦合到該電阻式記憶體陣列。
在一或多個第三實施例中，一種製造電阻式記憶體單元之方法包含：在一基材之上沉積一第一電極材料。該方法包含：在該第一電極材料之上形成一包含一金屬氧化物之功函數電極材料。該方法包含：在該功函數電極材料上直接沉積一薄膜記憶體材料，該薄膜記憶體材料將在被施加到該第一及第二電極材料的一設定/重設電壓下經歷低與高電阻間之一非揮發性轉變。該方法進一步包含：在該
薄膜記憶體上直接沉積包含一稀土金屬之一覆蓋材料。該方法進一步包含：在該覆蓋材料之上沉積一第二電極材料。
為了促進該第三實施例，形成該功函數電極材料進一步包含：在該第一電極材料上直接沉積該金屬氧化物，該金屬氧化物具有高於4.8eV的一功函數。沉積該覆蓋材料進一步包含：沉積具有低於4.5eV的一功函數之一稀土金屬。
為了促進前文中剛提及的實施例，沉積該金屬氧化物進一步包含：沉積Ir、Ru、Mo、或W中之至少一者的一氧化物；以及沉積該稀土金屬進一步包含：沉積La、Er、Ga、Y、或Pr中之至少一者。
為了促進前文中剛提及的實施例，沉積該金屬氧化物進一步包含：沉積Ir、Ru、Mo、或W中之一者的一元素氧化物。沉積該稀土金屬進一步包含：沉積La、Er、Ga、Y、或Pr中之一元素金屬；以及沉積該薄膜記憶體材料包含：沉積一過渡金屬氧化物。
為了促進該第三實施例，沉積該金屬氧化物進一步包含：沉積Ir、Ru、Mo、或W中之兩者或更多者的一氧化物。沉積該稀土金屬進一步包含：沉積La、Er、Ga、Y、或Pr中之兩者或更多者的一合金；以及沉積該薄膜記憶體材料包含：沉積一過渡金屬氧化物。
為了促進該第三實施例，該方法進一步包含：沉積相互被一中間介電質絕緣的複數個金屬層之一疊層堆疊。該
方法進一步包含：蝕刻穿過該疊層堆疊，而形成露出該複數個金屬層的一側壁之一構形特徵。沉積該功函數電極材料進一步包含：在與該複數個金屬層的該側壁直接接觸的該構形特徵之上沉積該金屬氧化物。沉積該記憶體材料進一步包含：在該構形特徵之上沉積一過渡金屬氧化物且該記憶體材料與該功函數電極材料直接接觸。沉積該覆蓋材料進一步包含：在該構形特徵之上沉積該稀土金屬且該覆蓋材料與該記憶體材料直接接觸。
為了促進該第三實施例，沉積該功函數電極進一步包含：將該金屬氧化物沉積到不大於5奈米的厚度。
為了促進該第三實施例，沉積該記憶體材料進一步包含：沉積Hf、Ta、Ti、Al、W、或Zr中之至少一者的一氧化物。
然而，該等實施例不限於前文所述之該等例子，且在各種實施方式中，該等上述實施例可包括：只採取該等特徵之一子集；採取不同順序的該等特徵；採取該等特徵之不同的組合；及/或採取被明確列出的那些特徵之外的額外的特徵。因此，應參照最後的申請專利範圍以及該等申請專利範圍應享有的等效物之完整範圍而決定本發明之範圍。
201‧‧‧薄膜電阻式記憶體堆疊
205‧‧‧基材
210‧‧‧底部電極材料
212‧‧‧功函數電極材料
215‧‧‧記憶體材料
218‧‧‧覆蓋層
230‧‧‧頂部電極材料
Claims (20)
- 一種電阻式薄膜記憶體堆疊，包含：一基材；被配置在該基材之上的一第一及第二電極材料；被配置在該第一與第二電極材料之間的一薄膜記憶體材料，該薄膜記憶體材料將在被施加到該第一及第二電極材料的一設定/重設電壓下經歷低與高電阻狀態間之一非揮發性轉變；以及下列兩者中之至少一者：一覆蓋材料，該覆蓋材料包含具有低於4.5電子伏特(eV)的功函數之一稀土金屬，且被配置在該記憶體材料與該第一電極材料之間；或一功函數電極材料，該功函數電極材料包含具有高於4.8eV的功函數之一金屬氧化物，且被配置在該記憶體材料與該第二電極材料之間。
- 如申請專利範圍第1項之薄膜記憶體堆疊，其中：該記憶體材料包含一過渡金屬的一氧化物；以及該覆蓋材料及該功函數電極材料中之至少一者與該過渡金屬氧化物直接接觸。
- 如申請專利範圍第2項之薄膜記憶體堆疊，其中：該覆蓋材料與該過渡金屬氧化物的一第一界面直接接觸；以及 該功函數電極材料與該過渡金屬氧化物的一第二界面直接接觸。
- 如申請專利範圍第3項之薄膜記憶體堆疊，其中：該功函數電極材料與該第一電極材料直接接觸；以及該覆蓋材料與該第二電極材料直接接觸。
- 如申請專利範圍第3項之薄膜記憶體堆疊，其中：該記憶體氧化物包含Hf、Ta、Ti、Al、W、或Zr中之至少一者。
- 如申請專利範圍第1項之薄膜記憶體堆疊，其中：該覆蓋材料包含La、Er、Ga、Y、或Pr中之至少一者；以及該功函數電極材料包含Ir、Ru、Mo、或W中之至少一者的一氧化物。
- 如申請專利範圍第6項之薄膜記憶體堆疊，其中：該覆蓋材料是La、Er、Ga、Y、或Pr中之一元素金屬；以及該功函數電極材料是一元素氧化物。
- 如申請專利範圍第6項之薄膜記憶體堆疊，其中：該覆蓋材料是La、Er、Ga、Y、或Pr中之至少兩者 的一氧化物；以及該功函數電極材料是Ir、Ru、Mo、或W中之至少兩者的一氧化物。
- 如申請專利範圍第6項之薄膜記憶體堆疊，其中：該覆蓋材料與該記憶體材料直接接觸；該覆蓋材料與該第二電極材料直接接觸；以及覆蓋材料及該第二電極材料之界面不含氧。
- 如申請專利範圍第5項之薄膜記憶體堆疊，其中：該功函數電極材料與該記憶體元件直接接觸；該功函數電極材料與該第一電極材料直接接觸；以及該功函數電極材料具有不大於5奈米的薄膜厚度。
- 一種系統單晶片(SoC)，包含：一電阻式記憶體陣列，該電阻式記憶體陣列包含複數個電阻式記憶體位元單元，每一位元單元進一步包含：被配置在一基材之上的一存取金屬氧化物半導體場效電晶體(MOSFET)或薄膜選擇器元件；以及在電氣上被耦合到該存取MOSFET或選擇器元件的一薄膜記憶體堆疊，其中該薄膜記憶體堆疊進一步包含：被配置在該基材之上的一第一及第二電極材料；被配置在該第一與第二電極材料之間的一薄 膜記憶體材料，該薄膜記憶體材料將在一設定/重設電壓下經歷低與高電阻狀態間之一非揮發性轉變；下列兩者中之至少一者：一覆蓋材料，該覆蓋材料包含具有低於4.5eV的功函數之一稀土金屬，且被配置在該記憶體材料與該第一電極材料之間；或一功函數電極材料，該功函數電極材料包含具有高於4.8eV的功函數之一金屬氧化物，且被配置在該記憶體材料與該第二電極材料之間。
- 如申請專利範圍第11項之SoC，進一步包含被配置在該基材之上的複數個MOS電晶體，該複數個電晶體中之一或多個電晶體在電氣上被耦合到該電阻式記憶體陣列。
- 一種製造電阻式記憶體單元之方法，該方法包含：在一基材之上沉積一第一電極材料；在該第一電極材料之上形成一包含一金屬氧化物之功函數電極材料；在該功函數電極材料上直接沉積一薄膜記憶體材料，該薄膜記憶體材料將在被施加到該第一及第二電極材料的一設定/重設電壓下經歷低與高電阻間之一非揮發性轉變；在該薄膜記憶體上直接沉積包含一稀土金屬之一覆蓋材料；以及 在該覆蓋材料之上沉積一第二電極材料。
- 如申請專利範圍第13項之方法，其中：形成該功函數電極材料進一步包含：在該第一電極材料上直接沉積該金屬氧化物，該金屬氧化物具有高於4.8eV的一功函數；沉積該覆蓋材料進一步包含：沉積具有低於4.5eV的一功函數之一稀土金屬。
- 如申請專利範圍第14項之方法，其中：沉積該金屬氧化物進一步包含：沉積Ir、Ru、Mo、或W中之至少一者的一氧化物；以及沉積該稀土金屬進一步包含：沉積La、Er、Ga、Y、或Pr中之至少一者。
- 如申請專利範圍第15項之方法，其中：沉積該金屬氧化物進一步包含：沉積Ir、Ru、Mo、或W中之一者的一元素氧化物；沉積該稀土金屬進一步包含：沉積La、Er、Ga、Y、或Pr中之一元素金屬；以及沉積該薄膜記憶體材料包含：沉積一過渡金屬氧化物。
- 如申請專利範圍第15項之方法，其中：沉積該金屬氧化物進一步包含：沉積Ir、Ru、Mo、或W中之兩者或更多者的一氧化物；沉積該稀土金屬進一步包含：沉積La、Er、Ga、Y、或Pr中之兩者或更多者的一合金；以及 沉積該薄膜記憶體材料包含：沉積一過渡金屬氧化物。
- 如申請專利範圍第13項之方法，其中：該方法進一步包含：沉積相互被一中間介電質絕緣的複數個金屬層之一疊層堆疊；以及蝕刻穿過該疊層堆疊，而形成露出該複數個金屬層的一側壁之一構形特徵；以及沉積該功函數電極材料進一步包含：在與該複數個金屬層的該側壁直接接觸的該構形特徵之上沉積該金屬氧化物；沉積該記憶體材料進一步包含：在該構形特徵之上沉積一過渡金屬氧化物且該記憶體材料與該功函數電極材料直接接觸；以及沉積該覆蓋材料進一步包含：在該構形特徵之上沉積該稀土金屬且該覆蓋材料與該記憶體材料直接接觸。
- 如申請專利範圍第13項之方法，其中沉積該功函數電極進一步包含：將該金屬氧化物沉積到不大於5奈米的厚度。
- 如申請專利範圍第13項之方法，其中沉積該記憶體材料進一步包含：沉積Hf、Ta、Ti、Al、W、或Zr中之至少一者的一氧化物。
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