TW201635558A - 非揮發性記憶體 - Google Patents

Abstract

一種非揮發性記憶體，具有記憶胞。記憶胞具有堆疊結構、浮置閘極、穿隧介電層、抹除閘介電層、輔助閘介電層、第一摻雜區以及第二摻雜區。堆疊結構具有依序設置的閘介電層、輔助閘極、絕緣層以及抹除閘極。浮置閘極設置於堆疊結構的第一側的側壁。穿隧介電層設置於浮置閘極下。抹除閘介電層設置於抹除閘極與浮置閘極之間。輔助閘介電層設置於輔助閘極與浮置閘極之間。第一摻雜區鄰接浮置閘極、且第一摻雜區的一部分延伸至浮置閘極下方，第二摻雜區鄰接堆疊結構的第二側，第一側與所述第二側相對。

Description

非揮發性記憶體

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種非揮發性記憶體及其製造方法。

非揮發性記憶體由於具有可多次進行資料的存入、讀取、抹除等動作，且存入的資料在斷電後也不會消失的優點，已廣泛採用在個人電腦和電子設備。

典型的一種非揮發性記憶體設計成具有堆疊式閘極(Stack-Gate)結構，其中包括依序設置於基底上的穿隧氧化層、浮置閘極(Floating gate)、閘間介電層以及控制閘極(Control Gate)。對此快閃記憶體元件進行程式化或抹除操作時，係分別於源極區、汲極區與控制閘極上施加適當電壓，以使電子注入多晶矽浮置閘極中，或將電子從多晶矽浮置閘極中拉出。

在非揮發性記憶體的操作上，通常浮置閘極與控制閘極之間的閘極耦合率(Gate-Coupling Ratio，GCR)越大，其操作所需之工作電壓將越低，而快閃記憶體的操作速度與效率就會大大的 提升。其中增加閘極耦合率的方法，包括了增加浮置閘極與控制閘極間之重疊面積(Overlap Area)、降低浮置閘極與控制閘極間之介電層的厚度、以及增加浮置閘極與控制閘極之間的閘間介電層的介電常數(Dielectric Constant；k)等。

然而，隨著積體電路正以更高的集積度朝向小型化的元件發展，所以必須縮小非揮發性記憶體之記憶胞尺寸以增進其集積度。其中，縮小記憶胞之尺寸可藉由減小記憶胞的閘極長度與位元線的間隔等方法來達成。但是，閘極長度變小會縮短了穿隧氧化層下方的通道長度(Channel Length)，容易造成汲極與源極間發生不正常的電性貫通(Punch Through)，如此將嚴重影響此記憶胞的電性表現。而且，在程式化及或抹除記憶胞時，電子重複穿越過穿隧氧化層，將耗損穿隧氧化層，導致記憶體元件可靠度降低。

本發明提供一種非揮發性記憶體及其製造方法，可以低操作電壓操作，進而增加半導體元件的可靠度。

本發明提供一種非揮發性記憶體及其製造方法，可以提高元件的積集度。

本發明提出一種非揮發性記憶體，具有第一記憶胞，設置於基底上。此第一記憶胞具有堆疊結構、浮置閘極、穿隧介電層、抹除閘介電層、輔助閘介電層、第一摻雜區以及第二摻雜區， 其中堆疊結構具有依序設置於基底上的閘介電層、輔助閘極、絕緣層以及抹除閘極。浮置閘極設置於堆疊結構的第一側的側壁，且浮置閘極的頂部具有轉角部，轉角部鄰近抹除閘極，且轉角部高度落於抹除閘極高度間。穿隧介電層設置於浮置閘極與基底之間。抹除閘介電層設置於抹除閘極與浮置閘極之間。輔助閘介電層設置於輔助閘極與浮置閘極之間。第一摻雜區與第二摻雜區分別設置於堆疊結構與浮置閘極兩側的基底中，其中第一摻雜區鄰接浮置閘極、且第一摻雜區的一部分延伸至所述浮置閘極下方，第二摻雜區鄰接堆疊結構的第二側，第一側與第二側相對。

在本發明的一實施例中，上述非揮發性記憶體更具有第二記憶胞。第二記憶胞設置於基底上，且第二記憶胞的結構與第一記憶胞的結構相同，第二記憶胞與第一記憶胞成鏡像配置，共用第一摻雜區或第二摻雜區。

在本發明的一實施例中，上述第一摻雜區作為源極區，第二摻雜區作為汲極區。

在本發明的一實施例中，上述非揮發性記憶體更具有第三記憶胞。第三記憶胞設置於基底上，且第三記憶胞的結構與第一記憶胞的結構相同，共用第一摻雜區、輔助閘極以及抹除閘極。

在本發明的一實施例中，上述第一摻雜區作為汲極區，第二摻雜區作為源極區。

在本發明的一實施例中，上述非揮發性記憶體更具有插塞及隔離層。插塞電性連接第一摻雜區，且插塞填滿第一記憶胞 與第二記憶胞之間的開口。隔離層設置於插塞與浮置閘極之間。隔離層的材質包括氧化矽/氮化矽/氧化矽或氮化矽/氧化矽或其他高介電常數的材質(k>4)。

在本發明的一實施例中，上述非揮發性記憶體更具有控制閘極、閘間介電層及控制閘極線。控制閘極設置於第一摻雜區與浮置閘極上。閘間介電層設置於控制閘極與浮置閘極之間。控制閘極線電性連接控制閘極。

在本發明的一實施例中，上述第一記憶胞與第二記憶胞共用控制閘極，且控制閘極填滿第一記憶胞與第二記憶胞之間的開口。

在本發明的一實施例中，上述穿隧介電層更設置於控制閘極與第一摻雜區之間。

在本發明的一實施例中，上述非揮發性記憶體，更具有位元線。位元線電性連接第二摻雜區，其中位元線的延伸方向平行於控制閘極線的延伸方向。

在本發明的一實施例中，上述輔助閘介電層的厚度大於或等於抹除閘介電層的厚度。

在本發明的一實施例中，上述輔助閘介電層的材質包括氧化矽/氮化矽、氧化矽/氮化矽/氧化矽或氧化矽。

在本發明的一實施例中，上述絕緣層的材質包括氧化矽。上述閘間介電層的材質包括氧化矽/氮化矽/氧化矽或氮化矽/氧化矽或其他高介電常數的材質(介電常數k>4)。

在本發明的一實施例中，上述穿隧介電層的材質包括氧化矽，穿隧介電層的厚度介於60埃至200埃之間。

在本發明的一實施例中，上述閘介電層的材質包括氧化矽，閘介電層的厚度小於或等於穿隧介電層的厚度。上述抹除閘介電層的材質包括氧化矽，抹除閘介電層的厚度介於100埃至180埃之間。

在本發明的一實施例中，上述浮置閘極的轉角部角度小於或等於90度。

在本發明的一實施例中，上述第一摻雜區的延伸至浮置閘極下方的長度為浮置閘極長度的0.001~0.5倍。

本發明的非揮發性記憶體中，在X方向(行方向)相鄰的兩記憶胞結構相同且例如是成鏡像配置，共用第一摻雜區或第二摻雜區。而在Y方向(列方向)相鄰的兩記憶胞結構相同，共用第一摻雜區、輔助閘極(字元線)及抹除閘極。因此能提高元件的積集度。

本發明的非揮發性記憶體中，輔助閘極與抹除閘極平行設置，因此能提高元件的積集度。

本發明的非揮發性記憶體中，輔助閘極下方的閘介電層的厚度較薄，在操作記憶胞時，可以使用較小的電壓打開/關閉輔助閘極下方的通道區，亦即可以降低操作電壓。

本發明的非揮發性記憶體中，由於浮置閘極在抹除閘極高度間設置有轉角部，且此轉角部的角度小於或等於90度，藉由 轉角部使電場集中，可降低抹除電壓，有效率的將電子從浮置閘極拉出，提高抹除資料的速度。

本發明的非揮發性記憶體中，在具有控制閘極時，控制閘極包覆浮置閘極，能夠增加控制閘極與浮置閘極之間所夾的面積，而提高了記憶體元件的的耦合率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧基底

102‧‧‧隔離結構

104‧‧‧主動區

110、112、114、116、MC‧‧‧記憶胞

120‧‧‧堆疊結構

122‧‧‧閘介電層

124‧‧‧輔助閘極

126‧‧‧絕緣層

128‧‧‧抹除閘極

130‧‧‧輔助閘介電層

132‧‧‧抹除閘介電層

140‧‧‧浮置閘極

141‧‧‧轉角部

142‧‧‧穿隧介電層

146‧‧‧第一摻雜區

148‧‧‧第二摻雜區

150‧‧‧控制閘極

152、262、362‧‧‧閘間介電層

152a‧‧‧隔離層

160‧‧‧層間絕緣層

162、166‧‧‧插塞

164、BL0~BL2‧‧‧位元線

168、CG0~CG2‧‧‧控制閘極線

WL0~WL3‧‧‧字元線

EG0~EG3‧‧‧抹除閘極線

S‧‧‧源極區

D‧‧‧汲極區

H1、H2‧‧‧長度

圖1A為依照本發明之第一實施例所繪示的一種非揮發性記憶體的上視圖。

圖1B為依照本發明之第一實施例所繪示的一種非揮發性記憶體的剖面示意圖。

圖1C為依照本發明之第一實施例所繪示的一種非揮發性記憶體的電路簡圖。

圖2A為對第一實施例的記憶胞進行程式化操作之一實例的示意圖。

圖2B為對第一實施例的記憶胞進行抹除操作之一實例的示意圖。

圖2C為對第一實施例的記憶胞進行讀取操作之一實例的示意圖。

圖3A為依照本發明之第二實施例所繪示的一種非揮發性記憶體的上視圖。

圖3B為依照本發明之第二實施例所繪示的一種非揮發性記憶體的剖面示意圖。

圖3C為依照本發明之第二實施例所繪示的一種非揮發性記憶體的電路簡圖。

圖4A為對第二實施例的記憶胞進行程式化操作之一實例的示意圖。

圖4B為對第二實施例的記憶胞進行抹除操作之一實例的示意圖。

圖4C為對第二實施例的記憶胞進行讀取操作之一實例的示意圖。

圖5A為依照本發明之第三實施例所繪示的一種非揮發性記憶體的上視圖。

圖5B為依照本發明之第三實施例所繪示的一種非揮發性記憶體的剖面示意圖。

圖5C為依照本發明之第三實施例所繪示的一種非揮發性記憶體的電路簡圖。

圖6A為對第三實施例的記憶胞進行程式化操作之一實例的示意圖。

圖6B為對第三實施例的記憶胞進行抹除操作之一實例的示意圖。

圖6C為對第三實施例的記憶胞進行讀取操作之一實例的示意圖。

圖1A為依照本發明之第一實施例所繪示的一種非揮發性記憶體的上視圖。圖1B為依照本發明之第一實施例所繪示的一種非揮發性記憶體的剖面示意圖。圖1B所繪示為沿著圖1A中A-A'線的剖面圖。圖1C為依照本發明之第一實施例所繪示的一種非揮發性記憶體的電路簡圖。

請參照圖1A及圖1B，非揮發性記憶體包括多個記憶胞MC。這些記憶胞MC排列成行/列陣列。

非揮發性記憶體設置於基底100上。在基底100中例如設置有規則排列的多個隔離結構102，以定義出具有格狀的主動區104。隔離結構102例如是淺溝渠隔離結構。

各記憶胞MC包括堆疊結構120、輔助閘介電層130、抹除閘介電層132、浮置閘極140、穿隧介電層142、第一摻雜區146、第二摻雜區148。此外，基底100上更具有層間絕緣層160、插塞162與位元線164。

堆疊結構120從基底100起依序由閘介電層122、輔助閘極(字元線)124、絕緣層126以及抹除閘極128構成。閘介電層122例如是設置於輔助閘極124與基底100之間。閘介電層122的材質例如是氧化矽。閘介電層122的厚度例如小於或等於穿隧介電 層142的厚度。

輔助閘極124例如是設置於閘介電層122與絕緣層126之間。抹除閘極128例如是設置於絕緣層126上。輔助閘極124、抹除閘極128例如是在Y方向延伸。輔助閘極124、抹除閘極128的材質例如是摻雜多晶矽等導體材料。絕緣層126例如是設置於輔助閘極124與抹除閘極128之間。絕緣層126的材質例如是氧化矽。

輔助閘介電層130例如是設置於浮置閘極140與輔助閘極124之間。輔助閘介電層130的材質例如是氧化矽/氮化矽/氧化矽、氮化矽/氧化矽或氧化矽。輔助閘介電層130的厚度例如大於或等於抹除閘介電層132的厚度。抹除閘介電層132例如是設置於抹除閘極128與浮置閘極140之間。抹除閘介電層132的材質例如是氧化矽。抹除閘介電層132的厚度例如介於100埃至180埃之間。

浮置閘極140例如是設置於堆疊結構120之第一側的側壁，且此浮置閘極140的頂部具有轉角部141。此轉角部141鄰近抹除閘極128，且此轉角部141高度落於抹除閘極128高度間。此轉角部141角度小於或等於90度。浮置閘極140的材質例如是摻雜多晶矽等導體材料。浮置閘極140可由一層或多層導體層構成。

穿隧介電層142例如是設置於浮置閘極140與基底100之間。穿隧介電層142的材質例如是氧化矽。穿隧介電層142的厚度介於60埃至200埃之間。

第一摻雜區146例如是設置於浮置閘極140旁的基底100中，且第一摻雜區146的一部分延伸至浮置閘極140下方。第一摻雜區146的延伸至浮置閘極140下方的長度H1為浮置閘極140長度H2的0.001~0.5倍。第二摻雜區148例如是設置於堆疊結構120第二側的基底100中，其中第一側與第二側相對。第一摻雜區146、第二摻雜區148例如是含有N型或P型摻質的摻雜區，端視元件的設計而定。在本實施例中，第一摻雜區146作為源極區，第二摻雜區148作為汲極區。

層間絕緣層160例如是設置於基底100上，並且覆蓋第一記憶胞110與第二記憶胞112。層間絕緣層160的材質例如是氧化矽、磷矽玻璃、硼磷矽玻璃或其他適合之介電材料。插塞162例如是設置於層間絕緣層160中，插塞162與第二摻雜區148電性連接。插塞162的材質例如是鋁、鎢等導體材料。位元線164例如是設置於層間絕緣層160上，位元線164藉由插塞162與第二摻雜區148電性連接。位元線164的材質例如是鋁、鎢、銅等導體材料。

在X方向(行方向)上，多個記憶胞MC藉由第一摻雜區146或第二摻雜區148串接在一起。舉例來說，記憶胞110的結構與記憶胞112的結構相同，且記憶胞110與記憶胞112成鏡像配置，共用第一摻雜區146或第二摻雜區148；記憶胞114的結構與記憶胞116的結構相同，且記憶胞114與記憶胞116成鏡像配置，共用第一摻雜區146或第二摻雜區148。

在Y方向(列方向)上，多個記憶胞MC由第一摻雜區146、輔助閘極(字元線)124以及抹除閘極128串接在一起。亦即，在列方向上，多個記憶胞MC共用同一個第一摻雜區146、輔助閘極(字元線)124、抹除閘極128。舉例來說，記憶胞110的結構與記憶胞114的結構相同，記憶胞112的結構與記憶胞116的結構相同，同一列的記憶胞114與第一記憶胞110共用同一第一摻雜區146、輔助閘極(字元線)124、以及抹除閘極128。

在上述的非揮發性記憶體中，在X方向(行方向)相鄰的兩記憶胞MC結構相同且例如是成鏡像配置，共用第一摻雜區146或第二摻雜區148。而在Y方向(列方向)相鄰的兩記憶胞MC結構相同，共用第一摻雜區146、輔助閘極(字元線)124以及抹除閘極128。因此能提高元件的積集度。

如圖1C所示，在X方向(行方向)上，位元線BL0~BL2分別連接同一行的記憶胞的汲極區。在Y方向(列方向)上，字元線WL0~WL3分別連接同一列記憶胞的輔助閘極。抹除閘極線EG0~EG3分別連接同一列記憶胞的抹除閘極。源極線CS01~CS23分別連接同一列記憶胞的源極區。

在上述的非揮發性記憶體中，輔助閘極與抹除閘極配置成堆疊結構，因此能提高元件的積集度。

在上述的非揮發性記憶體中，閘介電層122的厚度較薄，在操作記憶胞時，可以使用較小的電壓打開/關閉輔助閘極124下方的通道區，亦即可以降低操作電壓。由於浮置閘極140在抹除 閘極128高度間設置有轉角部141，且此轉角部141的角度小於或等於90度，藉由轉角部141使電場集中，可降低抹除電壓有效率的將電子從浮置閘極140拉出，提高抹除資料的速度。

接著，說明本發明的非揮發性記憶體的操作模式，包括程式化、抹除與資料讀取等操作模式。圖2A為對第一實施例的記憶胞進行程式化操作之一實例的示意圖。圖2B為對第一實施例的記憶胞進行抹除操作之一實例的示意圖。圖2C為對第一實施例的記憶胞進行讀取操作之一實例的示意圖。

請參照圖2A，在進行程式化操作時，於選定記憶胞(如圖1C中的選定記憶胞Se)的輔助閘極WL0施加電壓Vwlp，以於輔助閘極下方的基底中形成通道，電壓Vwlp例如是0.6~1.2伏特。非選定記憶胞(如圖1C中的非選定記憶胞U)的輔助閘極WL1施加0伏特之電壓。於源極區S施加電壓Vcsp；於汲極區D施加電壓Vblp；於選定記憶胞的抹除閘極EG0以及非選定記憶胞的抹除閘極EG1施加電壓Vegp。電壓Vcsp例如是7~10伏特；電壓Vblp例如是0.3~0.8伏特；電壓Vegp例如是3~5伏特。在此種偏壓下，使電子由汲極往源極移動，以源極側熱電子注入的模式，注入選定記憶胞的浮置閘極FG0。由於非選定記憶胞的輔助閘極WL1施加0伏特之電壓，無法形成通道區，電子無法注入非選定記憶胞的浮置閘極FG1，因此非選定記憶胞不會被程式化。

請參照圖2B，在進行抹除操作時，於選定記憶胞的抹除閘極EG0施加電壓Vege；於非選定記憶胞的抹除閘極EG1施加0 伏特之電壓。於汲極區D(位元線BL)、源極區S施加0伏特的電壓。電壓Vege例如是10~12伏特。利用抹除閘極EG0與源極區S的電壓差，引發FN穿隧效應，將儲存於記憶胞的浮置閘極FG0電子拉出並移除。

請參照圖2C，在進行讀取操作時，於選定記憶胞的輔助閘極WL0施加電壓Vcc；於選定記憶胞的抹除閘極EG0施加電壓0-Vcc；於非選定記憶胞的抹除閘極EG1施加電壓0-Vcc；於汲極區D(位元線)施加電壓Vblr。電壓Vblr例如是0.6~0.9伏特。其中，電壓Vcc例如是電源電壓。在上述偏壓的情況下，可藉由偵測記憶胞之通道電流大小，來判斷儲存於記憶胞中的數位資訊。

在本發明的非揮發性記憶體的操作方法中，在進行程式化操作時，對輔助閘極施加低電壓，即可於輔助閘極下方的基底中形成通道，以源極側熱電子注入的模式，將電子寫入浮置閘極。在進行抹除操作時，利用抹除閘極來抹除資料，使電子經由抹除閘介電層移除，可減少電子經過穿隧介電層的次數，進而提高可靠度。此外，浮置閘極的轉角部設置於抹除閘極高度間，且此轉角部的角度小於或等於90度，藉由轉角部使電場集中，可有效率的將電子從浮置閘極拉出，提高抹除資料的速度。

圖3A為依照本發明之第二實施例所繪示的一種非揮發性記憶體的上視圖。圖3B為依照本發明之第二實施例所繪示的一種非揮發性記憶體的剖面示意圖。圖3B所繪示為沿著圖3A中A-A'線的剖面圖。圖3C為依照本發明之第二實施例所繪示的一種 非揮發性記憶體的電路簡圖。本發明的第二實施例中，構件與第一實施例相同者，給予相同的標號，並省略其詳細說明。

請參照圖3A及圖3B，第一摻雜區146例如是設置於浮置閘極140旁的基底100中。第二摻雜區148例如是設置於堆疊結構120第二側的基底100中，其中第一側與第二側相對。第一摻雜區146、第二摻雜區148例如是含有N型或P型摻質的摻雜區，端視元件的設計而定。第一摻雜區146作為汲極區，第二摻雜區148作為源極區。亦即，在兩記憶胞MC的浮置閘極140之間的是汲極區。

插塞162a例如是設置於層間絕緣層160中，且位於第一摻雜區146上。插塞162a與第一摻雜區146電性連接，且插塞162a填滿浮置閘極140之間的開口。插塞162a的材質例如是鋁、鎢等導體材料。

隔離層152a例如是設置於插塞162a與浮置閘極140之間。隔離層152a的材質例如是氧化矽/氮化矽/氧化矽或氮化矽/氧化矽或其他高介電常數的材質(k>4)。

位元線164例如是設置於層間絕緣層160上，位元線164藉由插塞162a與第一摻雜區146電性連接。位元線164的材質例如是鋁、鎢、銅等導體材料。位元線164例如是在X方向(行方向)延伸。

在上述的非揮發性記憶體中，浮置閘極140之間的第一摻雜區146是作為汲極區，位元線164藉由插塞162a與第一摻雜 區146電性連接。而插塞162a填滿浮置閘極140之間的開口。

在上述的非揮發性記憶體中，在X方向(行方向)相鄰的兩記憶胞MC結構相同且例如是成鏡像配置，共用第一摻雜區146或第二摻雜區148。而在Y方向(列方向)相鄰的兩記憶胞MC結構相同，共用第二摻雜區148、輔助閘極(字元線)124以及抹除閘極128。因此能提高元件的積集度。

在上述的非揮發性記憶體中，輔助閘極與抹除閘極配置成堆疊結構，因此能提高元件的積集度。

在上述的非揮發性記憶體中，閘介電層122的厚度較薄，在操作記憶胞時，可以使用較小的電壓打開/關閉輔助閘極124下方的通道區，亦即可以降低操作電壓。由於浮置閘極140在抹除閘極128高度間設置有轉角部141，且此轉角部141的角度小於或等於90度，藉由轉角部141使電場集中，可降低抹除電壓有效率的將電子從浮置閘極140拉出，提高抹除資料的速度。

如圖3C所示，在X方向(行方向)上，位元線BL0~BL2分別連接同一行的記憶胞的汲極區。在Y方向(列方向)上，字元線WL0~WL3分別連接同一列記憶胞的輔助閘極。抹除閘極線EG0~EG3分別連接同一列記憶胞的抹除閘極。同一列記憶胞的源極區接地GND。

接著，說明本發明的非揮發性記憶體的操作模式，包括程式化、抹除與資料讀取等操作模式。圖4A為對第二實施例的記憶胞進行程式化操作之一實例的示意圖。圖4B為對第二實施例的 記憶胞進行抹除操作之一實例的示意圖。圖4C為對第二實施例的記憶胞進行讀取操作之一實例的示意圖。

請參照圖4A，在進行程式化操作時，於選定記憶胞(如圖3C中的選定記憶胞Se)的輔助閘極WL0施加電壓Vwlp，以於輔助閘極下方的基底中形成通道，電壓Vwlp例如是0.6~1.2伏特。非選定記憶胞(如圖3C中的非選定記憶胞U)的輔助閘極WL1施加0伏特之電壓。於汲極區D(位元線)施加電壓Vblp；選定記憶胞的抹除閘極EG0以及非選定記憶胞的抹除閘極EG1施加電壓Vegp。電壓Vblp例如是6~9伏特；電壓Vegp例如是3~5伏特。在此種偏壓下，使電子由源極往汲極移動，以源極側熱電子注入的模式，注入選定記憶胞的浮置閘極FG0。由於非選定記憶胞的輔助閘極WL1施加0伏特之電壓，無法形成通道區，電子無法注入非選定記憶胞的浮置閘極FG1，因此非選定記憶胞不會被程式化。

請參照圖4B，在進行抹除操作時，於選定記憶胞的抹除閘極EG0施加電壓Vege；於非選定記憶胞的抹除閘極EG1施加0伏特之電壓；於汲極區D(位元線)施加0伏特之電壓。電壓Vege例如是6~12伏特。利用抹除閘極EG0與汲極區D的電壓差，引發FN穿隧效應，將儲存於記憶胞的浮置閘極FG0電子拉出並移除。

請參照圖4C，在進行讀取操作時，於選定記憶胞的輔助閘極WL0施加電壓Vcc；於選定記憶胞的抹除閘極EG0施加電壓 0-Vcc；於非選定記憶胞的抹除閘極EG1施加電壓0-Vcc；於汲極區D(位元線)施加電壓Vblr。其中，電壓Vcc例如是電源電壓；電壓Vblr例如是0.6~0.9伏特。在上述偏壓的情況下，可藉由偵測記憶胞之通道電流大小，來判斷儲存於記憶胞中的數位資訊。

在本發明的非揮發性記憶體的操作方法中，在進行程式化操作時，對輔助閘極施加低電壓，即可於輔助閘極下方的基底中形成通道，以源極側熱電子注入的模式，將電子寫入浮置閘極。在進行抹除操作時，利用抹除閘極來抹除資料，使電子經由抹除閘介電層移除，可減少電子經過穿隧介電層的次數，進而提高可靠度。此外，浮置閘極的轉角部設置於抹除閘極高度間，且此轉角部的角度小於或等於90度，藉由轉角部使電場集中，可有效率的將電子從浮置閘極拉出，提高抹除資料的速度。

圖5A為依照本發明之第三實施例所繪示的一種非揮發性記憶體的上視圖。圖5B為依照本發明之第三實施例所繪示的一種非揮發性記憶體的剖面示意圖。圖5C為依照本發明之第三實施例所繪示的一種非揮發性記憶體的電路簡圖。圖5B所繪示為沿著圖5A中A-A'線的剖面圖。本發明的第三實施例中，構件與第一實施例相同者，給予相同的標號，並省略其詳細說明。

請參照圖5A及圖5B，第一摻雜區146例如是設置於浮置閘極140旁的基底100中。第二摻雜區148例如是設置於堆疊結構120第二側的基底100中，其中第一側與第二側相對。第一摻雜區146、第二摻雜區148例如是含有N型或P型摻質的摻雜 區，端視元件的設計而定。在本實施例中，第一摻雜區146作為源極區，第二摻雜區148作為汲極區。

控制閘極150例如是設置於第一摻雜區146與浮置閘極140上。控制閘極150的材質例如是摻雜多晶矽等導體材料。閘間介電層152例如是設置於控制閘極150與浮置閘極140之間。閘間介電層152的材質例如是氧化矽/氮化矽/氧化矽或氮化矽/氧化矽或其他高介電常數的材質(k>4)。

插塞162例如是設置於層間絕緣層160中，插塞162與第二摻雜區148電性連接。位元線164例如是設置於層間絕緣層160上，位元線164藉由插塞162與第二摻雜區148電性連接。插塞166例如是設置於層間絕緣層160中，插塞166與控制閘極150電性連接。插塞166的材質例如是鋁、鎢等導體材料。控制閘極線168例如是設置於層間絕緣層160上，控制閘極線168藉由插塞166與控制閘極150電性連接。控制閘極線168的材質例如是鋁、鎢、銅等導體材料。

位元線164、控制閘極線168例如是在X方向(行方向)延伸，亦即位元線164的延伸方向平行於控制閘極線168的延伸方向。

在上述的非揮發性記憶體中，於第一摻雜區146與浮置閘極140上設置了控制閘極150。於層間絕緣層160上於設置控制閘極線168。位元線164、控制閘極線168例如是在X方向(行方向)延伸。

在上述的非揮發性記憶體中，在X方向(行方向)相鄰的兩記憶胞MC結構相同且例如是成鏡像配置，共用第一摻雜區146或第二摻雜區148以及控制閘極150。而在Y方向(列方向)相鄰的兩記憶胞MC結構相同，共用第一摻雜區146、輔助閘極(字元線)124以及抹除閘極128。因此能提高元件的積集度。

在上述的非揮發性記憶體中，輔助閘極與抹除閘極配置成堆疊結構，因此能提高元件的積集度。

在上述的非揮發性記憶體中，閘介電層122的厚度較薄，在操作記憶胞時，可以使用較小的電壓打開/關閉輔助閘極124下方的通道區，亦即可以降低操作電壓。由於浮置閘極140在抹除閘極128高度間設置有轉角部141，且此轉角部141的角度小於或等於90度，藉由轉角部141使電場集中，可降低抹除電壓有效率的將電子從浮置閘極140拉出，提高抹除資料的速度。

如圖5C所示，在X方向(行方向)上，位元線BL0~BL2分別連接同一行的記憶胞的汲極區。控制閘極線CG0~CG2分別連接同一行的記憶胞的控制閘極。在Y方向(列方向)上，字元線WL0~WL3分別連接同一列記憶胞的輔助閘極。抹除閘極線EG0~EG3分別連接同一列記憶胞的抹除閘極。源極線CS01~CS23分別連接同一列記憶胞的源極區。

接著，說明本發明的非揮發性記憶體的操作模式，包括程式化、抹除與資料讀取等操作模式。圖6A為對第三實施例的記憶胞進行程式化操作之一實例的示意圖。圖6B為對第三實施例的 記憶胞進行抹除操作之一實例的示意圖。圖6C為對第三實施例的記憶胞進行讀取操作之一實例的示意圖。

請參照圖6A，在進行程式化操作時，於選定記憶胞(如圖5C中的選定記憶胞Se)的輔助閘極WL0施加電壓Vwlp，以於輔助閘極下方的基底中形成通道，電壓Vwlp例如是0.6~1.2伏特。非選定記憶胞(如圖5C中的非選定記憶胞U)的輔助閘極WL1施加0伏特之電壓。於源極區S施加電壓Vcsp；於控制閘極CG施加電壓Vcgp；於汲極區D施加電壓Vblp；選定記憶胞的抹除閘極EG0以及非選定記憶胞的抹除閘極EG1施加電壓Vegp。電壓Vcsp例如是4~6伏特；電壓Vblp例如是0.3~0.8伏特；電壓Vcgp例如是6~8伏特；電壓Vegp例如是3~5伏特。在此種偏壓下，使電子由汲極往源極移動，以源極側熱電子注入的模式，注入選定記憶胞的浮置閘極FG0。由於非選定記憶胞的輔助閘極WL1施加0伏特之電壓，無法形成通道區，電子無法注入非選定記憶胞的浮置閘極FG1，因此非選定記憶胞不會被程式化。

請參照圖6B，在進行抹除操作時，於控制閘極CG施加電壓Vcge；於選定記憶胞的抹除閘極EG0施加電壓Vege；於非選定記憶胞的抹除閘極EG1施加0伏特之電壓；於汲極區D(位元線)、源極區S施加0伏特之電壓。電壓Vege例如是4.5~6伏特；電壓Vcge例如是-6~-8伏特。利用控制閘極CG與抹除閘極EG0的電壓差，引發FN穿隧效應，將儲存於記憶胞的浮置閘極FG0電子拉出並移除。

請參照圖6C，在進行讀取操作時，於選定記憶胞的輔助閘極WL0施加電壓Vcc；於控制閘極CG施加電壓0-Vcc；於選定記憶胞的抹除閘極EG0施加電壓0-Vcc；於非選定記憶胞的抹除閘極EG1施加電壓0-Vcc；於汲極區D(位元線)施加電壓Vblr。其中，電壓Vcc例如是電源電壓；電壓Vblr例如是0.6~0.9伏特。在上述偏壓的情況下，可藉由偵測記憶胞之通道電流大小，來判斷儲存於記憶胞中的數位資訊。

在本發明的非揮發性記憶體的操作方法中，在進行程式化操作時，對輔助閘極施加低電壓，即可於輔助閘極下方的基底中形成通道，以源極側熱電子注入的模式，將電子寫入浮置閘極。在進行抹除操作時，利用抹除閘極來抹除資料，使電子經由抹除閘介電層移除，可減少電子經過穿隧介電層的次數，進而提高可靠度。此外，浮置閘極的轉角部設置於抹除閘極高度間，且此轉角部的角度小於或等於90度，藉由轉角部使電場集中，可有效率的將電子從浮置閘極拉出，提高抹除資料的速度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基底

120‧‧‧堆疊結構

122‧‧‧閘介電層

124‧‧‧輔助閘極

126‧‧‧絕緣層

128‧‧‧抹除閘極

130‧‧‧輔助閘介電層

132‧‧‧抹除閘介電層

140‧‧‧浮置閘極

141‧‧‧轉角部

142‧‧‧穿隧介電層

146‧‧‧第一摻雜區

148‧‧‧第二摻雜區

160‧‧‧層間絕緣層

162‧‧‧插塞

164‧‧‧位元線

MC‧‧‧記憶胞

H1、H2‧‧‧長度

Claims (20)

1. 一種非揮發性記憶體，包括：第一記憶胞，設置於基底上，所述第一記憶胞，包括：堆疊結構，包括依序設置於所述基底上的閘介電層、輔助閘極、絕緣層以及抹除閘極；浮置閘極，設置於所述堆疊結構的第一側的側壁，且所述浮置閘極的頂部具有轉角部，所述轉角部鄰近所述抹除閘極，且所述轉角部高度落於所述抹除閘極高度間；穿隧介電層，設置於所述浮置閘極與所述基底之間；抹除閘介電層，設置於所述抹除閘極與所述浮置閘極之間；輔助閘介電層，設置於所述輔助閘極與所述浮置閘極之間；以及第一摻雜區與第二摻雜區，分別設置於所述堆疊結構與所述浮置閘極兩側的所述基底中，其中所述第一摻雜區鄰接所述浮置閘極、且所述第一摻雜區的一部分延伸至所述浮置閘極下方，所述第二摻雜區鄰接所述堆疊結構的第二側，所述第一側與所述第二側相對。
2. 如申請專利範圍第1項所述的非揮發性記憶體，更包括：第二記憶胞，設置於所述基底上，所述第二記憶胞的結構與所述第一記憶胞的結構相同，所述第二記憶胞與所述第一記憶胞成鏡像配置，共用所述第一摻雜區或所述第二摻雜區。
3. 如申請專利範圍第2項所述的非揮發性記憶體，其中所述第一摻雜區作為源極區，所述第二摻雜區作為汲極區。
4. 如申請專利範圍第3項所述的非揮發性記憶體，更包括：第三記憶胞，設置於所述基底上，所述第三記憶胞的結構與所述第一記憶胞的結構相同，共用所述第一摻雜區、所述輔助閘極以及所述抹除閘極。
5. 如申請專利範圍第2項所述的非揮發性記憶體，其中所述第一摻雜區作為汲極區，所述第二摻雜區作為源極區。
6. 如申請專利範圍第5項所述的非揮發性記憶體，其中更包括：插塞，電性連接所述第一摻雜區，且所述插塞填滿所述第一記憶胞與所述第二記憶胞之間的開口；以及隔離層，設置於所述插塞與所述浮置閘極之間。
7. 如申請專利範圍第6項所述的非揮發性記憶體，其中所述隔離層的材質包括氧化矽/氮化矽/氧化矽或氮化矽/氧化矽或其他高介電常數的材質(k>4)。
8. 如申請專利範圍第1項所述的非揮發性記憶體，其中更包括：控制閘極，設置於所述第一摻雜區與所述浮置閘極上；閘間介電層，設置於所述控制閘極與所述浮置閘極之間；以及控制閘極線，電性連接所述控制閘極。
9. 如申請專利範圍第8項所述的非揮發性記憶體，其中所述第一記憶胞與所述第二記憶胞共用所述控制閘極，且所述控制閘極填滿所述第一記憶胞與所述第二記憶胞之間的開口。
10. 如申請專利範圍第8項所述的非揮發性記憶體，其中所述穿隧介電層更設置於所述控制閘極與所述第一摻雜區之間。
11. 如申請專利範圍第8項所述的非揮發性記憶體，更包括：位元線，電性連接所述第二摻雜區，其中所述位元線的延伸方向平行於所述控制閘極線的延伸方向。
12. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述輔助閘介電層的厚度大於或等於所述抹除閘介電層的厚度。
13. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述輔助閘介電層的材質包括氧化矽/氮化矽、氧化矽/氮化矽/氧化矽或氧化矽。
14. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述絕緣層的材質包括氧化矽。
15. 如申請專利範圍第8項所述的非揮發性記憶體，其中所述閘間介電層的材質包括氧化矽/氮化矽/氧化矽或氮化矽/氧化矽或其他高介電常數的材質(k>4)。
16. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述穿隧介電層的材質包括氧化矽，所述穿隧介電層的厚度介於60埃至200埃之間。
17. 如申請專利範圍第1項所述的非揮發性記憶體，其中所 述閘介電層的材質包括氧化矽，所述閘介電層的厚度小於或等於所述穿隧介電層的厚度。
18. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述抹除閘介電層的材質包括氧化矽，所述抹除閘介電層的厚度介於100埃至180埃之間。
19. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述浮置閘極的頂部具有轉角部，所述轉角部角度小於或等於90度。
20. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述第一摻雜區的延伸至所述浮置閘極下方的長度為所述浮置閘極長度的0.001~0.5倍。