TW201712840A - 半導體封裝結構 - Google Patents

半導體封裝結構 Download PDF

Info

Publication number
TW201712840A
TW201712840A TW104140189A TW104140189A TW201712840A TW 201712840 A TW201712840 A TW 201712840A TW 104140189 A TW104140189 A TW 104140189A TW 104140189 A TW104140189 A TW 104140189A TW 201712840 A TW201712840 A TW 201712840A
Authority
TW
Taiwan
Prior art keywords
lead frame
package structure
semiconductor package
semiconductor wafer
solder
Prior art date
Application number
TW104140189A
Other languages
English (en)
Other versions
TWI666754B (zh
Inventor
張景堯
張道智
高國書
呂芳俊
林欣翰
曾志銘
張孝民
沈志明
Original Assignee
財團法人工業技術研究院
文顥電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 財團法人工業技術研究院, 文顥電子股份有限公司 filed Critical 財團法人工業技術研究院
Priority to US15/146,878 priority Critical patent/US20170084521A1/en
Publication of TW201712840A publication Critical patent/TW201712840A/zh
Priority to US15/979,403 priority patent/US10672677B2/en
Application granted granted Critical
Publication of TWI666754B publication Critical patent/TWI666754B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/076—Connecting or disconnecting of strap connectors
    • H10W72/07651—Connecting or disconnecting of strap connectors characterised by changes in properties of the strap connectors during connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/60—Strap connectors, e.g. thick copper clips for grounding of power devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Die Bonding (AREA)

Abstract

本揭露內容係提供一種半導體封裝結構。半導體封裝結構包括一半導體晶片、一保護環(guard ring)、一膠層以及一第一引線架(lead frame)。保護環設置於半導體晶片上，膠層設置於保護環上。第一引線架電性連接至半導體晶片，膠層位於保護環和第一引線架之間。

Description

半導體封裝結構
本揭露內容是有關於一種半導體封裝結構。
經由電力電子技術，可在瞬間大電壓下對電能進行變換和控制，並且，電源控制的數位化已成為未來趨勢，因而使得電力電子技術日益重要。其中，功率元件模組更對電力電子市場的發展具有相當大的影響，其應用範圍不僅在新能源設備、風力發電、太陽能、電動車、綠建築等領域扮演舉足輕重的角色，日常生活中所使用的高速鐵路、智慧電網、變頻家電等，也與電力電子技術息息相關。
功率元件模組封裝技術包括：功率元件封裝電、熱模擬技術及功率模組系統封裝(system in package；SiP)製程整合、晶片接合製程(die attach)及打線接合製程(wire bonding)等技術。由於功率半導體晶片的尺寸與厚度隨著科技進步不斷的縮小與變薄，目前甚至已經有尺寸為50微米(μm)的金氧半電晶體(MOSFET)問世，換言之，現今之薄型晶片組裝實際上面臨更嚴苛考驗。因此，相關業者均致力於研發功率元件模組封裝技術以提高組裝良率與可靠度。
本揭露內容係有關於一種半導體封裝結構。實施例 中，膠層位於保護環和第一引線架之間，因而可以降低保護環周圍的電場效應，進而維持住整體元件的較高耐電壓，且同時具有保護半導體晶片以及支撐整體結構的效果。
根據本揭露內容之一實施例，係提出一種半導體封 裝結構。半導體封裝結構包括一半導體晶片、一保護環(guard ring)、一膠層以及一第一引線架(lead frame)。保護環設置於半導體晶片上，膠層設置於保護環上。第一引線架電性連接至半導體晶片，膠層位於保護環和第一引線架之間。
根據本揭露內容之另一實施例，係提出一種半導體 封裝結構。半導體封裝結構包括一半導體晶片、一保護環、一焊料(solder)、一第一引線架以及一膠層。保護環和焊料設置於半導體晶片上。第一引線架經由焊料以電性連接至半導體晶片。膠層設置於半導體晶片上並位於半導體晶片和第一引線架之間，且膠層的高度等於或大於焊料的高度。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，作詳細說明如下：
10、20、30、40、50、60、70、80‧‧‧半導體封裝結構
100‧‧‧半導體晶片
100G‧‧‧閘極接點
100s‧‧‧側面
200‧‧‧保護環
200a‧‧‧頂表面
200s‧‧‧側面
300‧‧‧膠層
400‧‧‧第一引線架
500、510、520‧‧‧焊料
600‧‧‧第二引線架
700‧‧‧外殼
710‧‧‧電極層
800‧‧‧第三引線架
900‧‧‧基板
910‧‧‧金屬層
920‧‧‧陶瓷層
930‧‧‧圖案化金屬層
960‧‧‧底板
980‧‧‧封裝膠層
1B-1B’、2B-2B’、3B-3B’、4B-4B’、8B-8B’‧‧‧剖面線
H1、H2、H3‧‧‧高度
L‧‧‧長度
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第三寬度
第1A圖繪示本揭露內容之一實施例之半導體封裝結構之上視圖。
第1B圖繪示沿剖面線1B-1B’之剖面示意圖。
第2A圖繪示本揭露內容之另一實施例之半導體封裝結構之 上視圖。
第2B圖繪示沿剖面線2B-2B’之剖面示意圖。
第3A圖繪示本揭露內容之再一實施例之半導體封裝結構之上視圖。
第3B圖繪示沿剖面線3B-3B’之剖面示意圖。
第4A圖繪示本揭露內容之又一實施例之半導體封裝結構之上視圖。
第4B圖繪示沿剖面線4B-4B’之剖面示意圖。
第5圖繪示本揭露內容之更一實施例之半導體封裝結構之示意圖。
第6圖繪示本揭露內容之更另一實施例之半導體封裝結構之示意圖。
第7圖繪示本揭露內容之再另一實施例之半導體封裝結構之上視圖。
第8A圖繪示本揭露內容之又另一實施例之半導體封裝結構之上視圖。
第8B圖繪示沿剖面線8B-8B’之剖面示意圖。
本揭露內容之實施例中，膠層位於保護環和第一引線架之間，因而可以降低保護環周圍的電場效應，進而維持住整體元件的較高耐電壓，且同時具有保護半導體晶片以及支撐整體結構的效果。以下係詳細敘述本揭露內容之實施例。實施例所提出的細部組成為舉例說明之用，並非對本揭露內容欲保護之範圍做限縮。具有通常知識者當可依據實際實施態樣的需要對該些組 成加以修飾或變化。
第1A圖繪示本揭露內容之一實施例之半導體封裝 結構之上視圖，第1B圖繪示沿剖面線1B-1B’之剖面示意圖。如第1A~1B圖所示，半導體封裝結構10包括一半導體晶片100、一保護環(guard ring)200、一膠層300以及一第一引線架(lead frame)400。保護環200設置於半導體晶片100上，膠層300設置於保護環400上。第一引線架400電性連接至半導體晶片100，膠層300位於保護環200和第一引線架400之間。
一般常見的製程中，通常以打線方式電性連接至半 導體晶片，如此一來，線和晶片的接觸面積相對較小(線徑大約為280~380微米(μm))，此線徑面積也就是打線和晶片的接觸點，當此面積太小，不僅造成半導體晶片的散熱不均勻，也會造成電流僅分佈在局部區域(例如是線和接觸點上)，也造成元件的局部區域的電流密度太高，同時也造成線的散熱不易。相對地，根據本揭露內容之實施例，以第一引線架400電性連接至半導體晶片100，第一引線架400和半導體晶片100之間的焊接面積相對較大，大接觸面積不僅使得散熱較快速且較均勻，且大面積接觸區域的電流密度也可以因此較小，而較小的電流密度也使得電阻和熱阻都可以下降，而可以達到元件之均溫和均電流的效果，進而提升整體元件的性能和穩定性。
再者，根據本揭露內容之實施例，膠層300位於保 護環200和第一引線架400之間，因而可以降低保護環200周圍的電場效應，進而維持住整體元件的較高耐電壓，且同時具有保護半導體晶片100以及支撐整體結構的效果。更進一步，膠層300 的製作僅需要一個額外的點膠製程，不需要額外開發新製程，因此可以採用既有的半導體製程、且因應不同的半導體晶片100之尺寸或形狀等變異性輕易調整，還可以達到支撐住第一引線架400並使其不會傾斜的效果，進而達到提升電流傳輸特性與導熱特性。
一些實施例中，半導體晶片100可以是金氧半電晶 體(MOSFET)、絕緣柵雙極電晶體(IGBT)、接面場效電晶體(JFET)或一二極體(diode)。
實施例中，膠層300的材質係為絕緣材料，例如可 包括矽膠(silicon gel)和環氧樹脂(epoxy resin)之至少其中之一。
如第1A~1B圖所示，實施例中，半導體封裝結構 10更包括一焊料(solder)500。焊料500設置於半導體晶片100上，且半導體晶片100經由焊料500電性連接至第一引線架400。
實施例中，焊料500的材質可包括無鉛焊料、高鉛 銲料、奈米銀燒結材料和雙相固液交互擴散接點(dual-phase solid-liquid interdiffusion bonding；dual-phase SLID bonding)之至少其中之一。
如第1A圖所示，實施例中，第一引線架400具有 一第一寬度W1，半導體晶片100暴露於保護環200之外的區域沿第一寬度W1的方向具有一第二寬度W2，第一寬度W1例如是第二寬度W2的40~100%。舉例而言，半導體晶片100沿第一寬度W1的總寬度例如是大約3毫米(mm)，保護環200的寬度大約是30~700微米(μm)，而第一寬度W1例如是2.3~2.97毫米。
實施例中，第一引線架400的材質例如是導電金 屬。舉例而言，第一引線架400可以包括銅、或表面鍍鎳的鋁或鐵。
如第1A圖所示，膠層300沿第一寬度W1的方向 具有一長度L。一些實施例中，長度L等於或小於第一寬度W1，因此第一引線架400和保護環200可以完全被膠層300所分隔開來。如第1A圖所示的實施例中，膠層300沿保護環200延伸的長度L實質上等於第一引線架400的第一寬度W1。另一實施例中，膠層300的長度L亦可以小於第一引線架400的第一寬度W1(未繪示於圖中)。
第2A圖繪示本揭露內容之另一實施例之半導體封 裝結構之上視圖，第2B圖繪示沿剖面線2B-2B’之剖面示意圖。 本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。本實施例與第1A~1B圖所示的實施例之差別主要在於膠層300的設計。
如第2A~2B圖所示的實施例中，半導體封裝結構 20的膠層300包覆保護環200的一側面200s及半導體晶片100的一側面100s。
根據本揭露內容之實施例，膠層300包覆保護環200 的側面200s和半導體晶片100的側面100s，如此一來，可以避免半導體晶片100下方的銲錫擠到半導體晶片100的側面100s、避免半導體晶片100的上方的焊料500和下方的銲錫橋接短路、以及避免焊料500或第一引線架400接觸或太靠近保護環200而影響半導體晶片100的運作功能，進而改善焊料500/銲錫接觸半 導體晶片100的側面100s與橋接的問題，尚能進一步調控半導體晶片100上方的焊料500與第一引線架400的焊接面積與高度。
實施例中，如第2A~2B圖所示，膠層300沿保護環 200延伸的長度L大於第一引線架400的第一寬度W1，使得第一引線架400和保護環200可以完全被膠層300所分隔開來。並且，沿長度L延伸的範圍中，膠層300包覆保護環200的頂表面200a及兩個側面200s。
第3A圖繪示本揭露內容之再一實施例之半導體封 裝結構之上視圖，第3B圖繪示沿剖面線3B-3B’之剖面示意圖。 本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。本實施例與前述實施例之差別主要在於膠層300的設計。
如第3A~3B圖所示的實施例中，半導體封裝結構 30的膠層300完全包覆保護環200。以絕緣材料製作的膠層300完全包覆保護環200及半導體晶片100，如此一來，可以解決焊料500擠到半導體晶片100的側邊、半導體晶片100之上方和下方的焊料500/銲錫橋接短路、及焊料500或與第一引線架400接觸或太靠近保護環200之影響電性的問題，不僅能有效控制半導體晶片100的焊料500/銲錫面積，也能控制半導體晶片100的溢錫問題，而能夠大幅提高組裝良率與可靠度。
如第3A圖所示，半導體晶片100暴露於膠層300 之外的區域沿第一寬度W1的方向具有一第三寬度W3。一些實施例中，第一寬度W1等於或小於第三寬度W3。如第3A圖所示的實施例中，第一寬度W1小於第三寬度W3。另一實施例中， 第一寬度W1亦可以等於第三寬度W3(未繪示於圖中)。
第4A圖繪示本揭露內容之又一實施例之半導體封 裝結構之上視圖，第4B圖繪示沿剖面線4B-4B’之剖面示意圖。 本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。
如第4A~4B圖所示的實施例中，半導體封裝結構 40更包括一基板900以及一第二引線架600，半導體晶片100之一閘極接點100G經由第二引線架600電性連接至基板900。
實施例中，半導體晶片100例如是金氧半電晶體 (MOSFET)或絕緣柵雙極電晶體(IGBT)，半導體封裝結構40更可包括額外的引線架(未繪示於圖中)，半導體晶片100之射極(emitter)接點可經由此額外的引線架而電性連接至基板900。
實施例中，基板900例如是直接電鍍銅(direct plated copper，DPC)基板、直接覆銅(direct bonded copper，DBC)基板、金屬基板、或印刷電路(PCB)基板，而金屬基板的材質可包括銅、鋁或不銹鋼等。基板900可具有單層或多層結構。
第5圖繪示本揭露內容之更一實施例之半導體封裝 結構之示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。
如第5圖所示的實施例中，半導體封裝結構50更包 括基板900、一外殼(housing)700、一電極層710以及一第三引線架800。外殼700用以容置基板900及半導體晶片100。電極層 710設置於外殼700上，基板900經由第三引線架800電性連接至外殼700上的電極層710。
實施例中，基板900例如是多層結構，包括金屬層 910、陶瓷層920及圖案化金屬層930，半導體晶片100經由焊料510連接至圖案化金屬層930。並且，半導體封裝結構50更可選擇性地包括一底板960，基板900經由焊料520設置於底板960上。底板960例如是一金屬基板，其材質可包括銅、鋁或不銹鋼等。
第6圖繪示本揭露內容之更另一實施例之半導體封 裝結構之示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。
如第6圖所示的實施例中，半導體封裝結構60中， 基板900經由第三引線架800電性連接至一外部電源(未繪示於圖中)。
並且，如第6圖所示，實施例中，半導體封裝結構 60更可包括一封裝膠層980，封裝膠層980包覆半導體晶片100、保護環200、膠層300、第一引線架400以及部分的第三引線架800。
第7圖繪示本揭露內容之再另一實施例之半導體封 裝結構之上視圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。
如第7圖所示的實施例中，半導體封裝結構70的基 板900為印刷電路板。
第8A圖繪示本揭露內容之又另一實施例之半導體 封裝結構之上視圖，第8B圖繪示沿剖面線8B-8B’之剖面示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。本實施例與第1A~1B圖所示的實施例之差別主要在於膠層300的設計。
如第8A~8B圖所示，半導體封裝結構80包括半導 體晶片100、保護環200、焊料500、第一引線架400以及膠層300。保護環200和焊料500設置於半導體晶片100上，第一引線架400經由焊料500以電性連接至半導體晶片100。膠層300設置於半導體晶片100上並位於半導體晶片100和第一引線架400之間。一些實施例中，膠層300的高度H1例如是等於或大於焊料500的高度H2。
如第8A~8B圖所示的實施例中，膠層300的高度 H1實質上等於焊料500的高度H2。另一實施例中，膠層300的高度H1可以是大於焊料500的高度H2(未繪示於圖中)。更進一步，如第8A~8B圖所示的實施例中，膠層300的高度H1大於保護環200的高度H3。
實施例中，如第8A~8B圖所示，膠層300位於保護 環200和焊料500之間。
一些實施例中，膠層300的長度L可以等於或大於 第一引線架400的第一寬度W1。如第8A圖所示，本實施例中，膠層300的長度L大於第一引線架400的第一寬度W1。
如第8A~8B圖所示，實施例中，保護環200、膠層300和焊料500彼此係分隔開來。一些實施例中，保護環200、膠層300和焊料500之間的任意兩者亦可以彼此接觸(未繪示於圖中)。
需注意的是，本文第5~7圖所述之實施例中之基板900、外殼700、電極層710、第三引線架800、焊料510和520及封裝膠層980等之結構配置與本文第1A~4B、8A~8B圖所述之實施例之結構配置均可依實際狀況互相替換更動應用。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧半導體封裝結構
100‧‧‧半導體晶片
200‧‧‧保護環
300‧‧‧膠層
400‧‧‧第一引線架
500‧‧‧焊料

Claims (20)

  1. 一種半導體封裝結構，包括：一半導體晶片；一保護環(guard ring)，設置於該半導體晶片上；一膠層，設置於該保護環上；以及一第一引線架(lead frame)，電性連接至該半導體晶片，其中該膠層位於該保護環和該第一引線架之間。
  2. 如申請專利範圍第1項所述之半導體封裝結構，其中該膠層包覆該保護環的一側面及該半導體晶片的一側面。
  3. 如申請專利範圍第1項所述之半導體封裝結構，其中該膠層完全包覆該保護環。
  4. 如申請專利範圍第1項所述之半導體封裝結構，其中該膠層包括矽膠(silicon gel)和環氧樹脂(epoxy resin)之至少其中之一。
  5. 如申請專利範圍第1項所述之半導體封裝結構，其中該半導體晶片係為一金氧半電晶體(MOSFET)、一絕緣柵雙極電晶體(IGBT)、一接面場效電晶體(JFET)或一二極體(diode)。
  6. 如申請專利範圍第1項所述之半導體封裝結構，更包括：一焊料(solder)，設置於該半導體晶片上，其中該半導體晶 片經由該焊料電性連接至該第一引線架。
  7. 如申請專利範圍第6項所述之半導體封裝結構，其中該焊料包括一無鉛焊料、高鉛銲料、奈米銀燒結材料和一雙相固液交互擴散接點(dual-phase solid-liquid interdiffusion bonding；dual-phase SLID bonding)之至少其中之一。
  8. 如申請專利範圍第1項所述之半導體封裝結構，其中該第一引線架具有一第一寬度，該半導體晶片暴露於該保護環之外的區域沿該第一寬度的方向具有一第二寬度，該第一寬度係為該第二寬度的40~100%。
  9. 如申請專利範圍第1項所述之半導體封裝結構，更包括：一基板；以及一第二引線架，該半導體晶片之一閘極接點經由該第二引線架電性連接至該基板。
  10. 如申請專利範圍第1項所述之半導體封裝結構，更包括：一基板；以及一外殼(housing)，用以容置該基板及該半導體晶片；一電極層，設置於該外殼上；以及一第三引線架，該基板經由該第三引線架電性連接至該外殼上的該電極層。
  11. 如申請專利範圍第1項所述之半導體封裝結構，更包括：一基板；以及一第三引線架，該基板經由該第三引線架電性連接至一外部電源。
  12. 一種半導體封裝結構，包括：一半導體晶片；一保護環(guard ring)，設置於該半導體晶片上；一焊料(solder)，設置於該半導體晶片上；一第一引線架(lead frame)，經由該焊料以電性連接至該半導體晶片；以及一膠層，設置於該半導體晶片上並位於該半導體晶片和該第一引線架之間，其中該膠層的一高度等於或大於該焊料的一高度。
  13. 如申請專利範圍第12項所述之半導體封裝結構，其中該膠層位於該保護環和該焊料之間。
  14. 如申請專利範圍第12項所述之半導體封裝結構，其中該膠層包括矽膠(silicon gel)和環氧樹脂(epoxy resin)之至少其中之一。
  15. 如申請專利範圍第12項所述之半導體封裝結構，其中該半導體晶片係為一金氧半電晶體(MOSFET)、一絕緣柵雙極電 晶體(IGBT)、一接面場效電晶體(JFET)或一二極體(diode)。
  16. 如申請專利範圍第12項所述之半導體封裝結構，其中該焊料包括一無鉛焊料、高鉛銲料、奈米銀燒結材料和一雙相固液交互擴散接點(dual-phase solid-liquid interdiffusion bonding；dual-phase SLID bonding)之至少其中之一。
  17. 如申請專利範圍第12項所述之半導體封裝結構，其中該第一引線架具有一第一寬度，該半導體晶片暴露於該保護環之外的區域沿該第一寬度的方向具有一第二寬度，該第一寬度係為該第二寬度的40~100%。
  18. 如申請專利範圍第12項所述之半導體封裝結構，更包括：一基板；以及一第二引線架，該半導體晶片之一閘極接點經由該第二引線架電性連接至該基板。
  19. 如申請專利範圍第12項所述之半導體封裝結構，更包括：一基板；以及一外殼(housing)，用以容置該基板及該半導體晶片；一電極層，設置於該外殼上；以及一第三引線架，該基板經由該第三引線架電性連接至該外殼 上的該電極層。
  20. 如申請專利範圍第12項所述之半導體封裝結構，更包括一基板；以及一第三引線架，該基板經由該第三引線架電性連接至一外部電源。
TW104140189A 2015-09-18 2015-12-01 半導體封裝結構 TWI666754B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US15/146,878 US20170084521A1 (en) 2015-09-18 2016-05-04 Semiconductor package structure
US15/979,403 US10672677B2 (en) 2015-09-18 2018-05-14 Semiconductor package structure

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562220280P 2015-09-18 2015-09-18
US62/220,280 2015-09-18

Publications (2)

Publication Number Publication Date
TW201712840A true TW201712840A (zh) 2017-04-01
TWI666754B TWI666754B (zh) 2019-07-21

Family

ID=59256895

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104140189A TWI666754B (zh) 2015-09-18 2015-12-01 半導體封裝結構

Country Status (1)

Country Link
TW (1) TWI666754B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI660471B (zh) * 2017-10-06 2019-05-21 財團法人工業技術研究院 晶片封裝
US10622274B2 (en) 2017-10-06 2020-04-14 Industrial Technology Research Institute Chip package

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4248953B2 (ja) * 2003-06-30 2009-04-02 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2007012857A (ja) * 2005-06-30 2007-01-18 Renesas Technology Corp 半導体装置
TWI253762B (en) * 2005-07-05 2006-04-21 Lingsen Precision Ind Ltd Packaging process of elements and manufactures thereof
JP5921055B2 (ja) * 2010-03-08 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置
EP2677540A1 (en) * 2012-06-19 2013-12-25 Nxp B.V. Electronic device and method of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI660471B (zh) * 2017-10-06 2019-05-21 財團法人工業技術研究院 晶片封裝
US10622274B2 (en) 2017-10-06 2020-04-14 Industrial Technology Research Institute Chip package

Also Published As

Publication number Publication date
TWI666754B (zh) 2019-07-21

Similar Documents

Publication Publication Date Title
US8319335B2 (en) Power semiconductor module, power semiconductor module assembly and method for fabricating a power semiconductor module assembly
KR101505551B1 (ko) 온도 감지소자가 장착된 반도체 파워 모듈 패키지 및 그제조방법
CN101595615B (zh) 功率器件中用于自我保护的结构和方法
US9129931B2 (en) Power semiconductor module and power unit device
CN102593081B (zh) 包括散热器的半导体器件
US10672677B2 (en) Semiconductor package structure
US9159715B2 (en) Miniaturized semiconductor device
JP2004047883A (ja) 電力半導体装置
CN107393882A (zh) 基于三层dbc基板的碳化硅器件封装结构及制造方法
JP2019054069A (ja) 半導体装置
JP2016167480A (ja) 電力用半導体装置
CN112968027A (zh) 智能功率模块
CN103972277A (zh) 半导体装置及其制造方法
JP2017028174A (ja) 半導体装置
CN112530915A (zh) 半导体装置
TWI666754B (zh) 半導體封裝結構
CN111834307B (zh) 半导体模块
KR20120073302A (ko) 회로 장치 및 그의 제조 방법
US10236244B2 (en) Semiconductor device and production method therefor
JP5682511B2 (ja) 半導体モジュール
CN204464263U (zh) 一种模块化的mosfet封装结构
KR20190085587A (ko) 고열전도성 반도체 패키지
JP5884625B2 (ja) 半導体デバイス
CN205944084U (zh) 半导体装置
CN222762964U (zh) 半导体封装结构及电子设备