TW201720091A - 積體電路以及其串化器/解串化器實體層電路的操作方法 - Google Patents

積體電路以及其串化器/解串化器實體層電路的操作方法 Download PDF

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Abstract

一種積體電路以及其串化器/解串化器實體層（SERDES PHY層）電路的操作方法。當SERDES PHY層電路處於校正預備態且第一校正輸入接腳的信號為致能態時，或是當SERDES PHY層電路處於校正預備態且第一校正輸入接腳的信號為致能態且第二校正輸入接腳的信號為致能態時，SERDES PHY層電路進入校正態（使用參考電阻進行電流校正）。當完成電流校正後，SERDES PHY層電路進入校正完成態（不使用參考電阻並將第一校正輸入接腳電性連接至第一校正輸出接腳）。當SERDES PHY層電路沒有處於校正完成態時，SERDES PHY層電路使第一校正輸出接腳的信號為失能態。

Description

積體電路以及其串化器/解串化器實體層電路的操作方法
本發明是有關於一種電子電路，且特別是有關於一種積體電路以及其串化器/解串化器（serializer/deserializer, SERDES）實體層（physical layer, PHY layer）電路的操作方法。
串化器/解串化器（serializer/deserializer，一般簡稱為SERDES）可以將並列資料（parallel data）轉換為串列資料（serial data），或是將串列資料轉換為並列資料。圖1繪示了配置了一般串化器/解串化器（SERDES）的積體電路的電路方塊示意圖。請參照圖1，積體電路100包括上層電路110即多個SERDES實體層（physical layer，一般簡稱為PHY層）電路。例如，圖1繪示了n個SERDES PHY層電路120_1、120_2、…、120_n，其中n可為依照設計需求所決定的任意整數。
上層電路110可以是資料鏈結層（data link layer）、網路層（network layer）及/或其他功能電路。SERDES PHY層電路120_1～120_n各自具有資料接腳。SERDES PHY層電路120_1～120_n的資料接腳電性耦接於上層電路110。SERDES PHY層電路120_1～120_n可以將上層電路110所輸出的並列資料轉換為串列資料，然後將串列資料經由資料焊墊130_1、130_2、…、130_n輸出至積體電路100外部的電路；以及/或是經由資料焊墊130_1～130_n接收積體電路100外部的電路的串列資料，然後將此串列資料轉換為並列資料以提供給上層電路110。
SERDES PHY層電路120_1～120_n各自還具有參考電阻接腳。SERDES PHY層電路120_1～120_n參考電阻接腳各自電性連接至參考電阻焊墊140_1、140_2、…、140_n。參考電阻焊墊140_1～140_n各自電性連接至參考電阻10_1、10_2、…、10_n。在SERDES PHY層電路120_1～120_n被供電後的初始化期間，SERDES PHY層電路120_1～120_n會同時進入校正態，使得SERDES PHY層電路120_1～120_n各自使用經電性連接至參考電阻焊墊140_1～140_n的參考電阻10_1～10_n進行電流校正。在供給參考電壓至參考電阻10_1～10_n的情況下，參考電阻10_1～10_n可以各自提供對應的參考電流給SERDES PHY層電路120_1～120_n，而SERDES PHY層電路120_1～120_n便可以各自依據這些參考電流來進行電流校正。
一般而言，參考電阻10_1～10_n的阻值相同。若能使SERDES PHY層電路120_1～120_n共用單一個參考電阻，將可以大量減少參考電阻10_1～10_n的數量。然而習知SERDES PHY層電路120_1～120_n不能共用同一個參考電阻，因為SERDES PHY層電路120_1～120_n可能會同時進入校正態（亦即，同時使用所述同一個參考電阻）。多個SERDES PHY層電路120_1～120_n同時使用同一個參考電阻，將因為並聯效應而改變進行電流校正所需的參考電流，進而影響電流校正的結果。
本發明提供一種積體電路以及其串化器/解串化器實體層（SERializer/DESerializer PHYsical layer，以下稱SERDES PHY層）電路的操作方法，可以共用同一個參考電阻。
本發明的實施例提供一種積體電路。此積體電路包括第一參考電阻焊墊、上層電路以及第一SERDES PHY層電路。第一參考電阻焊墊用以電性連接至位於積體電路外部的參考電阻。第一SERDES PHY層電路的資料接腳電性耦接於上層電路，用以將上層電路所輸出的第一並列資料轉換為第一串列資料，或是將第二串列資料轉換為第二並列資料以提供給上層電路。第一SERDES PHY層電路還具有參考電阻接腳、第一校正輸入接腳與第一校正輸出接腳。參考電阻接腳電性連接至第一參考電阻焊墊。當第一SERDES PHY層電路處於校正預備態且第一校正輸入接腳的信號為致能態時，第一SERDES PHY層電路從校正預備態進入校正態，以使用經電性連接至第一參考電阻焊墊的參考電阻進行電流校正。當完成電流校正後，第一SERDES PHY層電路從校正態進入校正完成態，以停止使用參考電阻並將第一校正輸入接腳電性連接至第一校正輸出接腳。當第一SERDES PHY層電路沒有處於校正完成態時，第一SERDES PHY層電路將第一校正輸入接腳不電性連接至第一校正輸出接腳並使第一校正輸出接腳的信號為失能態。
在本發明的一實施例中，上述的積體電路更包括第二參考電阻焊墊以及第二SERDES PHY層電路。第二參考電阻焊墊用以電性連接至位於積體電路外部的參考電阻。第二SERDES PHY層電路的資料接腳電性耦接於上層電路，用以將上層電路所輸出的第三並列資料轉換為第三串列資料，或是將第四串列資料轉換為第四並列資料以提供給上層電路。第二SERDES PHY層電路還具有參考電阻接腳、第一校正輸入接腳與第一校正輸出接腳。第二SERDES PHY層電路的參考電阻接腳電性連接至第二參考電阻焊墊。第二SERDES PHY層電路的第一校正輸出接腳電性連接至第一SERDES PHY層電路的第一校正輸入接腳。
在本發明的一實施例中，上述的積體電路更包括第二參考電阻焊墊、第二SERDES PHY層電路以及仲裁器。第二參考電阻焊墊用以電性連接至位於積體電路外部的參考電阻。第二SERDES PHY層電路的資料接腳電性耦接於上層電路，用以將上層電路所輸出的第三並列資料轉換為第三串列資料，或是將第四串列資料轉換為第四並列資料以提供給上層電路。第二SERDES PHY層電路還具有參考電阻接腳、第一校正輸入接腳與第一校正輸出接腳。仲裁器耦接至第一SERDES PHY層電路的第一校正輸入接腳、第一SERDES PHY層電路的第一校正輸出接腳、第二SERDES PHY層電路的第一校正輸入接腳以及第二SERDES PHY層電路的第一校正輸出接腳。仲裁器於第一期間提供致能態信號給第一SERDES PHY層電路的第一校正輸入接腳，以觸發第一SERDES PHY層電路進入校正態。當第一SERDES PHY層電路的第一校正輸出接腳的信號為致能態時，仲裁器結束該第一期間。仲裁器於第二期間提供致能態信號給第二SERDES PHY層電路的第一校正輸入接腳，以觸發第二SERDES PHY層電路進入校正態。當第二SERDES PHY層電路的第一校正輸出接腳的信號為致能態時，仲裁器結束該第二期間。
在本發明的一實施例中，上述的第一SERDES PHY層電路還具有第二校正輸入接腳與第二校正輸出接腳。第一SERDES PHY層電路取樣第二校正輸入接腳的信號而獲得經取樣信號。第一SERDES PHY層電路從第二校正輸出接腳輸出經取樣信號。當第一SERDES PHY層電路處於校正預備態且第一校正輸入接腳的信號為致能態且第二校正輸入接腳的信號為致能態時，第一SERDES PHY層電路從校正預備態進入校正態。
在本發明的一實施例中，上述的積體電路更包括第二參考電阻焊墊以及第二SERDES PHY層電路。第二參考電阻焊墊用以電性連接至位於積體電路外部的參考電阻。第二SERDES PHY層電路的資料接腳電性耦接於上層電路。第二SERDES PHY層電路可以將上層電路所輸出的第三並列資料轉換為第三串列資料，或是將第四串列資料轉換為第四並列資料以提供給上層電路。第二SERDES PHY層電路還具有參考電阻接腳、第一校正輸入接腳、第一校正輸出接腳、第二校正輸入接腳與第二校正輸出接腳。第二SERDES PHY層電路的參考電阻接腳電性連接至第二參考電阻焊墊。第二SERDES PHY層電路的第一校正輸出接腳電性連接至第一SERDES PHY層電路的第一校正輸入接腳，第二SERDES PHY層電路的第二校正輸入接腳電性連接至第一SERDES PHY層電路的第二校正輸出接腳。
在本發明的一實施例中，上述的第二SERDES PHY層電路的第二校正輸出接腳電性連接至第二SERDES PHY層電路的第一校正輸入接腳。
本發明的實施例提供一種SERDES PHY層電路的操作方法。此操作方法包括：當SERDES PHY層電路處於校正預備態且SERDES PHY層電路的校正輸入接腳的信號為致能態時，使SERDES PHY層電路從校正預備態進入校正態，使得SERDES PHY層電路使用參考電阻進行電流校正；當完成電流校正後，使SERDES PHY層電路從校正態進入校正完成態，以停止使用參考電阻並將校正輸入接腳電性連接至SERDES PHY層電路的校正輸出接腳；以及當SERDES PHY層電路沒有處於校正完成態時，將校正輸入接腳不電性連接至校正輸出接腳並使校正輸出接腳的信號為失能態。
本發明的實施例提供一種SERDES PHY層電路的操作方法。此操作方法包括：當SERDES PHY層電路處於校正預備態且該SERDES PHY層電路的第一校正輸入接腳的信號為致能態且SERDES PHY層電路的第二校正輸入接腳的信號為致能態時，使SERDES PHY層電路從校正預備態進入校正態，使得SERDES PHY層電路使用參考電阻進行電流校正；當完成電流校正後，使SERDES PHY層電路從校正態進入校正完成態，以停止使用參考電阻並將第一校正輸入接腳電性連接至SERDES PHY層電路的第一校正輸出接腳；以及當SERDES PHY層電路沒有處於校正完成態時，將第一校正輸入接腳不電性連接至第一校正輸出接腳並使第一校正輸出接腳的信號為失能態。
在本發明的一實施例中，上述的操作方法更包括：取樣第二校正輸入接腳的信號而獲得經取樣信號；以及從SERDES PHY層電路的第二校正輸出接腳輸出經取樣信號。
基於上述，本發明諸實施例所述積體電路以及其SERDES PHY層電路的操作方法，可以提供一機制來確保多個SERDES PHY層電路不會同時使用同一個參考電阻。因此，多個SERDES PHY層電路可以分時共用同一個參考電阻，而大幅節省了用以進行電流校正的參考電阻的數量。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接（或連接）」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接（或連接）於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖2是依照本發明一實施例所繪示一種積體電路200的電路方塊示意圖。請參照圖2，積體電路200包括上層電路210、多個串化器/解串化器實體層電路（例如圖2所示220_1、220_2、…、220_n）以及至少一個參考電阻焊墊（例如圖2所示240_1、240_2、…、240_n）。以下將以本領域的慣用語「SERDES」稱呼「串化器/解串化器（serializer/deserializer）」，且以本領域的慣用語「PHY層」稱呼「實體層（physical layer）」。
上層電路210可以是資料鏈結層（data link layer）、網路層（network layer）及/或其他功能電路。在一些實施例中，圖2所示上層電路210可以參照圖1所示上層電路110的相關說明而類推。SERDES PHY層電路220_1～220_n各自具有資料接腳。SERDES PHY層電路220_1～220_n的資料接腳各自電性耦接於上層電路210。SERDES PHY層電路220_1～220_n可以將上層電路210所輸出的並列資料轉換為串列資料，然後將此串列資料供應給下一級電路（未繪示，例如在積體電路200內部的其他電路，以及/或是在積體電路200外部的電路）；以及/或是，從上一級電路（未繪示，例如在積體電路200內部的其他電路，以及/或是在積體電路200外部的電路）接收串列資料，然後將此串列資料轉換為並列資料以提供給上層電路210。舉例來說，SERDES PHY層電路220_1可以將上層電路210所輸出的第一並列資料轉換為第一串列資料，以及/或是將第二串列資料轉換為第二並列資料以提供給上層電路210。SERDES PHY層電路220_2可以將上層電路210所輸出的第三並列資料轉換為第三串列資料，以及/或是將第四串列資料轉換為第四並列資料以提供給上層電路210。其他SERDES PHY層電路（例如220_n）可以參照SERDES PHY層電路220_1的相關說明而類推。關於SERDES PHY層電路220_1～220_n對串列資料與並列資料的轉換操作可以參照圖1所示SERDES PHY層電路120_1～120_n的相關說明，或是參照其他習知SERDES PHY層電路，故不再贅述。
SERDES PHY層電路220_1～220_n各自還具有參考電阻接腳。SERDES PHY層電路220_1～220_n的參考電阻接腳各自電性連接至參考電阻焊墊240_1～240_n，如圖2所示。參考電阻焊墊240_1～240_n用以共同電性連接至位於積體電路200外部的參考電阻20。在SERDES PHY層電路220_1～220_n被供電的初期，或是在SERDES PHY層電路220_1～220_n被重置（reset）時，SERDES PHY層電路220_1～220_n會進入初始化期間。在初始化期間SERDES PHY層電路220_1～220_n會進行多項初始化操作，包括電流校正。針對電流校正，SERDES PHY層電路220_1～220_n可能會同時（或不同時）進入校正預備態（或稱閒置態）。無論如何，SERDES PHY層電路220_1～220_n會各自進行「判斷操作」（例如下述圖4或圖7所示操作，容後詳述）。基於SERDES PHY層電路220_1～220_n各自所進行的「判斷操作」，可以確保在同一時間中不會有多個SERDES PHY層電路處於校正態，因此SERDES PHY層電路220_1～220_n可以分時共同使用經電性連接至參考電阻焊墊240_1～240_n的參考電阻20進行電流校正。
SERDES PHY層電路220_1～220_n各自還具有第一校正輸入接腳i_res_ack與第一校正輸出接腳o_res_ack。SERDES PHY層電路220_2的第一校正輸出接腳o_res_ack電性連接至SERDES PHY層電路220_1的第一校正輸入接腳i_res_ack。其他SERDES PHY層電路（例如220_n）可以參照SERDES PHY層電路220_1與220_2的相關說明而類推。
圖3是依照本發明實施例說明SERDES PHY層電路的操作狀態示意圖。圖4是依照本發明一實施例說明SERDES PHY層電路的操作方法流程示意圖。當SERDES PHY層電路220_1～220_n沒有處於校正完成態S330時，SERDES PHY層電路220_1～220_n各自將其第一校正輸出接腳o_res_ack的信號保持為「失能（disable）態」。所述「失能態」的實際邏輯準位可以視設計需求來決定。例如（但不限於此），在本實施例中所述「失能態」可以是邏輯「0」。
在此將以圖2所示SERDES PHY層電路220_n作為說明範例，其他SERDES PHY層電路（例如220_1與220_2）可以參照SERDES PHY層電路220_n的說明而類推。請參照圖2至圖4，在SERDES PHY層電路220_n被供電的初期，或是在SERDES PHY層電路220_n被重置時，SERDES PHY層電路220_n會進入初始化期間。在初始化期間，SERDES PHY層電路220_n會進入校正預備態S310，且控制電路（或系統，未繪示）會提供具有「致能（enable）態」的信號給SERDES PHY層電路220_n的第一校正輸入接腳i_res_ack，以準備進行電流校正。所述「致能態」的實際邏輯準位可以視設計需求來決定。例如（但不限於此），在本實施例中所述「致能態」可以是邏輯「1」。
在圖4所示步驟S410中，SERDES PHY層電路220_n會判斷目前的操作狀態是否為校正預備態S310。若SERDES PHY層電路220_n的操作狀態為校正預備態S310，則步驟S420會被執行。在步驟S420中，SERDES PHY層電路220_n會判斷SERDES PHY層電路220_n的第一校正輸入接腳i_res_ack的信號是否為「致能態」（例如邏輯「1」）。當SERDES PHY層電路220_n處於校正預備態S310，且SERDES PHY層電路220_n的第一校正輸入接腳i_res_ack的信號為致能態（例如邏輯「1」）時，SERDES PHY層電路220_n從校正預備態S310進入校正態S320，以使用經電性連接至參考電阻焊墊240_1的參考電阻20進行電流校正（步驟S430）。
當SERDES PHY層電路220_n沒有處於校正完成態S330時，SERDES PHY層電路220_n的第一校正輸入接腳i_res_ack不電性連接至SERDES PHY層電路220_n的第一校正輸出接腳o_res_ack，並使SERDES PHY層電路220_n的第一校正輸出接腳o_res_ack的信號保持為失能態（例如邏輯「0」）。以此類推，其他SERDES PHY層電路（例如220_1與220_2）的第一校正輸出接腳o_res_ack的信號亦為失能態。因此，除了處於校正態S320的SERDES PHY層電路220_n可以使用參考電阻20進行電流校正，其他SERDES PHY層電路仍然處於校正預備態S310而沒有使用參考電阻20。
在步驟S440中，SERDES PHY層電路220_n判斷步驟S430的電流校正的操作是否完成。本實施例並不限定所述「電流校正的操作」。在一些應用範例中，所述「電流校正的操作」可以相似於（或相同於）習知SERDES PHY層電路的電流校正。當SERDES PHY層電路220_n完成電流校正後，SERDES PHY層電路220_n從校正態S320進入校正完成態S330，以停止使用參考電阻20並將SERDES PHY層電路220_n的第一校正輸入接腳i_res_ack電性連接至SERDES PHY層電路220_n的第一校正輸出接腳o_res_ack（步驟S450）。因此，SERDES PHY層電路220_n的第一校正輸入接腳i_res_ack的致能態（例如邏輯「1」）信號可以經由SERDES PHY層電路220_n的第一校正輸出接腳o_res_ack被傳送至下一個SERDES PHY層電路的第一校正輸入接腳i_res_ack，進而觸發所述下一個SERDES PHY層電路進入校正態S320。因此，SERDES PHY層電路220_1～220_n可以分時輪流使用參考電阻20，避免了參考電阻20所提供的參考電流因為並聯效應而改變。
圖5是依照本發明另一實施例所繪示一種積體電路500的電路方塊示意圖。積體電路500包括上層電路（未繪示，可以參照圖2所示上層電路210的相關說明而類推）。圖5所示積體電路500還包括多個SERDES PHY層電路220_1～220_n、多個參考電阻焊墊240_1～240_n以及仲裁器550。圖5所示SERDES PHY層電路220_1～220_n、參考電阻焊墊240_1～240_n以及參考電阻20可以參照圖2的相關說明而類推，故不再贅述。
請參照圖5，仲裁器550耦接至SERDES PHY層電路220_1的第一校正輸入接腳i_res_ack、SERDES PHY層電路220_1的第一校正輸出接腳o_res_ack、SERDES PHY層電路220_2的第一校正輸入接腳i_res_ack、SERDES PHY層電路220_2的第一校正輸出接腳o_res_ack、…、SERDES PHY層電路220_n的第一校正輸入接腳i_res_ack以及SERDES PHY層電路220_n的第一校正輸出接腳o_res_ack。仲裁器550可以在第一期間提供致能態信號給SERDES PHY層電路220_1～220_n的其中一個的第一校正輸入接腳i_res_ack，例如提供給SERDES PHY層電路220_1的第一校正輸入接腳i_res_ack，以觸發SERDES PHY層電路220_1進入校正態S320（假設SERDES PHY層電路220_1已經處於校正預備態S310並等待著第一校正輸入接腳i_res_ack的致能態信號）。在此第一期間，仲裁器550會輸出失能態信號給其他SERDES PHY層電路（例如SERDES PHY層電路220_2～220_n）的第一校正輸入接腳i_res_ack。當SERDES PHY層電路220_1的第一校正輸出接腳i_res_ack的信號為致能態時，仲裁器550可以結束所述第一期間並進入第二期間。
仲裁器550於第二期間提供致能態信號給SERDES PHY層電路220_1～220_n的其中另一個的第一校正輸入接腳i_res_ack，例如提供給SERDES PHY層電路220_2的第一校正輸入接腳i_res_ack，以觸發SERDES PHY層電路220_2進入校正態S320（假設SERDES PHY層電路220_2已經處於校正預備態S310並等待著第一校正輸入接腳i_res_ack的致能態信號）。在此第二期間，仲裁器550會輸出失能態信號給其他SERDES PHY層電路（例如SERDES PHY層電路220_1與220_n）的第一校正輸入接腳i_res_ack。當SERDES PHY層電路220_2的第一校正輸出接腳i_res_ack的信號為致能態時，仲裁器550可以結束所述第二期間並進入第三期間。所述第三期間的操作可依此類推。因此，圖5所示SERDES PHY層電路220_1～220_n可以分時輪流使用同一個參考電阻20，避免了參考電阻20所提供的參考電流因為並聯效應而改變。
圖6是依照本發明又一實施例所繪示一種積體電路600的電路方塊示意圖。請參照圖6，積體電路600包括上層電路210、多個SERDES PHY層電路（例如圖6所示620_1、620_2、…、620_n）以及至少一個參考電阻焊墊（例如圖6所示240_1～240_n）。圖6所示上層電路210、參考電阻焊墊240_1～240_n以及參考電阻20可以參照圖2的相關說明而類推，故不再贅述。
SERDES PHY層電路620_1～620_n各自具有資料接腳。SERDES PHY層電路620_1～620_n的資料接腳各自電性耦接於上層電路210。SERDES PHY層電路620_1～620_n可以將上層電路210所輸出的並列資料轉換為串列資料，然後將此串列資料供應給下一級電路（未繪示，例如在積體電路600內部的其他電路，以及/或是在積體電路600外部的電路）；以及/或是，SERDES PHY層電路620_1～620_n可以從上一級電路（未繪示，例如在積體電路600內部的其他電路，以及/或是在積體電路600外部的電路）接收串列資料，然後將此串列資料轉換為並列資料以提供給上層電路210。舉例來說，SERDES PHY層電路620_1可以將上層電路210所輸出的第一並列資料轉換為第一串列資料，以及/或是將第二串列資料轉換為第二並列資料以提供給上層電路610。SERDES PHY層電路620_2可以將上層電路210所輸出的第三並列資料轉換為第三串列資料，以及/或是將第四串列資料轉換為第四並列資料以提供給上層電路210。其他SERDES PHY層電路（例如620_n）可以參照SERDES PHY層電路620_1的相關說明而類推。關於SERDES PHY層電路620_1～620_n對串列資料與並列資料的轉換操作可以參照圖1所示SERDES PHY層電路120_1～120_n的相關說明，或是參照其他習知SERDES PHY層電路，故不再贅述。
SERDES PHY層電路620_1～620_n的參考電阻接腳各自電性連接至參考電阻焊墊240_1～240_n，如圖6所示。參考電阻焊墊240_1～240_n用以共同電性連接至位於積體電路600外部的參考電阻20。在SERDES PHY層電路620_1～620_n被供電的初期，或是在SERDES PHY層電路620_1～620_n被重置（reset）時，SERDES PHY層電路620_1～620_n會進入初始化期間。在初始化期間SERDES PHY層電路620_1～620_n會進行多項初始化操作，包括電流校正。針對電流校正，SERDES PHY層電路620_1～620_n可能會同時（或不同時）進入校正預備態（或稱閒置態）S310。無論如何，SERDES PHY層電路620_1～620_n會各自進行「判斷操作」（例如下述圖7所示操作，容後詳述）。基於SERDES PHY層電路620_1～620_n各自所進行的「判斷操作」，可以確保在同一時間中不會有多個SERDES PHY層電路處於校正態S320，因此SERDES PHY層電路620_1～620_n可以分時輪流使用經電性連接至參考電阻焊墊240_1～240_n的參考電阻20來進行電流校正。
SERDES PHY層電路620_1～620_n各自還具有第一校正輸入接腳i_res_ack、第一校正輸出接腳o_res_ack、第二校正輸入接腳i_res_req與第二校正輸出接腳o_res_req。SERDES PHY層電路620_2的第一校正輸出接腳o_res_ack電性連接至SERDES PHY層電路620_1的第一校正輸入接腳i_res_ack，而SERDES PHY層電路620_2的第二校正輸入接腳i_res_req電性連接至SERDES PHY層電路620_1的第二校正輸出接腳o_res_req。其他SERDES PHY層電路（例如620_n）可以參照SERDES PHY層電路620_1與620_2的相關說明而類推。SERDES PHY層電路620_n的第二校正輸出接腳o_res_req電性連接至SERDES PHY層電路620_n的第一校正輸入接腳i_res_ack。
在SERDES PHY層電路620_1～620_n被供電的初期，或是在SERDES PHY層電路620_1～620_n被重置時，SERDES PHY層電路620_1～620_n會進入初始化期間。在初始化期間，SERDES PHY層電路620_1～620_n會進入校正預備態S310，且控制電路（或系統，未繪示）會提供具有「致能態」（例如邏輯「1」）的信號給SERDES PHY層電路620_1的第二校正輸入接腳i_res_req，以準備進行電流校正。當SERDES PHY層電路620_1～620_n沒有處於校正完成態S330時，SERDES PHY層電路620_1～620_n各自將其第一校正輸出接腳o_res_ack的信號保持為「失能態」（例如邏輯「0」）。
SERDES PHY層電路620_1取樣第二校正輸入接腳i_res_req的信號而獲得經取樣信號，然後SERDES PHY層電路620_1從第二校正輸出接腳o_res_req輸出此經取樣信號給下一個SERDES PHY層電路620_2。其他SERDES PHY層電路620_2～620_n對接腳i_res_req與o_res_req的操作可以參照SERDES PHY層電路620_1的說明而類推。因此，控制電路（或系統，未繪示）所提供的致能態信號會被傳送至SERDES PHY層電路620_n的第一校正輸入接腳i_res_ack。
圖7是依照本發明另一實施例說明SERDES PHY層電路的操作方法流程示意圖。在此將以圖6所示SERDES PHY層電路620_n作為說明範例，其他SERDES PHY層電路（例如620_1與620_2）可以參照SERDES PHY層電路620_n的說明而類推。請參照圖6至圖7，在步驟S710中，SERDES PHY層電路620_n會判斷目前的操作狀態是否為校正預備態S310。若SERDES PHY層電路620_n的操作狀態為校正預備態S310，則步驟S720會被執行。在步驟S720中，SERDES PHY層電路620_n會判斷SERDES PHY層電路620_n的第一校正輸入接腳i_res_ack的信號是否為「致能態」（例如邏輯「1」）。若SERDES PHY層電路620_n的第一校正輸入接腳i_res_ack的信號為「致能態」（例如邏輯「1」），則步驟S730會被執行。在步驟S730中，SERDES PHY層電路620_n會判斷SERDES PHY層電路620_n的第二校正輸入接腳i_res_req的信號是否為「致能態」（例如邏輯「1」）。當SERDES PHY層電路620_n處於校正預備態S310，且SERDES PHY層電路620_n的第一校正輸入接腳i_res_ack的信號為致能態（例如邏輯「1」），且SERDES PHY層電路620_n的第二校正輸入接腳i_res_req的信號為致能態（例如邏輯「1」）時，SERDES PHY層電路620_n從校正預備態S310進入校正態S320，以使用經電性連接至參考電阻焊墊240_1的參考電阻20進行電流校正（步驟S740）。
當SERDES PHY層電路620_n沒有處於校正完成態S330時，SERDES PHY層電路620_n的第一校正輸入接腳i_res_ack不電性連接至SERDES PHY層電路620_n的第一校正輸出接腳o_res_ack，並使SERDES PHY層電路620_n的第一校正輸出接腳o_res_ack的信號保持為失能態（例如邏輯「0」）。以此類推，其他SERDES PHY層電路（例如620_1與620_2）的第一校正輸出接腳o_res_ack的信號亦為失能態。因此，除了處於校正態S320的SERDES PHY層電路620_n可以使用參考電阻20進行電流校正，其他SERDES PHY層電路仍然處於校正預備態S310而沒有使用參考電阻20。
在步驟S750中，SERDES PHY層電路620_n判斷步驟S740的電流校正的操作是否完成。本實施例並不限定所述「電流校正的操作」。在一些應用範例中，所述「電流校正的操作」可以相似於（或相同於）習知SERDES PHY層電路的電流校正。當SERDES PHY層電路620_n完成電流校正後，SERDES PHY層電路620_n從校正態S320進入校正完成態S330，以停止使用參考電阻20並將SERDES PHY層電路620_n的第一校正輸入接腳i_res_ack電性連接至SERDES PHY層電路620_n的第一校正輸出接腳o_res_ack（步驟S760）。因此，SERDES PHY層電路620_n的第一校正輸入接腳i_res_ack的致能態信號（例如邏輯「1」）可以經由SERDES PHY層電路620_n的第一校正輸出接腳o_res_ack被傳送至下一個SERDES PHY層電路的第一校正輸入接腳i_res_ack，進而觸發所述下一個SERDES PHY層電路進入校正態S320。因此，SERDES PHY層電路620_1～620_n可以分時輪流使用參考電阻20，避免了參考電阻20所提供的參考電流因為並聯效應而改變。
值得注意的是，在不同的應用情境中，上述控制電路（或系統，未繪示）、上層電路210及/或仲裁器550的相關功能可以利用一般的編程語言（programming languages，例如C或C++）、硬體描述語言（hardware description languages，例如Verilog HDL或VHDL）或其他合適的編程語言來實現為軟體、韌體或硬體。在不同的應用情境中，上述SERDES PHY層電路220_1～220_n及/或SERDES PHY層電路620_1～620_n的相關功能可以利用硬體描述語言（hardware description languages，例如Verilog HDL或VHDL）或其他合適的編程語言來實現為韌體或硬體。可執行所述相關功能的軟體（或韌體）可以被佈置為任何已知的計算機可存取媒體（computer-accessible medias），例如磁帶（magnetic tapes）、半導體（semiconductors）記憶體、磁盤（magnetic disks）或光盤（compact disks，例如CD-ROM或DVD-ROM），或者可通過互聯網（Internet）、有線通信（wired communication）、無線通信（wireless communication）或其它通信介質傳送所述軟體（或韌體）。所述軟體（或韌體）可以被存放在計算機的可存取媒體中，以便於由計算機的處理器來存取/執行所述軟體（或韌體）的編程碼（programming codes）。另外，本發明的裝置和方法可以通過硬體和軟體的組合來實現。
綜上所述，本發明上述諸實施例所述積體電路（例如200、500與/或600）以及其SERDES PHY層電路（例如220_1～220_n與/或620_1～620_n）的操作方法，可以提供一機制來確保多個SERDES PHY層電路不會同時使用同一個參考電阻20。因此，多個SERDES PHY層電路220_1～220_n（或620_1～620_n）可以分時共用同一個參考電阻20，而大幅節省了用以進行電流校正的參考電阻的數量。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10_1、10_2、…、10_n、20‧‧‧參考電阻
100、200、500、600‧‧‧積體電路
110、210‧‧‧上層電路
120_1、120_2、120_n、220_1、220_2、220_n、620_1、620_2、620_n‧‧‧串化器/解串化器實體層（SERDES PHY層）電路
130_1、130_2、130_n‧‧‧資料焊墊
140_1、140_2、140_n、240_1、240_2、240_n‧‧‧參考電阻焊墊
550‧‧‧仲裁器 i_res_ack‧‧‧第一校正輸入接腳
i_res_req‧‧‧第二校正輸入接腳
o_res_ack‧‧‧第一校正輸出接腳
o_res_req‧‧‧第二校正輸出接腳
S310‧‧‧校正預備態
S320‧‧‧校正態
S330‧‧‧校正完成態
S410～S450、S710～S760‧‧‧步驟
圖1繪示了配置了一般串化器/解串化器（SERDES）的積體電路的電路方塊示意圖。 圖2是依照本發明一實施例所繪示一種積體電路的電路方塊示意圖。 圖3是依照本發明實施例說明SERDES PHY層電路的操作狀態示意圖。 圖4是依照本發明一實施例說明SERDES PHY層電路的操作方法流程示意圖。 圖5是依照本發明另一實施例所繪示一種積體電路的電路方塊示意圖。 圖6是依照本發明又一實施例所繪示一種積體電路的電路方塊示意圖。 圖7是依照本發明另一實施例說明SERDES PHY層電路的操作方法流程示意圖。
20‧‧‧參考電阻
200‧‧‧積體電路
210‧‧‧上層電路
220_1、220_2、220_n‧‧‧串化器/解串化器實體層電路
240_1、240_2、240_n‧‧‧參考電阻焊墊
i_res_ack‧‧‧第一校正輸入接腳
o_res_ack‧‧‧第一校正輸出接腳

Claims (9)

  1. 一種積體電路，包括： 一第一參考電阻焊墊，用以電性連接至位於該積體電路外部的一參考電阻； 一上層電路；以及 一第一串化器/解串化器實體層電路，其一資料接腳電性耦接於該上層電路，用以將該上層電路所輸出的一第一並列資料轉換為一第一串列資料，或是將一第二串列資料轉換為一第二並列資料以提供給該上層電路，其中該第一串化器/解串化器實體層電路還具有一參考電阻接腳、一第一校正輸入接腳與一第一校正輸出接腳，該參考電阻接腳電性連接至該第一參考電阻焊墊，當該第一串化器/解串化器實體層電路處於一校正預備態且該第一校正輸入接腳的信號為一致能態時該第一串化器/解串化器實體層電路從該校正預備態進入一校正態以使用經電性連接至該第一參考電阻焊墊的該參考電阻進行一電流校正，當完成該電流校正後該第一串化器/解串化器實體層電路從該校正態進入一校正完成態以停止使用該參考電阻並將該第一校正輸入接腳電性連接至該第一校正輸出接腳，當該第一串化器/解串化器實體層電路沒有處於該校正完成態時該第一串化器/解串化器實體層電路將該第一校正輸入接腳不電性連接至該第一校正輸出接腳並使該第一校正輸出接腳的信號為一失能態。
  2. 如申請專利範圍第1項所述的積體電路，更包括： 一第二參考電阻焊墊，用以電性連接至位於該積體電路外部的該參考電阻；以及 一第二串化器/解串化器實體層電路，其一資料接腳電性耦接於該上層電路，用以將該上層電路所輸出的一第三並列資料轉換為一第三串列資料，或是將一第四串列資料轉換為一第四並列資料以提供給該上層電路，其中該第二串化器/解串化器實體層電路還具有一參考電阻接腳、一第一校正輸入接腳與一第一校正輸出接腳，該第二串化器/解串化器實體層電路的該參考電阻接腳電性連接至該第二參考電阻焊墊，該第二串化器/解串化器實體層電路的該第一校正輸出接腳電性連接至該第一串化器/解串化器實體層電路的該第一校正輸入接腳。
  3. 如申請專利範圍第1項所述的積體電路，更包括： 一第二參考電阻焊墊，用以電性連接至位於該積體電路外部的該參考電阻； 一第二串化器/解串化器實體層電路，其一資料接腳電性耦接於該上層電路，用以將該上層電路所輸出的一第三並列資料轉換為一第三串列資料，或是將一第四串列資料轉換為一第四並列資料以提供給該上層電路，其中該第二串化器/解串化器實體層電路還具有一參考電阻接腳、一第一校正輸入接腳與一第一校正輸出接腳；以及 一仲裁器，耦接至該第一串化器/解串化器實體層電路的該第一校正輸入接腳、該第一串化器/解串化器實體層電路的該第一校正輸出接腳、該第二串化器/解串化器實體層電路的該第一校正輸入接腳以及該第二串化器/解串化器實體層電路的該第一校正輸出接腳，其中該仲裁器於一第一期間提供一致能態信號給該第一串化器/解串化器實體層電路的該第一校正輸入接腳以觸發該第一串化器/解串化器實體層電路進入該校正態，當該第一串化器/解串化器實體層電路的該第一校正輸出接腳的信號為該致能態時該仲裁器結束該第一期間，該仲裁器於一第二期間提供一致能態信號給該第二串化器/解串化器實體層電路的該第一校正輸入接腳以觸發該第二串化器/解串化器實體層電路進入該校正態，當該第二串化器/解串化器實體層電路的該第一校正輸出接腳的信號為該致能態時該仲裁器結束該第二期間。
  4. 如申請專利範圍第1項所述的積體電路，其中該第一串化器/解串化器實體層電路還具有一第二校正輸入接腳與一第二校正輸出接腳，該第一串化器/解串化器實體層電路取樣該第二校正輸入接腳的信號而獲得一經取樣信號，該第一串化器/解串化器實體層電路從該第二校正輸出接腳輸出該經取樣信號，以及當該第一串化器/解串化器實體層電路處於該校正預備態且該第一校正輸入接腳的信號為該致能態且該第二校正輸入接腳的信號為該致能態時該第一串化器/解串化器實體層電路從該校正預備態進入該校正態。
  5. 如申請專利範圍第4項所述的積體電路，更包括： 一第二參考電阻焊墊，用以電性連接至位於該積體電路外部的該參考電阻；以及 一第二串化器/解串化器實體層電路，其一資料接腳電性耦接於該上層電路，用以將該上層電路所輸出的一第三並列資料轉換為一第三串列資料，或是將一第四串列資料轉換為一第四並列資料以提供給該上層電路，其中該第二串化器/解串化器實體層電路還具有一參考電阻接腳、一第一校正輸入接腳、一第一校正輸出接腳、一第二校正輸入接腳與一第二校正輸出接腳，該第二串化器/解串化器實體層電路的該參考電阻接腳電性連接至該第二參考電阻焊墊，該第二串化器/解串化器實體層電路的該第一校正輸出接腳電性連接至該第一串化器/解串化器實體層電路的該第一校正輸入接腳，該第二串化器/解串化器實體層電路的該第二校正輸入接腳電性連接至該第一串化器/解串化器實體層電路的該第二校正輸出接腳。
  6. 如申請專利範圍第5項所述的積體電路，其中該第二串化器/解串化器實體層電路的該第二校正輸出接腳電性連接至該第二串化器/解串化器實體層電路的該第一校正輸入接腳。
  7. 一種串化器/解串化器實體層電路的操作方法，包括： 當該串化器/解串化器實體層電路處於一校正預備態且該串化器/解串化器實體層電路的一校正輸入接腳的信號為一致能態時，使該串化器/解串化器實體層電路從該校正預備態進入一校正態，使得該串化器/解串化器實體層電路使用一參考電阻進行一電流校正； 當完成該電流校正後，使該串化器/解串化器實體層電路從該校正態進入一校正完成態，以停止使用該參考電阻並將該校正輸入接腳電性連接至該串化器/解串化器實體層電路的一校正輸出接腳；以及 當該串化器/解串化器實體層電路沒有處於該校正完成態時，將該校正輸入接腳不電性連接至該校正輸出接腳並使該校正輸出接腳的信號為一失能態。
  8. 一種串化器/解串化器實體層電路的操作方法，包括： 當該串化器/解串化器實體層電路處於一校正預備態且該串化器/解串化器實體層電路的一第一校正輸入接腳的信號為一致能態且該串化器/解串化器實體層電路的一第二校正輸入接腳的信號為該致能態時，使該串化器/解串化器實體層電路從該校正預備態進入一校正態，使得該串化器/解串化器實體層電路使用一參考電阻進行一電流校正； 當完成該電流校正後，使該串化器/解串化器實體層電路從該校正態進入一校正完成態，以停止使用該參考電阻並將該第一校正輸入接腳電性連接至該串化器/解串化器實體層電路的一第一校正輸出接腳；以及 當該串化器/解串化器實體層電路沒有處於該校正完成態時，將該第一校正輸入接腳不電性連接至該第一校正輸出接腳並使該第一校正輸出接腳的信號為一失能態。
  9. 如申請專利範圍第8項所述的串化器/解串化器實體層電路的操作方法，更包括： 取樣該第二校正輸入接腳的信號而獲得一經取樣信號；以及 從該串化器/解串化器實體層電路的一第二校正輸出接腳輸出該經取樣信號。
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