TW201725704A - 非揮發性記憶體元件及其製作方法 - Google Patents
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Abstract
一種記憶體元件包括：基材、電荷捕捉結構(charge trapping structure)、第一閘電極以及間隙壁。電荷捕捉結構位於基材上方。第一閘電極位於電荷捕捉結構上方。間隙壁位於第一閘電極的至少一個側壁上，並且位於電荷捕捉結構上方。其中，電荷捕捉結構具有實質大於第一閘電極的橫向尺寸。
Description
本發明是有關於一種半導體元件及其製作方法，且特別是有關於一種非揮發性記憶體(non-volatile memory)元件及其製作方法與應。
非揮發性記憶體元件具有存入元件中的資料不會因為電源供應的中斷而消失的特性，因而成為目前普遍被用來儲存資料的記憶體元件之一。
以具有矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide、ONO)結構的電子抹除式可複寫唯讀記憶體(Electrically-Erasable Programmable Read-Only Memory，EEPROM)元件為例，其至少包括複數個記憶胞，每個記憶胞包括一個位於基材上的矽氧化物-氮化矽-矽氧化物結構、一個形成於矽氧化物-氮化矽-矽氧化物結構上的控制閘電極、一個位於閘介電層上的選擇閘極，以及一個位於基材中的源極/汲極結構。
由於，用來定義矽氧化物-氮化矽-矽氧化物結構的蝕刻製程是以基材作為蝕刻停止層，因此容易因過度蝕刻而損傷位於控制閘電極和選擇閘極之間未被光阻覆蓋的的一部分基材，使基材表面產生厚度落差，影響後續形成源極/汲極結構之離子植入製程的均一性(uniformity)，導致不同記憶胞之間的臨界電壓(Threshold voltage，Vt)變異值(deviation)增加，進而在寫入/抹除操作中產生漏電的現象。
因此，有需要提供一種更先進的記憶體元件及其製作方法，以改善習知技術所面臨的問題。
本說明書的一個面向是有關於一種記憶體元件。此記憶體元件包括：基材、電荷捕捉結構(charge trapping structure)、第一閘電極以及間隙壁。電荷捕捉結構位於基材上方。第一閘電極位於電荷捕捉結構上方。間隙壁位於第一閘電極的至少一個側壁上，並且位於電荷捕捉結構上方。其中，電荷捕捉結構具有實質大於第一閘電極的橫向尺寸。
本說明書的另一個面向是有關於一種記憶體元件的製作方法，此一記憶體元件的製作方法包括下述步驟：首先提供一個基材；再於基材上形成一個電荷捕捉結構。之後，於電荷捕捉結構上形成一個第一閘電極，並對閘電極進行一個氧化製程，以於第一閘電極的至少一個側壁以及電荷捕捉結構上方形成一
個間隙壁。後續，以第一閘電極和間隙壁為蝕刻罩幕，對電荷捕捉結構進行蝕刻製程，使電荷捕捉結構具有實質大於第一閘電極的橫向尺寸。
根據上述，本發明的實施例是提供一種非揮發性記憶體元件及其製作方法，先在基材上形成矽氧化物-氮化矽-矽氧化物電荷捕捉結構，再於電荷捕捉結構上定義出控制閘極。之後，對控制閘極進行氧化反應，以於控制閘極的至少一個側壁上形成間隙壁，並形成矽氧化物層覆蓋一部分基材。再對電荷捕捉結構進行蝕刻，以移除未被控制閘極和間隙壁所遮罩的一部分電荷捕捉結構。後續，再以控制閘極和間隙壁為罩幕進行離子植入製程，形成鄰接於控制閘極和間隙壁的輕摻雜汲極(Light Doped Drain，LDD)結構。
由於，移除電荷捕捉結構的蝕刻製程是以控制閘極和位於控制閘極之側壁上的間隙壁為罩幕。因此，在經過蝕刻製程之後，剩餘部分的電荷捕捉結構的橫向尺寸扣除間隙壁的寬度實質等於控制閘極的橫向尺寸。換言之，電荷捕捉結構具有實質大於控制閘極的橫向尺寸。這樣的結構設計，可在不增加非揮發性記憶體元件之整體尺寸的前提下，實質地延長控制閘極的有效通道長度，提升記憶胞臨界電壓，進而防止寫入/抹除操作中的漏電現象。
又由於在進行離子植入製程之前，先對控制閘極進行氧化反應，所形成的氧化層不僅可作為間矽壁保護多晶矽控制
閘極免於受到後續蝕刻製程的傷害，而且可增進被蝕刻基材後之基材的平整性，改善續進行的離子植入製程的均一性，降低記憶體元件臨界電壓的變異程度。
100‧‧‧非揮發性記憶體元件
101‧‧‧基材
101a‧‧‧控制閘極區
101b‧‧‧選擇閘極區
102‧‧‧電荷捕捉結構
102a‧‧‧上方矽氧化物層
102b‧‧‧中間氮化矽層
102c‧‧‧下方矽氧化物層
103‧‧‧蝕刻製程
104‧‧‧閘極介電層
105‧‧‧多晶矽層
105a‧‧‧控制閘極
105b‧‧‧選擇閘極
106‧‧‧光阻層
107‧‧‧蝕刻製程
108‧‧‧熱氧化製程
109‧‧‧矽氧化物層
111‧‧‧蝕刻製程
112‧‧‧離子植入製程
113‧‧‧輕摻雜汲極區
114‧‧‧間隙壁
115a‧‧‧間隙壁
115b‧‧‧間隙壁
116a/116b‧‧‧源極/汲極結構
117‧‧‧隔離結構
L1‧‧‧電荷捕捉結構的橫向尺寸
L2‧‧‧控制閘極的橫向尺寸
為了讓本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下：第1A圖至第1H圖係根據本說明書的一實施例所繪示的一種製作具有矽氧化物-氮化矽-矽氧化物(ONO)結構之非揮發性記憶體元件的製程結構剖面圖。
本說明書是揭露一種非揮發性記憶體元件及其製作方法。為了讓本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉數個較佳實施例，並配合所附圖式作詳細說明。但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明的其他實施例仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之
中，相同的元件，將以相同的元件符號加以表示。
請參照第1A圖至第1H圖，第1A圖至第1H圖係根據本說明書的一實施例所繪示的一種製作具有矽氧化物-氮化矽-矽氧化物(ONO)結構之非揮發性記憶體元件100的製程結構剖面圖。此一方法包括下述步驟：首先提供一個基材101，再於基材101上形成一個電荷捕捉結構102覆蓋於基材101(如第1A圖所繪示)。在本說明書的一些實施例中，基材101可以是由半導體材質，例如矽(Si)、鍺(Ge)，或化合半導體材質，例如砷化鎵(GaAs)，所構成的半導體基材。在另一些實施例中，基材101也可以是一種絕緣層上覆矽(Silicon on Insulator，SOI)基板。
在本實施例之中，基材101是一種矽晶圓，其包含藉由複數個隔離結構117，例如淺溝隔離結構(Shallow Trench lsolations，STIs)所隔離的複數個記憶胞區(cell region)。每一個記憶胞區，可以區分為一個控制閘極區101a和一個選擇閘極區101b。但為了方便描述起見，第1A圖的基材101中僅繪示一個由單一控制閘極區101a和單一選擇閘極區101b所組成的記憶胞區。
電荷捕捉結構102可以是一種多層的複合結構，其至少包含一層上方矽氧化物層102a、一層中間氮化矽層102b和一層下方矽氧化物層102c。例如在本說明書的一些實施例中，電荷捕捉結構102可以選自於由矽氧化物-氮化矽-矽氧化物
(oxide-nitride-oxide、ONO)結構、一矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)結構、一矽-矽氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS)結構、一能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)結構、一氮化鉭-氧化鋁-氮化矽-矽氧化物-矽(tantalum nitride,aluminum oxide,silicon nitride,silicon oxide,silicon，TANOS)結構以及一金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)結構所組成之一族群。
之後，進行一蝕刻製程103移除位於選擇閘極區101b上的一部分電荷捕捉結構102，並將一部分基材101暴露於外。然後，在基材101選擇閘極區101b上形成圖案化閘極介電層104(如第1B圖所繪示)。在本說明書的一些實施例之中，蝕刻製程103較佳係採用乾式蝕刻，例如反應離子蝕刻(Reactive Ion Etch，RIE)製程來移除一部分的電荷捕捉結構102。構成閘極介電層104的材料可以是，二氧化矽(SiO2)、氮化矽(SiN)、氮氧化矽(SiNO)、高介電係數(high-κ)介電材料(例如，氧化鋡(HfO2)、氧化鋁(AlOx))或上述介電材料的組合。
接著，在基材101上形成多晶矽層105，覆蓋控制
閘極區101a和選擇閘極區101b。並在多晶矽層105形成上圖案化光阻層106，對準圖案化閘極介電層104和剩餘之電荷捕捉結構102(如第1C圖所繪示)。並對多晶矽層105進行蝕刻製程107，藉以在剩餘之電荷捕捉結構102上形成控制閘極105a，在圖案化的閘極介電層104上形成選擇閘極105b，並再度將一部分基材101暴露於外(如第1D圖所繪示)。
剝除圖案化光阻層106之後，再進行熱氧化製程108，藉以形成一個矽氧化物層109覆蓋於被暴露於外的一部分基材101表面，以及覆蓋於控制閘極105a以及選擇閘極105b的頂部及側壁上。在本說明書的一些實施例之中，矽氧化物層109可藉由偏壓電漿氧化製程(biased plasma oxidation process)來形成(但不以此為限)。
如第1E圖所繪示，形成在控制閘極105a側壁上的一部分矽氧化層109，可作為控制閘極105a的間隙壁(以下另以標號114表示)。在本說明書的一些實施例之中，位於控制閘極105a之單邊側壁上的間隙壁114較佳具有實質介於5埃(angstrom，Å)至30埃之間的橫向寬度。控制閘極105a扣除兩側間隙壁114的橫向寬度，較佳實質介於10埃(Å)至40埃之間。
再以矽氧化層109、控制閘極105a和間隙壁114為罩幕，對控制閘極區101a進行蝕刻製程111以移除未被控制閘極105a和間隙壁114所覆蓋的一部分電荷捕捉結構102(如第1F圖所繪示)。
在蝕刻製程111製程中，電荷捕捉結構102係同時被控制閘極105a和間隙壁114所覆蓋。在經過蝕刻製程111之後，剩餘部分的電荷捕捉結構102的橫向尺寸扣除間隙壁114的寬度，實質等於控制閘極105a的橫向尺寸。換言之，被餘留下來的電荷捕捉結構102的橫向尺寸L1會大於控制閘極105a橫向尺寸L2。在本說明書的一些實施例之中，被餘留下來之電荷捕捉結構102的橫向尺寸L1與控制閘極105a的橫向尺寸L2二者之間的差額實質介於5埃(angstrom，Å)至30埃之間。
後續，以控制閘極105a以及選擇閘極105b為罩幕對控制閘極區101a進行輕摻雜汲極離子植入製程112，形成鄰接控制閘極105a的輕摻雜汲極區113(如第1G圖所繪示)。
之後，進行一連串的沉積和蝕刻製程(未繪示)。例如，分別在控制閘極105a(之間隙壁114)以及選擇閘極105b的外側，形成間隙壁115a和115b。後續，再以控制閘極105a、選擇閘極105b及間隙壁115a和115b作為罩幕進行多次的離子摻雜製程(未繪示)，於基材101之中形成源極/汲極結構116a/116b，完成如第1H圖所繪示之非揮發性記憶體元件100的製備。
在本實施例之中，位於控制閘極105a之間隙壁114外側的間隙壁115a係一種L形的多層結構，例如可以是一種具有矽氧化物-氮化矽-矽氧化物(ONO)三層結構的間隙壁。控制閘極105a和選擇閘極105b具有一個共同汲極116b。由於形成間隙壁114的沉積和蝕刻製程以及形成源極/汲極結構115的離子摻雜
製程係已為習知，故不在此贅述。
由於熱氧化製程108所形成的矽氧化層109可覆蓋被暴露於外的一部分基材101、控制閘極105a以及選擇閘極105b。因此，可使該部分基材101、控制閘極105a以及選擇閘極105b免於受到後續蝕刻製程111的損傷。加上，覆蓋於基材101上的矽氧化層109可以彌平暴露於外之一部分基材101因蝕刻製程103所造成的不平整表面。使後續的輕摻雜汲極離子植入製程112及源極/汲極116a/116b離子植入製程在較均一的基材表面上進行，提高製程穩健性(robust)，進而降低非揮發性記憶體元件100中不同記憶胞之間臨界電壓的變異程度。
根據上述，本發明的實施例是提供一種非揮發性記憶體元件及其製作方法。先在基材上形成矽氧化物-氮化矽-矽氧化物電荷捕捉結構結構，再於電荷捕捉結構上定義出控制閘極。之後，對控制閘極進行氧化反應，以於控制閘極的至少一個側壁上形成間隙壁，並形成矽氧化物層覆蓋一部分基材。再對電荷捕捉結構進行蝕刻，以移除未被控制閘極和間隙壁所遮罩的一部分電荷捕捉結構。後續，再以控制閘極和間隙壁為罩幕進行離子植入製程，形成鄰接於控制閘極和間隙壁的輕摻雜汲極結構。
由於，移除電荷捕捉結構的蝕刻製程是以控制閘極和位於控制閘極之側壁上的間隙壁為罩幕。因此，在經過蝕刻製程之後，剩餘部分的電荷捕捉結構的橫向尺寸扣除間隙壁的寬度實質等於控制閘極的橫向尺寸。換言之，電荷捕捉結構具有實質
大於控制閘極的橫向尺寸。這樣的結構設計，可在不增加非揮發性記憶體元件之整體尺寸的前提下，實質地延長控制閘極的有效通道長度，降低記憶胞臨界電壓，進而防止寫入/抹除操作中的漏電現象。
又由於在進行離子植入製程之前，先對控制閘極進行氧化反應，所形成的氧化層不僅可作為間矽壁保護多晶矽控制閘極免於受到後續蝕刻製程的傷害，而且可增進被蝕刻基材後之基材的平整性，改善續進行的離子植入製程的均一性，降低記憶體元件臨界電壓的變異程度。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧非揮發性記憶體元件
101‧‧‧基材
102‧‧‧電荷捕捉結構
102a‧‧‧上方矽氧化物層
102b‧‧‧中間氮化矽層
102c‧‧‧下方矽氧化物層
104‧‧‧閘極介電層
105a‧‧‧控制閘極
105b‧‧‧選擇閘極
113‧‧‧輕摻雜汲極區
114‧‧‧間隙壁
115a‧‧‧間隙壁
115b‧‧‧間隙壁
116a/116b‧‧‧源極/汲極結構
117‧‧‧隔離結構
L1‧‧‧電荷捕捉結構的橫向尺寸
L2‧‧‧控制閘極的橫向尺寸
Claims (14)
- 一種非揮發性記憶體元件包括：一基材；一電荷捕捉結構(charge trapping structure)，位於該基材上方；一第一閘電極，位於該電荷捕捉結構上方；以及一間隙壁，位於該第一閘電極的至少一側壁上，並且位於該電荷捕捉結構上方；其中，該電荷捕捉結構具有實質大於該第一閘電極的一橫向尺寸。
- 如申請專利範圍第1項所述之非揮發性記憶體元件，其中該間隙壁具有實質介於5埃(angstrom，Å)至30埃之間的一橫向寬度；該第一閘電極具有實質介於10埃至40埃之間的一橫向寬度。
- 如申請專利範圍第1項所述之非揮發性記憶體元件，其中該間隙壁包括矽氧化物。
- 如申請專利範圍第1項所述之非揮發性記憶體元件，更包括一L形間隙壁，位於該間隙壁之外側。
- 如申請專利範圍第1項所述之非揮發性記憶體元件，其中該電荷捕捉結構係選自於由矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide、ONO)結構、一矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)結構、一矽-矽氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS)結構、一能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)結構、一氮化鉭-氧化鋁-氮化矽-矽氧化物-矽(tantalum nitride,aluminum oxide,silicon nitride,silicon oxide,silicon，TANOS)結構以及一金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)結構所組成之一族群。
- 如申請專利範圍第1項所述之非揮發性記憶體元件，更包括：一閘氧化層，位於該基材上，且鄰接該電荷捕捉結構；一第二閘電極，位於該閘氧化層上；以及一共同汲極，位於該基材之中，且位於該第一閘電 極和該第二閘電極之間。
- 一種記憶體元件的製作方法，包括：提供一基材；於該基材上形成一電荷捕捉結構；於該電荷捕捉結構上形成一第一閘電極；對該第一閘電極進行一氧化製程，以於該第一閘電極的至少一側壁上形成一間隙壁，使其位於該電荷捕捉結構上方；以及以該第一閘電極和該間隙壁為一蝕刻罩幕，對該電荷捕捉結構進行一蝕刻製程，使該電荷捕捉結構具有實質大於該第一閘電極的一橫向尺寸。
- 如申請專利範圍第7項所述之記憶體元件的製作方法，其中形成該電荷捕捉結構的步驟，包括於該基材上形成一矽氧化物-氮化矽-矽氧化物結構、一矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物結構、一矽-矽氧化物-氮化矽-矽氧化物-矽結構、一能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽結構、一氮化鉭-氧化鋁-氮化矽-矽氧化物-矽結構或一金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽結構。
- 如申請專利範圍第7項所述之記憶體元件的製作方法，其中形成該第一閘電極的步驟包括：於該電荷捕捉結構上形成一多晶矽層；於該多晶矽層上形成一圖案化光阻層，對準該電荷捕捉結構；以及以該圖案化光阻層為一蝕刻罩幕，蝕刻該多晶矽層。
- 如申請專利範圍第7項所述之非揮發性記憶體元件的製作方法，其中該電荷捕捉結構所進行的該蝕刻製程係一乾式蝕刻製程。
- 如申請專利範圍第10項所述之非揮發性記憶體元件的製作方法，在該乾式蝕刻製程之後，更包括一離子植入製程。
- 如申請專利範圍第11項所述之非揮發性記憶體元件的製作方法，在該離子植入製程之後，更包括在該間隙壁之外側形成一L形間隙壁。
- 如申請專利範圍第7項所述之非揮發性記憶體元件的製作方法，其中該間隙壁具有實質介於5埃(Å)至30埃的一橫向寬度。
- 如申請專利範圍第7項所述之非揮發性記憶體元件的製作方法，更包括於該基材之上形成一閘介電層，使其鄰接該電荷捕捉結構；在形成該第一閘電極同時，於該閘介電層上形成一第二閘電極；以及進行一離子植入製程，於該第一閘電極和該第二閘電極之間形成一共同汲極。
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