TW201729204A - 擾亂裝置及其方法 - Google Patents

Abstract

本發明實施例提供一種記憶體器件，其包括記憶體陣列、第一擾亂電路及第二擾亂電路。該第一擾亂電路經組態以回應於輸入資料而以第一擾亂模式提供第一經擾亂資料。該第二擾亂電路經組態以回應於該第一經擾亂資料而以第二擾亂模式提供第二經擾亂資料。

Description

擾亂裝置及其方法

本發明實施例係有關擾亂裝置及其方法。

記憶體對於大多數現代電子裝備(諸如電腦、個人數位助理、蜂巢式電話及數位相機)而言係不可或缺的。記憶體器件廣泛用於存留電腦程式或視訊/音訊資料。此外，諸多應用需要將資料儲存於非揮發性媒體中以便滿足可攜性之目標。非揮發性記憶體器件之一實例係快閃記憶體，快閃記憶體能夠在電力被關斷時存留資料。快閃記憶體由於其輕重量、優越記錄密度、小外觀尺寸及縮減之成本而比習用光盤或磁性類型之記錄媒體更具競爭力。快閃記憶體在敏感資料存取領域(諸如個人身份證、醫保卡、信用卡及電子錢包)中具有諸多應用，且已廣泛取代習用紙質卡或磁卡。然而，在電子卡之資料保護方面仍存在擔憂。因此，加強用於此類非揮發性記憶體之安全措施可為合意的。

根據本發明的一實施例，一種記憶體器件包括：記憶體陣列；第一擾亂電路，其經組態以回應於輸入資料而以第一擾亂模式提供第一經擾亂資料；及第二擾亂電路，其經組態以回應於該第一經擾亂資料而以第二擾亂模式提供第二經擾亂資料。 根據本發明的另一實施例，一種用於操作記憶體陣列的方法包括：自該記憶體陣列讀取第一資料；接收第一擾亂組態；基於該第一擾亂組態而產生第一擾亂模式；及回應於該第一資料而基於該第一擾亂模式提供第一經擾亂資料。 根據本發明的另一實施例，一種用於存取記憶體陣列的方法包括：接收具有第一部分及第二部分之輸入資料；接收該第一部分之第一擾亂組態；接收該記憶體陣列之第一位址；基於該第一擾亂組態而產生第一擾亂模式；回應於該第一部分而基於該第一擾亂模式提供第一經擾亂資料；及在該第一位址處將該第一經擾亂資料寫入至該記憶體陣列。

以下揭露內容提供用於實施所提供標的物之不同構件之諸多不同實施例或實例。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等組件及配置僅係實例且不意欲係限制性的。舉例而言，在以下說明中在第二構件上方或在其上形成第一構件可包含其中以直接接觸方式形成第一構件及第二構件之實施例，且亦可包含其中可在第一構件與第二構件之間形成額外構件使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清晰之目的且本身不指示所論述之各種實施例及/或組態之間的關係。 此外，為易於說明，本文中可使用空間相對術語(諸如「下面」、「下方」、「下部」、「上面」、「上部」等等)來闡述一個元件或構件與另一(些)元件或構件之關係，如各圖中所圖解說明。除各圖中所描繪之定向外，該等空間相對術語亦意欲涵蓋器件在使用或操作中之不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述符。 圖1係根據某些實施例之記憶體器件100之示意圖。記憶體器件100包含一或多個記憶體陣列，其中出於圖解說明目的而展示例示性記憶體陣列102。另外，記憶體器件100包含位址解碼器112、字線(WL)驅動器114、複數個寫入驅動器(WD) 116、複數個感測放大器(SA) 122、複數個讀取多工器(MUX) 120、資料模式產生電路130、位址模式產生電路132、寫入擾亂電路124、讀取擾亂電路126及位址擾亂電路134。 記憶體陣列102包含配置成若干列及若干行之複數個記憶體單元(未單獨展示)，其中每一列及每一行分別對應於字線及位元線。每一記憶體單元係藉由其各別字線及位元線來定址及存取。存取操作可係指將資料寫入至記憶體陣列102中之寫入操作或係指自記憶體陣列102讀取資料之讀取操作。另外，記憶體陣列102被分割成多個資料輸入/輸出群組DIG[1]至DIG[N]，每一資料輸入/輸出群組對應於各別寫入驅動器116，其中N係自然數。在操作期間，記憶體陣列102中之資料區塊DIO係以儲存於記憶體群組DIG[1]至DIG[N]中之一對應者之一個單元中之每一構成位元DIO[i]來存取，i係介於1與N之間的自然數。 位址解碼器112經組態以回應於來自位址擾亂電路134或外部控制器(例如，記憶體控制器)之邏輯位址信號而提供實體字線位址信號。經解碼字線位址由k個位元表示，其中m個位元用於通過字線驅動器114選擇字線中之一對應者，且其餘p (=k-m)個位元用於通過寫入驅動器116或讀取多工器120選擇記憶體陣列102中之位元線中之一對應者。字線驅動器114自位址解碼器112接收經解碼字線位址，且經組態而以一驅動電壓驅動與記憶體陣列102之一列相關聯之選定字線以啟用寫入或讀取操作。另外，字線驅動器114可包含經組態以啟用或停用選定字線之晶體管。並且，字線驅動器114之每一列負責驅動同一列上之記憶體單元，且字線驅動器114之驅動能力判定一列中之記憶體單元之數目。 寫入驅動器116通過寫入擾亂電路124接收串列輸入資料DIN。每一寫入驅動器116包括輸入埠及輸出埠以及由來自位址解碼器112之位址信號控制之p個位元線。在一寫入循環內之寫入操作期間，寫入具有長度N (其等於寫入驅動器116之數目)之資料區塊DIB (展示於圖2A中)。N個寫入驅動器116中之每一者在一寫入循環期間接收一位元資料，且經組態以啟用由位址解碼器112選擇的p個位元線中之一者。接著，每一寫入驅動器116藉助位元線程式化或抹除電壓將所接收一位元資料寫入至對應記憶體單元中。另外的p-1個未選定位元線由寫入驅動器116停用以確保恰當寫入操作。 複數個讀取多工器120放置於記憶體陣列102與感測放大器122之間。每一讀取多工器120經組態以回應於由位址解碼器112提供之經解碼位址而選擇p個位元線中之一者。類似於寫入操作，N個位元之資料在讀取操作期間由對應讀取多工器120讀取。即使所接收資料位元尚未被感測放大器122偵測，但經讀出資料仍被提供至該感測放大器。 感測放大器122接收讀取多工器120之輸出，且經組態以偵測自記憶體單元讀取之資料之邏輯狀態。在操作中，將預定電壓施加至記憶體單元之控制閘極。隨後，相應地產生對控制閘極處之電壓改變做出回應之電流。為了偵測邏輯狀態，感測放大器122經組態以量測該電流且接著比較所量測電流與預定參考電流。當所量測電流大於參考電流時，判定獲取到邏輯高資料。這意味著所偵測記憶體單元儲存邏輯高資料。另一方面，當所量測電流小於參考電流時，感測放大器122輸出邏輯低資料。 在某些實施例中，感測放大器122經組態以藉由比較電壓而偵測資料位元。在彼情形中，藉由感測對記憶體單元之控制閘極處之電壓改變做出回應之所感測電壓與預定參考電壓之間的電壓差而偵測每一位元。 資料模式產生電路130經組態以回應於資料擾亂組態Config_D而產生擾亂模式。另外，資料模式產生電路130經組態以提供由各別資料擾亂組態控制之複數個擾亂模式。資料擾亂組態可包括用於進行擾亂之擾亂碼及(視情況)資料區塊索引。例如，用於寫入操作之寫入擾亂組態Sel_IN可包括對應於寫入擾亂模式之寫入擾亂碼及待寫入之輸入資料DIN之一或多個塊索引。類似地，用於讀取操作之讀取擾亂組態Sel_OUT可包括對應於讀取擾亂模式之讀取擾亂碼及待讀出之記憶體資料DIO之一或多個塊索引。 在一實施例中，資料模式產生電路130包含用於原始資料與經擾亂資料之間的映射的含有查找表之擾亂模式。在另一實施例中，資料模式產生電路130可由回饋電路中之線性回饋移位暫存器實施。線性回饋移位暫存器經組態以串列地提供經擾亂輸出，使得根據回饋電路之組態判定擾亂模式。如此，藉由選擇對應於連接至線性回饋移位暫存器之各別位元之回饋電路之選定分接頭之不同產生器多項式，判定擾亂模式。 在一實施例中，資料模式產生電路130由讀取/寫入切換器131通過選擇控制SW來控制，且經組態以分別回應於相關聯讀取或寫入擾亂組態而產生讀取或寫入擾亂模式。由於讀取操作與寫入操作係在不同時間執行，因此資料模式產生電路130可用於兩種操作。 位址模式產生電路132經組態以回應於位址擾亂組態Config_A而產生用於位址信號之擾亂模式。位址模式產生電路132在結構上類似於資料模式產生電路130且以相同方式起作用。在一實施例中，位址模式產生電路132包含用於原始位址信號與經擾亂位址之間的映射的含有查找表之擾亂模式。在另一實施例中，位址模式產生電路132可由回饋電路中之線性回饋移位暫存器實施。另外，位址模式產生電路132經組態以提供由各別位址擾亂組態控制之複數個擾亂模式。用於寫入或讀取操作之位址擾亂組態可包括用於進行擾亂之擾亂碼及諸如位址範圍等選用資訊。 寫入擾亂電路124經組態以回應於輸入資料DIN而在區塊基礎上提供用於記憶體陣列102之記憶體資料DIO。資料區塊之大小N被設定為寫入擾亂電路124之擾亂大小。此外，寫入擾亂電路124係以由資料模式產生電路130判定之擾亂模式組態。類似地，讀取擾亂電路126自資料模式產生電路130接收讀取擾亂模式，且經組態以對經由感測放大器122讀取之記憶體資料DIO進行擾亂。 記憶體單元102中之記憶體資料DIO在讀出時由讀取擾亂電路126在區塊基礎上擾亂，從而產生輸出資料DOUT，該輸出資料接著被遞送至外部控制器。因此，讀取擾亂電路126對由寫入擾亂電路124擾亂之資料提供額外擾亂。另外，用於寫入操作之候選擾亂模式不同於用於讀取操作之彼等候選擾亂模式。在此雙重擾亂機制中，自輸入資料DIN解擾亂及恢復需要關於由寫入擾亂電路124提供之寫入擾亂模式及由讀取擾亂電路126提供之讀取擾亂模式之資訊。在具有讀取擾亂電路126之情況下，即使寫入擾亂組態Sel_IN被竊取或偷取，未經授權第三方仍可能發現難以存取記憶體資料DIO。換言之，恢復被偷取資料之嘗試將失敗，此乃因資料係由寫入擾亂電路124及讀取擾亂電路126兩者擾亂。 在一實施例中，讀取擾亂組態Sel_OUT與寫入擾亂組態Sel_IN維持於不同位置處。因此，使兩種擾亂組態受到任何惡意存取影響之風險進一步降低。另外，可出於對輸入資料DIN進行解擾亂之目的而單獨提供寫入擾亂模式及讀取擾亂模式之複合解擾亂模式。在彼情形中，提供寫入擾亂組態Sel_IN或讀取擾亂組態Sel_OUT係不必要的。擾亂組態之機密性因此得以維持。 位址擾亂電路134經組態以藉由基於由位址模式產生電路132提供之位址擾亂模式對順序邏輯位址信號進行擾亂而提供邏輯位址信號。經擾亂邏輯位址用於在存取操作中提供記憶體陣列102之位址。因此，在位址解碼器112處接收之列索引可不沿循位址擾亂電路134之輸入處之位址信號之原始序列。位址擾亂電路134可在結構上類似於資料模式產生器電路130，且可以區塊大小N之粒度提供擾亂模式。輸入資料DIN因此在列(資料區塊)基礎上被擾亂。 擾亂深度係指就未擾亂資料位元之位置與其經擾亂對應部分之位置之間的理論上最大距離而言的隨機性之程度。在本情形中，由寫入擾亂電路124或讀取擾亂電路126提供之擾亂深度取決於資料區塊DIB之區塊大小N。特定而言，擾亂深度隨區塊大小N增加而增加。另外，藉由在位址擾亂電路134中併入位址擾亂而擾亂之資料可具有作為整個記憶體陣列102之大小之有效擾亂深度。因此，經擾亂位元可出現於記憶體陣列102中之另一列中。因此，合併由寫入擾亂電路124或讀取擾亂電路126執行之位址擾亂與資料擾亂在輸入資料DIN中添加更大隨機性程度。 因此，包含資料擾亂組態Config_D及位址擾亂組態Config_A之擾亂組態之多重性促進降低使擾亂模式受到其他情況影響之風險。特定而言，儘管關於擾亂電路之資訊不可避免地透漏給製造或測試記憶體器件100之擾亂電路之參與方，但藉助可組態擾亂模式，記憶體器件100之管理員或使用者可使用擾亂組態中之一者且隨後針對不同應用將其改變為另一種擾亂組態。資料安全性相應地得以增強。 寫入擾亂電路124、讀取擾亂電路126及位址擾亂電路134中之每一者經組態以提供對應於擾亂組態之擾亂模式。另外，用於寫入擾亂電路124、讀取擾亂電路126及位址擾亂電路134之擾亂模式可彼此不同。此外，擾亂電路124、126及134可組合地產生各種可能擾亂結果。在某些實施例中，寫入擾亂電路124、讀取擾亂電路126及位址擾亂電路134中之至少一者但不並非全部被停用，且因此對於資料或位址信號係透明的。擾亂電路124、126及134與針對具有固定有線擾亂連接之整個記憶體陣列102提供一種擾亂模式之某些現有擾亂電路不同。根據本揭露之實施例，擾亂電路124、126及134根據所接收擾亂組態而提供可變擾亂結果。 儲存單元136放置於讀取擾亂電路126之輸出處。在存取操作開始時，自記憶體陣列102之經保留記憶體位置提取包括用於寫入擾亂、讀取擾亂或位址擾亂之擾亂組態之擾亂資訊，且將其發送至儲存單元136。隨後，寫入擾亂電路124、讀取擾亂電路126或位址擾亂電路134回應於由儲存單元136提供之對應擾亂組態而產生擾亂模式。如上文所論述，擾亂組態對於寫入擾亂電路124、讀取擾亂電路126及位址擾亂電路134正常操作而言係必要的。合格使用者可藉由傳遞擾亂組態而成功地存取記憶體陣列102。在某些實施例中，擾亂組態係自記憶體器件100外部之其他器件獲得且接著在存取操作之後儲存於記憶體陣列102之經保留記憶體位置中以供稍後使用。在某些實施例中，可調整用於儲存擾亂組態之位置，且通知記憶體位置之彼位置之任何適合發信號機構皆在本揭露之預期範疇內。 另外，擾亂組態之小心放置可進一步加強擾亂機制。如先前所論述，在某些實施例中，擾亂組態可儲存於(舉例而言)記憶體陣列102之經保留記憶體位置中。在某些實施例中，擾亂組態保持於記憶體器件100外部且維持於外部控制器中。在存取操作被啟動時，擾亂組態將自外部控制器載入至儲存單元136。替代地，即使擾亂組態經儲存以供由存取操作使用，其仍可在存取操作完成後旋即自經保留記憶體位置抹除。因此，使用者可需要在執行下一存取操作時通過外部控制器獲取擾亂組態。在彼情形中，對於未經授權方而言藉由猜測擾亂模式而收集記憶體陣列102中之記憶體資料係更困難的。因此，資料安全性得以進一步增強。 圖2A係根據某些實施例之記憶體器件100之寫入擾亂電路124之示意圖。寫入擾亂電路124經組態以回應於輸入資料DIN而提供經擾亂資料。參考圖2A，寫入擾亂電路124包括資料緩衝器230及複數個多工器202。資料緩衝器230經組態以藉由收集串列輸入資料DIN之輸入資料位元而形成具有N個位元之區塊大小之資料區塊DIB。此外，多工器202係按寫入擾亂組態Sel_IN組態以對資料區塊DIB進行擾亂。每一多工器202包含連接至資料緩衝器230之輸入埠及經組態以基於寫入擾亂組態Sel_IN而選擇資料區塊DIB中之N個資料位元中之一者之選擇埠Sel-i。當所有多工器202皆完成位元選擇時，產生呈序列DIO={DIO[1],DIO[2],...,DIO[N]}之經擾亂資料，該經擾亂資料被發送至寫入驅動器116且接著分別寫入至記憶體陣列102之記憶體群組{DIG[1],DIG[2],...,DIG[N]}。 圖2B係根據某些實施例之記憶體器件100之讀取擾亂電路126之示意圖。讀取擾亂電路126在結構上類似於寫入擾亂電路124，且經組態以在讀取操作中對記憶體資料DIO進行擾亂。參考圖2B，讀取擾亂電路126包括複數個多工器204及資料緩衝器232。多工器204係按讀取擾亂組態Sel_OUT組態。每一多工器204包含連接至N個感測放大器122之輸出之輸入埠及經組態以基於讀取擾亂組態Sel_OUT而選擇N個資料位元中之一者之選擇埠Sel-i。當所有多工器204皆完成位元選擇時，產生呈序列DID={DID[1],DID[2],...,DID[N]}之經擾亂資料，該經擾亂資料被發送至資料緩衝器232且接著變換為串列輸出資料DOUT。 圖3係根據某些實施例之記憶體陣列102之圖式。參考圖3，記憶體102以每一列由位址解碼器112定址之方式被分割。另外，記憶體陣列102經組態以將資料區塊儲存於兩個不同區中。稱作規則區之第一區經組態以儲存呈其原始序列的未對其執行資料擾亂之資料區塊。稱作擾亂區之第二區經組態以儲存經擾亂資料。此外，規則區或擾亂區皆可進一步分割成若干非連續部分。舉例而言，規則區被分割成第一部分及第二部分。類似地，擾亂區被分段成第一部分、第二部分及第三部分。 當停用位址擾亂電路134時，此情況意味著儲存於記憶體陣列102中之相繼資料區塊DIB之次序保持為與輸入資料DIN相同。如圖3中所展示，擾亂區之第一部分放置於規則區之第一部分與規則區之第二部分之間。此外，擾亂區之第二部分放置於規則區之第二部分與規則區之第三部分之間。另外，擾亂區之每一部分中之資料可以不同擾亂碼擾亂。此外，擾亂區之第一部分包括輸入資料DIN之第一擾亂資料集。類似地，擾亂區之第二部分包括第二擾亂資料集。雖然第一擾亂資料集及第二擾亂資料集之每一資料區塊DIB內之位元係在區塊基礎上擾亂，但擾亂區之每一部分中之資料既不與擾亂區中之另一部分混雜又不與規則區中之任一部分混雜。在此部分寫入擾亂機制之情況下，未經授權方可在解析真實擾亂模式時遇到更多障礙。 另外，仍參考圖3，當併入位址擾亂電路134時，每一資料區塊DIB之實體列進一步按位址擾亂模式重新配置，如先前所論述。圖3中在列擾亂下圖解說明之區分割因此僅係邏輯呈現。在彼情形中，規則區之任一部分可與擾亂區之任一部分逐區塊(逐列)混雜。 在一實施例中，當待經擾亂並儲存於記憶體陣列102中之資料係統一擾亂碼時，可省略關於特定資料區塊之索引之資訊。在另一實施例中，當規則區在寫入操作中組態或擾亂區進一步包括多個部分時，擾亂組態可包括具有各別擾亂碼之區塊索引。舉例而言，參考圖3，寫入擾亂組態可針對輸入資料DIN之第一資料集及第二資料集單獨配置。因此，第一寫入擾亂組態Sel_IN1針對擾亂區之第一部分包括第一資料集之第一擾亂碼及第一範圍(或一組區塊索引)。類似地，第二寫入擾亂組態Sel_IN2針對擾亂區之第二部分包括第二資料集之第二擾亂碼及第二範圍。對應於第一擾亂資料集或第二擾亂資料集之列位址係單獨判定的。 圖4係根據某些實施例之記憶體器件100之寫入操作之流程圖。在操作402中，針對記憶體器件100接收輸入資料。在操作404中，接收寫入擾亂組態。在一實施例中，針對寫入操作自儲存單元136讀出且存取寫入擾亂組態。在另一實施例中，寫入擾亂組態已儲存於經保留記憶體位置中以供稍後使用。在又一實施例中，寫入擾亂組態由外部處理器提供。 隨後，在操作406中，產生基於寫入擾亂組態之寫入擾亂模式。寫入擾亂模式由資料模式產生電路130產生。接著，在操作410中，回應於輸入資料，基於寫入擾亂模式而提供經寫入擾亂資料。 在操作412中，接收位址擾亂組態。在操作414中，基於位址擾亂組態，由位址模式產生電路132產生位址擾亂模式。此外，在操作416中，回應於位址信號而基於位址擾亂模式產生經擾亂位址信號。 在操作418中，在經擾亂位址處將經寫入擾亂資料寫入至記憶體陣列102。 在操作420中，判定是否保存擾亂組態。若為肯定的，則在操作422中，將包含寫入擾亂組態及位址擾亂組態之擾亂組態儲存於記憶體陣列102之經保留記憶體位置中。 若判定不保存擾亂組態，則在操作424中，自記憶體陣列102抹除擾亂組態或重設擾亂組態。 圖5係根據某些實施例之記憶體陣列102之讀取操作之流程圖。在操作501中，將記憶體資料寫入至記憶體陣列102。操作501類似於圖4中所圖解說明之操作418，其中執行寫入操作。在操作502中，接收第一位址信號及位址擾亂組態。 在操作504中，產生基於位址擾亂組態之位址擾亂模式。接著，在操作506中，回應於位址信號而基於位址擾亂組態產生經擾亂位址。 在操作508中，在讀取位址處讀出記憶體陣列102之記憶體資料。在一實施例中，該讀取位址係不含擾亂之第一位址。在另一實施例中，讀取位址係在操作506中產生之經擾亂位址。接著，在操作510中，接收讀取擾亂組態。在一實施例中，讀取擾亂組態係自記憶體102之經保留記憶體位置讀出且通過儲存單元136存取。在另一實施例中，讀取擾亂組態由外部處理器提供。 在操作512中，產生基於讀取擾亂組態之讀取擾亂模式。接著，在操作516中，回應於記憶體資料而基於讀取擾亂模式提供經讀取擾亂資料。 在操作518中，判定是否保存包含讀取擾亂組態及位址擾亂組態之擾亂組態。若為肯定的，則在操作520中，將擾亂組態儲存於記憶體陣列中。 若判定不保存擾亂資訊，則在操作522中，記憶體陣列抹除讀取擾亂組態及位址擾亂組態。 在操作524中，接收與寫入擾亂模式相關聯之寫入擾亂組態。寫入擾亂組態用於提供存在於記憶體陣列102中之記憶體資料。接著，在操作526中，基於關於讀取擾亂組態及寫入擾亂組態之資訊而對經讀取擾亂資料進行解擾亂。因此，輸入資料經由與各別讀取擾亂模式及寫入擾亂模式互逆之操作而恢復為其原始序列。 圖6係根據某些實施例之記憶體陣列102之寫入操作之流程圖。在操作602中，接收具有第一部分及第二部分之輸入資料。 在操作604中，接收第一寫入擾亂組態。在一實施例中，第一寫入擾亂組態可自儲存單元136存取。在另一實施例中，第一寫入擾亂組態由外部處理器提供。接著，在操作606中，接收第一位址。 在操作608中，產生基於第一寫入擾亂組態之第一擾亂模式。接著，在操作612中，回應於輸入資料之第一部分而基於第一擾亂模式提供第一經寫入擾亂資料。 在操作614中，在第一位址處將第一經寫入擾亂資料寫入至記憶體陣列102。 在一實施例中，第一位址係經擾亂位址。在彼情形中，接收包括位址擾亂組態之擾亂組態。接著，產生基於位址擾亂組態之位址擾亂模式。因此，回應於第一位址而基於位址擾亂模式產生經擾亂位址。 在操作616中，自記憶體陣列102接收第二寫入擾亂組態。接著，在操作618中，接收記憶體陣列102之第二位址。並且，在操作620中，產生基於第二寫入擾亂組態之第二擾亂模式。 在操作624中，回應於輸入資料之第二部分而基於第二擾亂模式提供第二經寫入擾亂資料。在操作626中，在第二位址處將第二經寫入擾亂資料寫入至記憶體陣列102。 接著，可以操作518、520及522中所圖解說明之類似方式處理諸如第一寫入擾亂組態及第二擾亂組態等擾亂組態。舉例而言，在寫入第一經擾亂資料及第二經擾亂資料之後將第一擾亂組態及第二擾亂組態儲存於記憶體陣列中。替代地，自記憶體陣列抹除第一擾亂組態及第二擾亂組態。 總之，提出可組態資料及位址擾亂結構，其中可對資料或位址信號進行擾亂。此外，不僅在儲存資料之前且亦在讀出資料之後對記憶體資料進行擾亂。因此，擾亂機制提供數個優點。舉例而言，用於製造或測試記憶體器件之任一參與方不可存取他/她的使用者所使用之實際擾亂模式，此乃因記憶體器件嵌入可用於使用之各種擾亂模式。另外，藉由併入讀取擾亂電路藉助更動態且靈活設計提高資料安全性。並且，可相對於輸入資料之數個部分以不同擾亂模式及資料範圍對記憶體資料進行擾亂。此外，自記憶體製造商之觀點，記憶體器件之電路最佳化及定製之負擔在較大程度上緩解，同時對使用者而言，擾亂模式多樣性及機密性之需要增加。 在某些實施例中，提供包括記憶體陣列、第一擾亂電路及第二擾亂電路之記憶體器件。該第一擾亂電路經組態以回應於輸入資料而以第一擾亂模式提供第一經擾亂資料。該第二擾亂電路經組態以回應於該第一經擾亂資料而以第二擾亂模式提供第二經擾亂資料。 在某些實施例中，在用於操作記憶體陣列之方法中，接收來自記憶體器件之記憶體陣列之第一資料。接收第一擾亂組態。產生基於該第一擾亂組態之第一擾亂模式。回應於該第一資料而基於該第一擾亂模式提供第一經擾亂資料。 在某些實施例中，在用於存取記憶體陣列之方法中，接收具有第一部分及第二部分之輸入資料。針對該第一部分自記憶體陣列接收第一擾亂組態。接收該記憶體陣列之第一位址。基於該第一擾亂組態而產生第一擾亂模式。回應於該第一部分而基於該第一擾亂模式產生第一經擾亂資料。在該第一位址處將該第一經擾亂資料寫入至該記憶體陣列中。 前述內容概述數項實施例之構件，使得熟習此項技術者可更好地理解本揭露之各態樣。熟習此項技術者應瞭解，其可容易地使用本揭露作為用於設計或修改其他程序及結構以執行與本文中所引入之實施例相同之目的及/或達成與本文中所引入之實施例相同之優點之基礎。熟習此項技術者亦應認識到，此等等效構造不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下在本文中做出各種改變、替代及更改。

100‧‧‧記憶體器件 102‧‧‧例示性記憶體陣列/記憶體陣列/記憶體單元/記憶體 112‧‧‧位址解碼器 114‧‧‧字線驅動器 116‧‧‧寫入驅動器 120‧‧‧讀取多工器 122‧‧‧感測放大器 124‧‧‧寫入擾亂電路/擾亂電路 126‧‧‧讀取擾亂電路/擾亂電路 130‧‧‧資料模式產生電路/資料模式產生器電路 131‧‧‧讀取/寫入切換器 132‧‧‧位址模式產生電路 134‧‧‧位址擾亂電路/擾亂電路 136‧‧‧儲存單元 202‧‧‧多工器 204‧‧‧多工器 230‧‧‧資料緩衝器 232‧‧‧資料緩衝器 Config_A‧‧‧位址擾亂組態 Config_D‧‧‧資料擾亂組態 DID[1]-DID[N]‧‧‧序列 DIG[1]-DIG[N]‧‧‧資料輸入/輸出群組/記憶體群組 DIN‧‧‧串列輸入資料/輸入資料 DIO[1]-DIO[N]‧‧‧構成位元/序列 DOUT‧‧‧輸出資料/串列輸出資料 Sel_IN‧‧‧寫入擾亂組態 Sel_IN1‧‧‧第一寫入擾亂組態 Sel_IN2‧‧‧第二寫入擾亂組態 Sel_OUT‧‧‧讀取擾亂組態 SW‧‧‧選擇控制

當與附圖一起閱讀時，自以下詳細說明最佳地理解本揭露之各態樣。應注意，根據工業中之標準實踐，各種構件未按比例繪製。實際上，為論述清晰起見，可任意地增加或減小各種構件之尺寸。 圖1係根據某些實施例之記憶體器件之示意圖。 圖2A係根據某些實施例之圖1中之記憶體器件之寫入擾亂電路之示意圖。 圖2B係根據某些實施例之圖1中之記憶體器件之讀取擾亂電路之示意圖。 圖3係根據某些實施例之記憶體陣列之示意圖。 圖4係根據某些實施例之記憶體器件之寫入操作之流程圖。 圖5係根據某些實施例之記憶體陣列之讀取操作之流程圖。 圖6係根據某些實施例之記憶體陣列之寫入操作之流程圖。

100‧‧‧記憶體器件

102‧‧‧例示性記憶體陣列/記憶體陣列/記憶體單元/記憶體

112‧‧‧位址解碼器

114‧‧‧字線驅動器

116‧‧‧寫入驅動器

120‧‧‧讀取多工器

122‧‧‧感測放大器

124‧‧‧寫入擾亂電路/擾亂電路

126‧‧‧讀取擾亂電路/擾亂電路

130‧‧‧資料模式產生電路/資料模式產生器電路

131‧‧‧讀取/寫入切換器

132‧‧‧位址模式產生電路

134‧‧‧位址擾亂電路/擾亂電路

136‧‧‧儲存單元

Config_A‧‧‧位址擾亂組態

Config_D‧‧‧資料擾亂組態

DIG[1]-DIG[N]‧‧‧資料輸入/輸出群組/記憶體群組

DIN‧‧‧串列輸入資料/輸入資料

DOUT‧‧‧輸出資料/串列輸出資料

Sel_IN‧‧‧寫入擾亂組態

Sel_OUT‧‧‧讀取擾亂組態

SW‧‧‧選擇控制

Claims (1)

1. 一種記憶體器件，其包括： 記憶體陣列； 第一擾亂電路，其經組態以回應於輸入資料而以第一擾亂模式提供第一經擾亂資料；及 第二擾亂電路，其經組態以回應於該第一經擾亂資料而以第二擾亂模式提供第二經擾亂資料。