TW201735181A - 用以改善崩潰電壓及減小寄生電容的多層堆疊場板氮化鎵電晶體及層間電介質 - Google Patents

用以改善崩潰電壓及減小寄生電容的多層堆疊場板氮化鎵電晶體及層間電介質 Download PDF

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Abstract

本發明的實施例包含設有一或更多場板的高電壓電晶體及其形成方法。根據實施例，電晶體包含源極區、汲極區、形成於源極區與汲極區之間的通道區上的閘極電極。本發明的實施例也包含形成於通道區上的第一層間電介質(ILD)以及形成在第一ILD上的第二ILD。根據實施例，第一場板形成於第二ILD中。在實施例中，第一場板未與閘極電極形成為單塊體導電特徵。在某些實施例中，第一場板藉由一或更多通路而電耦合至閘極電極。在替代實施例中，第一場板與閘極電極電隔離。

Description

用以改善崩潰電壓及減小寄生電容的多層堆疊場板氮化鎵電晶體及層間電介質
本發明的實施例係半導體裝置及處理領域，特別關於設有一或更多場板的氮化鎵電晶體的形成、及形成這些裝置的方法。
由於氮化鎵(GaN)電晶體的寬能帶隙及高的臨界崩潰電壓，所以氮化鎵(GaN)電晶體是高電壓應用的很好候選者。高電壓應用包含功率轉換器、射頻(RF)功率轉換器、RF開關及其它高電壓應用。但是，簡單的電晶體架構，亦即，具有單一閘極、源極和汲極，無法利用這些電特性。此類GaN電晶體由於汲極電場線集中在閘極的邊緣並造成過早的崩潰，所以無法實現GaN材料特性標示的最早崩潰電壓。無論用於通道的材料為何，電磁線的集中是裝置中複合交互作用的結果且典型上大部份的電晶體會遭遇到。但是，由於高電壓，所以，在GaN電晶體中， 電場線集中是特別有問題的。
降低電場線集中於閘極邊緣的一解決之道是使用場板以提供低電位平面，使電場線彎曲朝向場板而非朝向閘極電極的邊緣。圖1提供電晶體100的剖面圖，電晶體100包含使用的典型場板。顯示的電晶體100包含通道105、源極112、和汲極114。在某些電晶體中，極化層107也形成於通道105的上表面上。閘極電極125與極化層及通道105由閘極電介質122分開。為了控制214與閘極電極之間的電場扭曲，一或更多場板表面117和119可以形成於通道105上方。場板表面117和119的使用會強化電晶體的崩潰電壓。
但是，目前可供利用之設有場板的裝置具有多個缺點。第一，場板117和119形成為單塊體導電特徵115。如此，如圖1所示，各場板表面117/119彼此耦合且耦合至閘極電極。此外，塊結構典型上持續越過所有剖面(亦即，進入及離開頁面)。這顯著地增加接近通道的金屬量且將顯著數量的寄生電容導入裝置中。如此，降低電晶體100的最大操作頻率。此外，多個板117/119的形成要求專用的遮罩及處理作業，這些會增加裝置的成本。此外，由於材料需要能夠填充板下方的穴178，所以，電介質填充物130的材料選擇受限。如此，無法使用需要藉由濺射或化學汽相沉積(CVD)來沉積的材料。
因此，提供包含具有不會苦於上述缺點的場板之GaN電晶體的結構及製程將是有利的。
200‧‧‧電晶體
201‧‧‧電晶體
202‧‧‧電晶體
205‧‧‧通道
207‧‧‧極化層
212‧‧‧源極
214‧‧‧汲極
222‧‧‧閘極電介質
225‧‧‧閘極電極
227‧‧‧第一場板
229‧‧‧第二場板
230‧‧‧層間電介層
232‧‧‧第二層間電介層
234‧‧‧第三層間電介層
241‧‧‧最外邊緣
242‧‧‧最外邊緣
305‧‧‧通道
307‧‧‧極化層
312‧‧‧源極區
314‧‧‧汲極區
322‧‧‧閘極電介質
325‧‧‧閘極電極
327‧‧‧第一場板
329‧‧‧第二場板
330‧‧‧第一層間電介質
332‧‧‧第二層間電介質
333‧‧‧第一場板溝
334‧‧‧第三層間電介質
335‧‧‧第二場板溝
341‧‧‧最外邊緣
342‧‧‧最外邊緣
400‧‧‧中介器
402‧‧‧第一基底
404‧‧‧第二基底
406‧‧‧球柵陣列
408‧‧‧金屬互連
410‧‧‧通路
412‧‧‧矽穿孔通路
414‧‧‧嵌入裝置
500‧‧‧計算裝置
圖1是電晶體的剖面視圖，其包含耦合至塊體導電結構中的閘極電極之塊體場板。
圖2A是根據本發明的實施例之電晶體的剖面視圖，其包含眾多場板。
圖2B是根據本發明的實施例之電晶體的剖面視圖，其包含單一場板。
圖2C是根據本發明額外的實施例之電晶體的剖面視圖，其包含眾多場板。
圖3A是根據本發的實施例之電晶體的一部份的剖面視圖。
圖3B是根據本發的實施例之在第一層間介電質(ILD)形成於裝置上之後圖3A中電晶體的剖面視圖。
圖3C是根據本發明的實施例之在第二ILD形成於第一ILD之上後圖3B中電晶體的平面視圖及對應的剖面視圖。
圖3D是根據本發明的實施例之在第一場板溝形成於第二ILD中之後圖3C中電晶體的平面視圖及對應的剖面視圖。
圖3E是根據本發明的實施例之在第一場板形成於第一場板溝中之後圖3D中電晶體的平面視圖及對應的剖面視圖。
圖3F是根據本發明的實施例之在第三ILD形成於第 二ILD上之上後圖3E中電晶體的平面視圖及對應的剖面視圖。
圖3G是根據本發的實施例之在第二場板溝形成於第三ILD中之後圖3F中電晶體的平面視圖及對應的剖面視圖。
圖3H是根據本發的實施例之在第二場板形成於第二場板中之後圖3G中電晶體的平面視圖及對應的剖面視圖。
圖4是實施一或更多本發明的實施例之中介器的剖面視圖。
圖5是包含根據本發明的實施例建立的一或更多電晶體之計算裝置。
【發明內容及實施方式】
於此詳明包含半導體裝置的系統及包含形成於閘極電極上方的場板之半導體裝置的形成方法。在下述說明中，將使用習於此技藝者通常用以傳遞他們的工作本質給其它習於此技藝者時所使用的術語，以描述說明的實施之不同態樣。但是，習於此技藝者清楚知道本發明可以僅以某些說明的態樣來實施。為了說明，揭示具體數目、材料及配置以助於完整瞭解所示的實施。但是，習於此技藝者將清楚知道，不用這些具體細節，仍可實施本發明。在其它情形中，省略或簡化熟知的特點以免模糊所示的實施。
接著，以最有助於瞭解本發明的方式，將不同的作業 說明成多個離散的作業，但是，說明的次序不應被解釋為意指這些作業必須是次序相依的。特別地，這些作業無需依表示的次序執行。
本發明的實施例提供設有場板的GaN電晶體及無須專用處理作業的場板形成方法。本發明的實施例允許場板形成於被用以形成互連線之線後端(BEOL)的ILD層中。如此，多個不同的ILD材料可用以提供近似電晶體之最低的可能k值。如此，電晶體的汲極崩潰電壓可以最大化。此外，本發明的實施例包含未與閘極電極形成為塊體導電結構之專用場板。如此，需要較少的材料以形成場板，以及，相較於目前可供利用的技術，與各場板相關連的寄生電容會減少。此外，本發明的實施例能夠形成眾多場板配置，為了崩潰電壓及寄生電容之進一步最佳化，這是目前的技術領域狀態無法達成的。具體而言，本發明的實施例允許場板以任何所需圖案形成。此外，場板可維持在任何所需的偏壓(例如，場板可以維持在閘極電壓，或者，它們可以維持在一或更多不同的電壓)。
現在參考圖2A，顯示根據本發明的實施例之電晶體200的剖面視圖。根據實施例，電晶體200包含通道205、源極212、和汲極214。在某些電晶體中，極化層207也可形成於通道205的上表面上。閘極電極125與極化層及通道205由閘極電介質222分開。
本發明的實施可以形成於或執行於例如半導體基底等基底上。在一實施中，半導體基底可為使用塊體半導體或 半導體在絕緣體上子結構形成的結晶基底。在一特定實施例中，半導體基底包含半導體材料的堆疊。舉例而言，半導體基底包含矽基層及生長於矽基層上的一或更多III-V半導體材料。在一實例中，GaN層可為主動裝置層及可以藉由一或更多緩衝層而與矽基層分開。在其它實施中，使用可以與矽結合或不結合的替代材料，形成半導體基底，替代材料包含但不限於鍺、、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、銦鎵砷化物、銻化鎵、或其它III-V族或IV族材料的組合。雖然此處說明一些可用以形成基底的材料實例，但是，可作為半導體裝置建立於其上的基石之任何材料都落在本發明的精神及範圍內。
雖然圖2A中顯示單一電晶體200，但是，本發明的實施例包含在基底上形成例如金屬氧化物半導體場效電晶體(MOSFET或單純MOS電晶體)等眾多電晶體。各MOS電晶體包含由閘極電介層222和閘極電極225等至少二層形成的閘極堆疊。閘極電介層222包含一層或層堆疊。一或更多層包含氧化矽、二氧化矽(SiO2)及/或高k電介材料。高k電介材料包含例如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮、及鋅等元素。在閘極電介層222中可使用的高k材料的實例包含但不限於鉿氧化物、鉿矽氧化物、鑭氧化物、鑭鋁氧化物、鋯氧化物、鋯矽氧化物、鉭氧化物、鈦氧化物、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、釔氧化物、鋁氧化物、鉛鈧鉭氧化物、及鉛鋅氧化鈮酸鹽。在某些實施例中，當使用高 k材料時，可以對閘極電介層執行退火處理以增進其品質。
閘極電極225形成於閘極電介層222上且取決於電晶體是P型或N型電晶體而由至少一P型功函數金屬或N型功函數金屬組成。在某些實施中，閘極電極225可由二或更多金屬層的堆疊組成，其中，一或更多金屬層是功函數金屬層且至少一金屬層是填充金屬層。
對於PMOS電晶體，可用於閘極電極225的金屬包含但不限於釕、鈀、鉑、鈷、鎳、及導電金屬氧化物，例如氧化釕。P型金屬層將能夠形成功函數在約4.9eV及約5.2eV之間的PMOS閘極電極。對於NMOS電晶體，可用於閘極電極225的金屬包含但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金、及這些金屬的碳化物，例如鉿碳化物、鋯碳化物、鈦碳化物、鉭碳化物、及鋁碳化物。N型金屬層將能夠形成功函數在約3.9eV及約4.2eV之間的NMOS閘極電極。
如同此技藝中熟知般，源極區212和汲極區214形成於各MOS電晶體200的閘極電極225的相對端上的基底內。使用佈植/擴散處理或蝕刻/沉積處理，一般地形成源極和汲極區112/114。在前一處理中，例如矽等摻雜物(用於形成N型GaN裝置)或鎂(用於形成P型GaN裝置)可以離子佈植至基底中，以形成源極和汲極區。活化摻雜物並使它們進一步擴散進入基底的退火處理典型地依循離子佈植處理。在後一處理中，首先蝕刻基底以在源極 和汲極區112/114的位置形成凹部。然後，執行磊晶沉積處理，以用以製造源極和汲極區112/114的材料填充凹部。在某些實施例中，以摻雜物原位地摻雜磊晶沉積的源極和汲極區112/114。在另外的實施例中，使用不同於電晶體通道的主動層中使用的半導體材料之半導體材料，形成源極和汲極區112/114。
根據本發明的實施例，極化層207可以形成於通道205的上表面上。舉例而言，當通道205是GaN時，極化層207可為AlGaN。
一或更多層間電介質(ILD)沉積於MOS電晶體上。在所示的實施例中，顯示三ILD層230、232、及234。使用電介材料以形成ILD層，這些電介材料在積體電路結構中的可應用性是廣為熟知的，例如低電介材料。可使用之電介材料的實例包含但不限於二氧化矽(SiO2)、摻雜碳的氧化物(CDO)、氮化矽、例如八氟環丁烷或聚四氟乙烯等有機聚合物、氟矽玻璃(FSG)、及例如倍半矽氧烷、矽氧烷、或有機矽酸鹽玻璃等有機矽酸鹽。ILD層包含毛細孔或氣隙以進一步降低它們電介常數。根據實施例，ILD層230、232、234可以是不同的材料。此外，須瞭解，如同目前可供利用的場板設計般，由於沒有穴形成於場板之下，所以，用以形成場板的處理作業(下述中更詳細說明)允許任何材枓用於ILD層。相反地，根據本發明的實施例包含首先形成ILD層，然後使用鑲嵌製程以圖型化ILD層，然後，以導體材料填充圖型以形成場板。
根據本發明的實施例，電晶體200包含一或更多場板。在所示的實施例中，顯示第一場板227及第二場板229，但是，根據本發明的實施例，可以使用或多或少的場板。本發明的實施例包含在不同的ILD中形成各場板。舉例而言，第一場板227形成於第二ILD 232及第二場板229形成於第三ILD 234中。根據實施例，在用以形成BEOL堆疊的互連線之相同處理作業期間，形成場板227/229中的各場板(如下述中將更詳細說明般)。如此，本發明的實施例包含由用以形成BEOL堆疊中的通路及互連線之相同材料形成的場板227/229。
須瞭解，場板227是與BEOL堆疊中使用的互連線不同的組件。舉例而言，場板227/229是浮動的(亦即，未連接至電路)，而互連線是於電路中連接。此外，由於場板227/229形成於裝置的通道區上且閘極互連典型上延著電晶體的邊緣形成，所以，場板227/229與閘極互連是不同的組件。
在剖面顯示中，場板227/229未顯示為彼此電耦合。如此，場板227/229中的各場板可以保持在不同的偏壓電壓。由於各場板表面耦合至閘極電極，所以，將場板固持於不同的偏壓之能力允許電晶體進一步客製化。雖然所示的實施例顯示板間沒有互連，但是，本發明的實施例不侷限於這些配置。舉例而言，一或更多通路可以形成於第一及第二場板227/229之間以維持二場板的單一偏壓。其它實施例也可以包含電耦合場板至閘極電極225之一或更多 通路。但是，須瞭解，藉由一或更多通路而電耦合閘極電極225及/或彼此電耦合的場板227/229並未被視為塊體導電結構。雖然塊體導電結構包含實質的單晶結構，但是，本發明的實施例可以包含藉由通路而僅電耦合、或是在某些實施例中彼此完全不電耦合之不同的導電特徵(例如，閘極電極及一或更多場板)。
相較於以往的場板設計，以通路來電耦合場板227/229與閘極電極225會允許形成於電晶體上的金屬量減少以及減少寄生電容。如此，根據本發明的實施例形成的電晶體的最大操作頻率比當場板形成為單一塊體裝置時可能的最大操作頻率還大。
在一實施例中，場板以瓷磚圖案形成。舉例而言，第一場板227及第二場板229未實質上彼此重疊。雖然場板227/229顯示為實質上未彼此重疊，但是，本發明的實施例不侷限於這些配置。舉例而言，場板可以彼此重疊及/或重疊閘極電極225。除了圖2A中顯示的場板配置之外，可以視裝置的需求而使用任何所需的場板配置。參考圖2B及2C，顯示及說明某些其它舉例說明的配置。
現在參考圖2B，顯示根據本發明的實施例之包含單一場板227的電晶體201的剖面。如同所示，單一場板227形成於第二ILD 232中。場板227實質上延著通道205的長度架設且通過閘極電極225的上表面。此配置顯示場板227的寬度可以是任何所需的寬度。此外，所示的實施例顯示場板227連接於閘極電極225上。但是，實施 例不侷於這些配置。舉例而言，場板227可以視裝置的需求而朝向電晶體201的任一側偏移。
現在參考圖2C，顯示根據本發明的實施例之設有第一場板227和第二場板229之電晶體202的剖面。根據本發明的實施例，第二場板229的最外邊緣242可以比第一場板227的最外邊緣241更接近閘極電極225的中心線。因此，須瞭解，本發明的實施例允許任何所需的場板配置，以符號裝置的特定需求。在由單塊體導電結構形成的目前可供利用的場板配置中，具有離閘極電極最遠的最外邊緣之場板的部份必須是最上方的場板。但是，本發明的實施例允許各場板形成於任何所需的位置。須瞭解，由於BEOL處理中使用的鑲嵌圖型化，而使得場板定位的彈性成為可能。將參考配合圖3A-3H而顯示及說明的用以形成場板之處理流程中，更詳細地說明場板定位的彈性。
現在參考圖3A，顯示根據本發明的實施例之電晶體的平面視圖及對應的剖面視圖。在處理中的此點，源極區312、汲極區314、閘極電介質322、閘極電極325、及極化層307形成於通道305上。這些組件可以由此技藝中熟知的適當處理作業形成。
現在參考圖3B，顯示根據本發明的實施例之沉積於曝露表面上的第一ILD 330的平面視圖及對應的剖面視圖。在所示的實施例中，第一ILD 330形成為與閘極電極325的上表面共平面。但是，本發明的實施例不侷限於這些配置，且第一ILD 330可以具有在閘極電極325的上表 面之上或之下的上表面。
根據實施例，第一ILD 330可以具有任何後續沉積的ILD之最低的k值。由於寄生電容減少，這允許增進電晶體性能。此外，須瞭解，用以形成第一ILD 330的材料不侷限於沉積技術。與目前可供利用的場板設計成對比，由塊場板結構形成的穴不需要被填充。如此，本發明的實施例包含以任何所需的製程(例如濺射、CVD、等等)沉積第一ILD 330。
現在參考圖3C，顯示根據本發明的實施例之沉積於第一ILD 330上的第二ILD 332之平面視圖及對應的剖面視圖。在實施例中，第二ILD 332可以是任何電介材料。在某些實施例中，第二ILD 332可以是與第一ILD 330相同的電介材料。替代地，第二ILD 332可以是不同於第一ILD 330的材料。舉例而言，第二ILD 332可以是k值比第一ILD 330的k值還高之材料。由於第二ILD 332較遠離通道，所以，假使第二ILD 332較不昂貴或者比第一ILD 330沉積得還快，則較高的k值可以是有利的交換。因此，相較於其它場板配置，本發明的實施例允許選擇用以形成電晶體的材料時有增加的彈性。
現在參考圖3D，顯示根據本發明的實施例之第一場板溝333形成後第二ILD 332的平面視圖及對應的剖面視圖。在實施例中，第一場板溝333可以與互連線溝(未顯示)形成於第二ILD 332中同時形成。如此，不需要增加的遮罩或蝕刻處理。舉例而言，用以圖型化互連線之預先 存在的遮罩層可以被修改以包含用於形成第一場板開口333的開口。
現在參考圖3E，顯示根據本發明的實施例之第一場板327形成於第一場板開口中後第二ILD 332的平面視圖及對應的剖面視圖。舉例而言，第一場板327可以是任何適當的導電材料。在一實施例中，第一場板327可以由與用以形成閘極電極325的金屬相同的金屬形成。其它實施例包含以不同於閘極電極325的導電材料形成第一場板327。舉例而言，第一場板327可以是與用以形成BEOL堆疊中的互連線相同的材料。在此實施例中，單一金屬沉積製程可用以形成互連線(未顯示)及第二ILD層332中的第一場板327。
現在參考圖3F，顯示根據本發明的實施例之形成於第一場板327及第二ILD 332的表面上的第三ILD 334的平面視圖及對應的剖面視圖。在實施例中，第三ILD 334可以是任何電介材料。在某些實施例中，第三ILD 334可以是與第一ILD 330及/或第二ILD 332相同的電介材料。替代地，第三ILD 334可以是不同於第一ILD 330及/或第二ILD 332的材料。舉例而言，第三ILD 334可以是k值比第一ILD 330及/或第二ILD 332的k值還高的材料。由於第三ILD 334較遠離通道，所以，假使第三ILD 334較不昂貴或者比形成形成的ILD沉積得還快，則較高的k值可以是有利的交換。因此，相較於其它場板配置，本發明的實施例允許選擇用以形成電晶體的材料時有增加的彈 性。
現在參考圖3G，顯示根據本發明的實施例之第二場板溝335形成後第三ILD 334的平面視圖及對應的剖面視圖。在實施例中，第二場板溝335可以與互連線溝(未顯示)形成於第三ILD 334中同時形成。如此，不需要增加的遮罩或蝕刻處理。舉例而言，用以圖型化互連線之預先存在的遮罩層可以被修改以包含用於形成第二場板開口335的開口。
此外，由於用以形成第二場板開口335的圖型化未取決於用於第一場板開口333的圖型化，所以，第二場板開口335可以定位在電晶體上方的任何位置。舉例而言，第二場板開口335可以定位成在第一場板327上沒有重疊。對於要求單一塊體導電材料的以往的場板設計，這是不可能的。此外，第二場板開口335可以定位成使得最外緣342定位成比第一場板327的最外緣341更遠離閘極電極325的中心線。在圖3G中未顯示的其它實施例中，第二場板開口335可以形成為使得最外緣342定位成比第一場板327的最外緣341更接近閘極電極325的中心線。此配置可用以形成類似於圖2C中顯示的裝置。
現在參考圖3H，顯示根據本發明的實施例之第二場板329形成在第二場板開口中後第三ILD 334的平面視圖及對應的剖面視圖。舉例而言，第二場板329可為任何適當的導電材料。在一實施例中，第二場板329可由用以形成閘極電極325的相同材料形成。其它實施例包含以不同 於閘極電極325的導電材料形成第二場板329。舉例而言，第二場板329可為與用以形成BEOL中的互連線相同的材料。在此實施例中，單一金屬沉積製程可用以形成互連線(未顯示)及第三ILD層334中的第二場板329。
雖然圖3A-3H中顯示的處理流程著重於場板的形成，但是，須瞭解一或更多通路可以形成為穿過一或更多ILD，以提供對場板及閘極電極的電連接。須瞭解，由於通路也需要形成為穿過ILD以在BEOL堆疊中形成的互連線之間形成通路，所以，包含通路並未增加任何額外的處理作業。在一實施例中，所有場板可以藉由形成為穿過ILD的一或更多通路而電耦合至閘極電極。其它實施例包含將場板與通路一起電耦合，但是，使場板保持在不同於閘極電極的偏壓(亦即，場板未以通路耦合至閘極電極)。在又另一實施例中，各場板及閘極電極可以保持在不同的偏壓。相較於目前可供利用的場板設計，各場板的偏壓及定位彈性允許更大地操控汲極電場線。
因此，本發明的實施例由於可藉由設置及偏壓場板以致於汲極電場線不會集中在閘極的邊緣及造成過早的崩潰，所以，能夠充份利用GaN電晶體中的高崩潰電壓。此外，雖然本發明的實施例表示此場板配置特別有利於用於高壓裝置，但是，實施例不侷限於這些配置。舉例而言，可配合任何半導體式的電晶體裝置，使用此處所述的場板配置。
〔發明人：下述語文是我們包含在我們的半導體製程應用中的標準語文〕
圖4顯示包含本發明的一或更多實施例之中介器400。中介器400是中介基底，用以橋接第一基底402至第二基底404。舉例而言，第一基底402可為積體電路晶粒。舉例而言，第二基底404可為記憶體模組、電腦主機板、或其它積體電路晶粒。一般而言，中介器400的目的是使連接散佈至更寬的間距或是再安排連接至不同連接的路徑。舉例而言，中介器400可以將積體電路晶粒耦合至球柵陣列(BGA)406，球柵陣列(BGA)406接著耦合至第二基底404。在某些實施例中，第一及第二基底402/404附著至中介器400的相對側。在其它實施例中，第一及第二基底402/404附著至中介器400的相同側。在另外的實施例中，三或更多基底藉由中介器400而互連。
中介器400可以由環氧樹脂、強化玻璃環氧樹脂、陶瓷材料、或例如聚醯亞胺等聚合物形成。在另外的實施中，中介器可由交錯柵或可撓材料形成，可撓材料形成包含同於上述用於半導體基底中的材料，例如矽、鍺、及其它III-V族和IV族材料。
中介器可以包含金屬互連408及通路410，包含但不限於矽穿孔通路(TSV)412。中介器400又包含嵌入裝置414，包含被動及主動裝置。這些裝置包含但不限於電容器、去耦合電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、及靜電放電(ESD)裝置。例如射頻(RF)裝 置、功率放大器、功率管理裝置、天線、陣列、感測器、及MEMS裝置等更複雜的裝置也可形成於中介器400上。
根據本發明的實施例，包含設有形成於通道區上的一或更多場板之電晶體的設備、或用於形成此處揭示的這些裝置之製程可以用於中介器400的製造。
圖5顯示根據本發明的一實施之計算裝置500。計算裝置500包含多個組件。在一實施例中，這些組件附著至一或更多主機板。在替代實施例中，這些組件製成單一系統晶片(SoC)晶粒而不是主機板。計算裝置500中的組件包含但不限於積體電路晶粒502及至少一通訊晶片508。在某些實施中，通訊晶片508製成為積體電路502的部份。積體電路晶粒502包含CPU 504以及晶粒上記憶體506，晶粒上記憶體506通常作為快取記憶體，可由例如嵌入式DRAM(eDRAM)或自旋轉移力矩記憶體(STTM或STTM-RAM)等技術提供。
計算裝置500包含可以或不可以實體地及電地耦合至主機板或製於SoC晶粒內的其它組件。這些其它組件包含但不限於依電性記憶體510(例如，DRAM)、非依電性記憶體512(例如，ROM或快閃記憶體)、圖形處理單元514(GPU)、數位訊號處理器516、密碼處理器542(在硬體內執行密碼演繹法之特別化處理器)、晶片組520、天線522、顯示器或觸控幕顯示器524、觸控螢幕控制器526、電池528或其它電源、功率放大器(未顯示)、全球定位系 統(GPS)裝置544、羅盤530、動作副處理器或感測器532(包含加速度計、陀螺儀、及羅盤)、揚音器534、相機536、使用者輸入裝置538(例如鍵盤、滑鼠、探針筆、及觸控墊)及大量儲存裝置540(例如硬碟機、光碟(CD)、數位多樣式光碟(DVD)、等等)。
通訊晶片508能夠對計算裝置500進行資料傳輸的無線通訊。「無線」一詞及其衍生詞可以用以說明經由使用經過非固態媒介之被調變的電磁輻射來傳輸資料之電路、裝置、系統、方法、技術、通訊通道、等等。此名詞並非意指相關的裝置未含有任何線，但是，在某些實施例中它們未含有任何線。通訊晶片508可以實施多種無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生、以及任何其它被指定為3G、4G、5G、及之外的無線協定。計算裝置500包含眾多通訊晶片508。舉例而言，第一通訊晶片508專用於例如Wi-Fi及藍芽等較短程無線通訊，而第二通訊晶片508專用於例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等較長程的無線通訊。
計算裝置500的處理器504包含一或更多裝置，例如根據本發明的實施例之設有形成於通道區上的一或更多場板之電晶體。「處理器」一詞意指處理來自暫存器及/或 記憶體的電子資料以將該電子資料轉換成可儲存於暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。
通訊晶片508也包含一或更多裝置，例如根據本發明的實施例之設有形成於通道區上的一或更多場板之一或更多電晶體。
在另外的實施例中，裝納於計算裝置500內的另一組件可以含有一或更多裝置，例如根據本發明的實施例之包含形成於通道區上的一或更多場板之電晶體或是用於形成這些裝置的製程。
在各式各樣的實施例中，計算裝置500可為膝上型電腦、筆記型網路電腦、筆記型電腦、超薄筆記電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在另外的實施中，計算裝置500可為處理資料的任何其它電子裝置。
所示之本發明的實施之上述說明，包括發明摘要，並非是竭盡性的或是要將發明侷限於揭示的精準形式。雖然為了說明目的而於此說明發明的特定實施、及實例，但是，如同習於相關技藝者將瞭解般，在本發明的範圍內，各式各樣均等的修改是可能的。
慮及上述詳細說明，可以對本發明作這些修改。在後述申請專利範圍中使用的專有名詞不應被解釋為將本發明 限定於說明書及申請專利範圍中揭示的特定實施。確切而言，本發明的範圍完全由根據已建立之申請專利範圍釋釋原理而解譯之後述的申請專利範圍決定。
一種半導體裝置，包括：半導體基底，具有源極區、汲極區、以及形成於通道區上的閘極電極，通道區是形成於源極區與汲極區之間；第一層間電介質(ILD)，形成於通道區上；第二ILD，形成於第一ILD上；以及第一場板，形成於第二ILD中，其中，第一場板未與閘極電極形成為單塊體導電特徵。
如申請專利範圍第1項的半導體裝置，其中，第一場板以一或更多通路而耦合至閘極電極。
如申請專利範圍第1項的半導體裝置，其中，第一場板未電耦合至閘極電極。
如申請專利範圍第1項的半導體裝置，其中，第一ILD與第二ILD是不同材料。
如申請專利範圍第1項的半導體裝置，又包括：第三ILD；以及，形成於第三ILD中的第二場板，其中，第二場板未與閘極電極或第一場板形成為單塊體導電特徵。6.如申請專利範圍第5項的半導體裝置，其中，第一場板及第二場板實質上彼此未重疊。
如申請專利範圍第5項的半導體裝置，其中，第二場板的最外邊緣比第一場板的最外邊緣更接近閘極電極的中心線。
如申請專利範圍第5項的半導體裝置，其中，第一場板及第二場板藉由一或更多通路而電耦合在一起。
如申請專利範圍8項的半導體裝置，其中，第一場板及第二場板藉由一或更多通路而電耦合至閘極電極。
如申請專利範圍第5項的半導體裝置，其中，第一場板及第二場板是相同的材料，以及，其中，第一場板及第二場板與閘極電極是不同的材料。
如申請專利範圍第5項的半導體裝置，其中，第一場板及第二場板未電耦合在一起。
一種在電晶體上形成電場板的方法，包括：形成電晶體，電晶體包含源極區、汲極區、源極區與汲極區之間的通道區、以及在通道區上的閘極電極；在通道區上形成第一層間電介質(ILD)；在第一ILD上形成第二ILD；圖型化第二ILD以形成第一場板開口；將導電材料沉積至第一場板開口中以形成第一場板；在第二ILD及第一場板上形成第三ILD；圖型化第三ILD以形成第二場板開口；以及，將導電材料沉積至第二場板開口中以形成第二場板。
如申請專利範圍第12項之方法，其中，以濺射或化學汽相沉積製程，形成第一ILD。
如申請專利範圍第12項之方法，其中，第一ILD與第二ILD是不同的材料。
如申請專利範圍第12項之方法，其中，在第二ILD中圖型化一或更多互連線開口時，同時圖型化第一場板開口，以及，其中，在第二ILD中形成互連線時同時沉積第 一場板。
如申請專利範圍第15項之方法，其中，在第三ILD中圖型化一或更多互連線開口時，同時圖型化第二場板開口，以及，其中，在第三ILD中形成互連線時同時沉積第二場板。
如申請專利範圍第12項之方法，其中，閘極電極與第一場板及第二場板是不同的材料。
如申請專利範圍第12項之方法，其中，第一場板及第二場板未電耦合至閘極電極。
如申請專利範圍第12項之方法，其中，通道區是GaN。
一種半導體裝置，包括：半導體基底，具有源極區、汲極區、以及形成於源極區與汲極區之間的通道區上的閘極電極，其中，通道區是GaN；第一層間電介質(ILD)，形成於通道區上；第二ILD，形成於第一ILD上；其中，第一ILD比第二ILD具有更低的k值；以及，形成於第二ILD中的第一場板，其中，第一場板未與閘極電極形成為單塊體導電特徵。
如申請專利範圍第19項的半導體裝置，又包括：第三ILD；以及，形成於第三ILD中的第二場板，其中，第二場板未與閘極電極或第一場板形成為單塊體導電特徵。
如申請專利範圍第21項的半導體裝置，其中，第一場板及第二場板藉由一或更多通路而電耦合在一起。
如申請專利範圍22項的半導體裝置，其中，第一場 板及第二場板藉由一或更多通路而電耦合至閘極電極。
如申請專利範圍第20項的半導體裝置，其中，第一場板及第二場板是相同的材料，以及，其中，第一場板及第二場板與閘極電極是不同的材料。
如申請專利範圍第20項的半導體裝置，其中，極化層形成於通道區的上表面上。
200‧‧‧電晶體
205‧‧‧通道
207‧‧‧極化層
212‧‧‧源極
214‧‧‧汲極
222‧‧‧閘極電介質
225‧‧‧閘極電極
227‧‧‧第一場板
229‧‧‧第二場板
230‧‧‧層間電介層
232‧‧‧第二層間電介層
234‧‧‧第三層間電介層

Claims (25)

  1. 一種半導體裝置，包括：半導體基底，具有源極區、汲極區、以及形成於通道區上的閘極電極，該通道區是形成於該源極區與汲極區之間；第一層間電介質(ILD)，形成於該通道區上；第二ILD，形成於該第一ILD上；以及第一場板，形成於該第二ILD中，其中，該第一場板未與該閘極電極形成為單塊體導電特徵。
  2. 如申請專利範圍第1項的半導體裝置，其中，該第一場板以一或更多通路而耦合至該閘極電極或該源極電極。
  3. 如申請專利範圍第1項的半導體裝置，其中，該第一場板未電耦合至該閘極電極，以及未電耦合至該源極電極。
  4. 如申請專利範圍第1項的半導體裝置，其中，該第一ILD與該第二ILD是不同材料。
  5. 如申請專利範圍第1項的半導體裝置，又包括：第三ILD；以及，形成於該第三ILD中的第二場板，其中，該第二場板未與該閘極電極或該第一場板形成為單塊體導電特徵。
  6. 如申請專利範圍第5項的半導體裝置，其中，該第一場板及該第二場板實質上彼此未重疊。
  7. 如申請專利範圍第5項的半導體裝置，其中，該第 二場板的最外邊緣比該第一場板的最外邊緣更接近該閘極電極的中心線。
  8. 如申請專利範圍第5項的半導體裝置，其中，該第一場板及該第二場板藉由一或更多通路而電耦合在一起。
  9. 如申請專利範圍8項的半導體裝置，其中，該第一場板及該第二場板藉由一或更多通路而電耦合至該閘極電極，或者，該第一場板及該第二場板藉由一或更多通路而電耦合至該源極電極。
  10. 如申請專利範圍第5項的半導體裝置，其中，該第一場板及該第二場板是相同的材料，以及，其中，該第一場板及該第二場板與該閘極電極是不同的材料。
  11. 如申請專利範圍第5項的半導體裝置，其中，該第一場板及該第二場板未電耦合在一起。
  12. 如申請專利範圍第11項的半導體裝置，其中，該第一場板及該第二場板中之一電耦合至該閘極電極，以及，該第一場板及該第二場板中之另一電耦合至該源極電極。
  13. 一種在電晶體上形成電場板的方法，包括：形成電晶體，該電晶體包含源極區、汲極區、該源極區與汲極區之間的通道區、以及在該通道區上的閘極電極；在該通道區上形成第一層間電介質(ILD)；在該第一ILD上形成第二ILD；圖型化該第二ILD以形成第一場板開口； 將導電材料沉積至該第一場板開口中以形成第一場板；在該第二ILD及該第一場板上形成第三ILD；圖型化該第三ILD以形成第二場板開口；以及，將導電材料沉積至該第二場板開口中以形成第二場板。
  14. 如申請專利範圍第13項之方法，其中，以濺射或化學汽相沉積製程，形成該第一ILD。
  15. 如申請專利範圍第13項之方法，其中，該第一ILD與該第二ILD是不同的材料。
  16. 如申請專利範圍第13項之方法，其中，在該第二ILD中圖型化一或更多互連線開口時，同時圖型化該第一場板開口，以及，其中，在該第二ILD中形成該些互連線時同時沉積該第一場板。
  17. 如申請專利範圍第16項之方法，其中，在該第三ILD中圖型化一或更多互連線開口時，同時圖型化該第二場板開口，以及，其中，在該第三ILD中形成該些互連線時同時沉積該第二場板。
  18. 如申請專利範圍第13項之方法，其中，該閘極電極與該第一場板及該第二場板是不同的材料。
  19. 如申請專利範圍第13項之方法，其中，該第一場板及該第二場板未電耦合至該閘極電極、以及未電耦合至該源極電極。
  20. 如申請專利範圍第13項之方法，其中，該第一場 板及該第二場板藉由一或更多通路而電耦合。
  21. 如申請專利範圍第20項之方法，其中，該第一場板及該第二場板藉由一或更多通路而電耦合至該閘極電極或該源極電極。
  22. 如申請專利範圍第13項之方法，其中，該第一場板及該第二場板其中之一者電耦合至該閘極電極，以及，該第一場板及該第二場板中之另一者電耦合至該源極電極。
  23. 如申請專利範圍第13項之方法，其中，該通道區是GaN。
  24. 一種半導體裝置，包括：半導體基底，具有源極區、汲極區、以及形成於該源極區與汲極區之間的通道區上的閘極電極，其中，該通道區是GaN，以及，其中，極化層形成於通道區的上表面上；第一層間電介質(ILD)，形成於該通道區上；第二ILD，形成於該第一ILD上，其中，該第一ILD比該第二ILD具有更低的k值；形成於該第二ILD中的第一場板，其中，該第一場板未與該閘極電極形成為單塊體導電特徵；第三ILD；以及，形成於該第三ILD中的第二場板，其中，該第二場板未與該閘極電極或該第一場板形成為單塊體導電特徵。
  25. 如申請專利範圍第21項的半導體裝置，其中，該 第一場板及該第二場板藉由一或更多通路而電耦合在一起。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019066877A1 (en) * 2017-09-28 2019-04-04 Intel Corporation GALLIUM NITRIDE TRANSISTORS WITH DRAIN FIELD PLATES AND METHODS OF MAKING SAME
US20190378899A1 (en) * 2018-06-06 2019-12-12 Intel Corporation Contact shape engineering for improved performance in gan rf transistors
US20200243484A1 (en) * 2019-01-30 2020-07-30 Avago Technologies International Sales Pte. Limited Radio frequency (rf) switch device including rf switch integrated circuit (ic) divided between sides of pcb
JP7513601B2 (ja) * 2019-05-10 2024-07-09 ローム株式会社 窒化物半導体装置およびその製造方法
KR102916033B1 (ko) 2021-04-06 2026-01-20 삼성전자주식회사 파워 소자 및 그 제조방법
CN118402072A (zh) * 2022-05-11 2024-07-26 华为技术有限公司 半导体器件、集成电路以及电子设备

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7501669B2 (en) * 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
KR100782430B1 (ko) * 2006-09-22 2007-12-05 한국과학기술원 고전력을 위한 내부전계전극을 갖는 갈륨나이트라이드기반의 고전자 이동도 트랜지스터 구조
WO2008101989A1 (de) * 2007-02-22 2008-08-28 Forschungsverbund Berlin E.V. Halbleiterbauelement und verfahren zu dessen herstellung
JP2008277604A (ja) * 2007-05-01 2008-11-13 Oki Electric Ind Co Ltd 電界効果トランジスタ
KR101775560B1 (ko) 2010-12-17 2017-09-07 한국전자통신연구원 전계효과 트랜지스터 및 그 제조 방법
US9306014B1 (en) * 2013-12-27 2016-04-05 Power Integrations, Inc. High-electron-mobility transistors

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