TW201737426A - 封裝用基板及其製造方法 - Google Patents
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Abstract
本發明之目的在於提供封裝用基板及其製造方法,能夠抑制在將配線基板單片化而製作封裝用基板時在芯基板的裁斷面發生破壞。本發明的封裝用基板係含有:芯基板;絕緣層,係形成在前述芯基板的單面或兩面上;及一層或複數層配線層,係形成在前述絕緣層上及/或以埋沒於前述絕緣層的方式形成;前述封裝用基板係在前述絕緣層的外周部分具有前述絕緣層局部減薄而成的薄層部分。
Description
本發明係有關封裝(package)用基板及其製造方法。
關於電子零件等的封裝用基板,係藉由下述方式製造:在芯(core)基板積層配線層與絕緣層,形成具有許多配線圖案(pattern)的大尺寸配線基板,然後將配線基板切割(dicing)成所需尺寸而單片化成封裝用基板。
此外,已知由於在製作配線基板時係在芯基板上積層複數層的線膨脹係數不同於芯基板的樹脂層(絕緣層)與配線層,故當有溫度變化時,便因線膨脹係數之差而使樹脂層、配線層、芯基板的膨脹差變大,從而在芯基板外周部產生應力。
此外,近年來,封裝用基板所使用的芯基板係有以電性特性優異但脆弱的材料形成者。當芯基板以容易發生破裂的脆性材料構成時,有時會在藉由切割將芯基板裁斷時因所發生的撞擊而在芯基板的裁斷面產生微小龜裂(crack)。因該芯基板剖面的微小龜裂及剛切割完或之後步驟中的溫度變化,使芯基板內部蓄積的因溫度變化產生的內部應力從龜裂部分釋放,故有芯基板沿
龜裂方向擴大破裂的可能。當積層體的芯基板採用的是玻璃(glass)基板時,厚度大於數十μm的玻璃基板係容易發生自其端面龜裂的問題。
就防止發生如上述破裂的單片化法而言,例如有在芯基板的相當於封裝用基板外周部的部分形成金屬層,在單片化後藉由蝕刻(etching)處理將裸露出的金屬層移除,而製作以芯基板與絕緣層劃設的溝部之方法。藉由該溝部,能夠抑制應力施加於芯基板外周附近,故能夠以簡易的構成有效地抑制在芯基板發生破壞。(例如參照下述之專利文獻1)。
然而,在該方法中,係以切割刀(dicing blade)對芯基板上的金屬層進行裁斷,故有因切割刀孔洞的堵塞導致切削能力變差而反而使芯基板剖面產生許多龜裂的隱憂。因此,係有在以切割步驟單片化後便在芯基板發生破壞的隱憂。
專利文獻1:日本特開2015-231005號公報
有鑒於上述,本發明之目的在於提供封裝用基板及其製造方法,能夠抑制在將在芯基板上積層絕緣層與配線層而成的配線基板單片化而製作封裝用基板時或製作後因溫度變化而在芯基板的裁斷面發生破壞。
本發明的一態樣乃係封裝用基板,係含有:芯基板;絕緣層,係形成在前述芯基板的單面或兩面上;及一層或複數層配線層,係形成在前述絕緣層上及/或以埋沒於前述絕緣層的方式形成;前述封裝用基板係在前述絕緣層的外周部分具有前述絕緣層局部減薄而成的薄層部分。
在本發明的其他態樣中,前述芯基板係以玻璃構成。
在本發明的其他態樣中,前述薄層部分係具有從前述薄層部分的端部到前述絕緣層的段差面為止之間的寬度w3[m];
令前述配線層及前述絕緣層的線膨脹係數為α[ppm/K]、令前述配線層及前述絕緣層的楊氏係數(Young's modulus)為E[Pa]、令預定的溫度差為△T[K]、令前述配線層及前述絕緣層的合成厚度為d[m]、及令從前述薄層部分的端部到相反側的薄層部分的端部為止的長度為L[m],前述w3的值係以下式求取。
在本發明的其他態樣中,前述w3為120μm以上。
在本發明的又一其他態樣中,係提供該封裝用基板的製造方法。
依據本發明的封裝用基板及其製造方法,針
對藉由將配線基板單片化而製得的封裝用基板,能夠提供即使在製作時和安裝時施加大的溫度變化,仍能夠抑制發生芯基板剖面的破裂之可靠度高的封裝用基板。
10‧‧‧芯基板
20‧‧‧絕緣層
21‧‧‧薄層部分
30‧‧‧配線層
40‧‧‧分離溝
50‧‧‧第1切割刀
60‧‧‧第2切割刀
100‧‧‧配線基板
200‧‧‧封裝用基板
圖1係顯示本發明的封裝用基板之剖視圖。
圖2係顯示本發明的封裝用基板之俯視圖。
圖3係顯示本發明的配線基板的剖面之示意圖。
圖4係說明本發明的封裝用基板的製造步驟之用的示意圖。
圖5係說明本發明的封裝用基板的製造步驟之用的示意圖。
圖6係說明本發明的封裝用基板的製造步驟之用的示意圖。
圖7係說明本發明的封裝用基板的製造步驟之用的示意圖。
圖8係說明本發明的封裝用基板的製造步驟之用的示意圖。
圖9係說明本發明的封裝用基板的製造步驟之用的示意圖。
以下,針對本發明的封裝用基板及其製造方法的實施形態,參照圖式詳細進行說明。另外,下述的實施形態僅是本發明之一例,本發明所屬領域者當能夠適當進行設計變更。
在本說明書中,「封裝用基板」係指將配線基板單片化而得的積層體。此外,「配線基板」係指藉由切割進行單片化之前的封裝用基板連結在一起之狀態者。
如前述,已知在芯基板上形成絕緣層及配線層並進行切割時,容易因切割時發生的撞擊而在芯基板的裁斷面產生微小龜裂。絕緣層及配線層的熱應力會使芯基板產生拉伸應力,該拉伸應力會使芯基板的龜裂擴大而導致芯基板的破裂。
有鑒於上述,本案的發明人係發現在芯基板的裁斷面附近藉由將形成在芯基板上的絕緣層局部去除而在芯基板的表面上設置薄層部分,能夠減輕施加至芯基板的拉伸應力而抑制在芯基板發生破裂,從而研創出本發明。
(封裝用基板)
圖1係本發明的封裝用基板的剖視圖。如圖1所示,封裝用基板200係含有:芯基板10;絕緣層20;及一層或複數層配線層30,係積層在芯基板10厚度方向的兩面。封裝用基板200係在絕緣層20具有以使絕緣層20的厚度局部減薄之方式構成的薄層部分21。
圖2係本發明的封裝用基板200的俯視圖。如圖2所示,薄層部分21係設置在絕緣層20的外周部分。另外,在圖2中,配線層30係為求簡略化而省略。
圖3係本發明的配線基板的剖視圖。藉由將圖3所示的配線基板100以後述的方法單片化,便能夠製作封裝用基板200。
(芯基板)
芯基板10係能夠以使配線基板100及封裝用基板200的電性特性提升的材料構成。例如,就芯基板10而言,係能夠使用玻璃基板、矽(silicon)基板、陶瓷(ceramic)基板、塑膠(plastic)板、塑膠帶(plastic tape)等脆性材料。芯基板10係例如較佳為採用以鈉鈣玻璃(soda-lime glass)和矽酸鋁鹽玻璃(aluminosilicate glass)等構成的玻璃基板。本發明的芯基板10所使用的玻璃基板係可為藉由本發明領域一般採行的方法處理過表面者,例如可為對表面進行過粗化處理者、以氫氟酸處理過者、或對玻璃基板表面施行過矽處理者。在本發明的一態樣中,芯基板10所使用的玻璃基板係亦可在表面形成基底層(未圖示)。芯基板10的厚度並未特別限定,但較佳為50μm至700μm。
(配線層)
配線層30係形成在芯基板10厚度方向的表面上及/或絕緣層20的表面上及/或內部。在本發明的一態樣中,至少一部分的配線層30係以與芯基板10相接之方式形成。此外,在本發明的其他態樣中,配線層30係亦可不與芯基板相接。配線層30係可為一層,亦可為複數層。
配線層30係能夠使用本發明領域通常使用的導電性材料來形成。具體而言,配線層30係能夠使用銅、銀、錫、金、鎢、導電性樹脂等來形成。就配線層30而言,較佳為使用銅。
此外,配線層30係能夠藉由本發明領域一般採行的方法來形成。例如,配線層30的形成方法係能夠採用減
成(subtractive)法、半加成(semi-additive)法、噴墨(inkjet)法、網版(screen)印刷、凹版平版(gravure offset)印刷,但並不限於該些方法。配線層30的形成方法係較佳為採用半加成法。
配線層30的厚度基本上比芯基板10及絕緣層20小。配線層30的厚度的合計值係取決於形成方法,例如為1μm至100μm。
(絕緣層)
在本發明的一態樣中,絕緣層20係以將配線層30埋沒之方式形成在芯基板10及配線層30上。絕緣層20係可為一層,亦可為複數層。
絕緣層20係能夠使用本發明領域通常使用的絕緣性材料來形成。具體而言,絕緣層20係能夠使用環氧(epoxy)樹脂系材料、環氧丙烯酸(epoxy acrylate)系樹脂、聚醯亞胺(polyimide)系樹脂等來形成。該等絕緣性材料亦可含有填充劑。就形成絕緣層20的絕緣性材料而言,線膨脹係數7ppm/K至130ppm/K的環氧摻合樹脂一般容易取得而較佳。
此外,形成絕緣層20的絕緣性材料係可為液狀,亦可為膜片(film)狀。當絕緣性材料為液狀時,絕緣層20係能夠藉由旋轉塗佈(spin coat)法、模具式塗佈(die coater)法、淋幕塗佈(curtain coater)法、滾筒塗佈(roll coater)法、刮刀(doctor blade)法、網版印刷等本發明領域一般採行的方法來形成。當絕緣性材料為膜片狀時,係例如能夠藉由真空層疊(laminate)法來形成絕緣層20
。以如上述方法形成的絕緣層20係亦可藉由加熱或光照射使之硬化。絕緣層20的厚度d1係取決於形成方法,例如為1μm至200μm。
[封裝用基板的形成]
本發明的一態樣的封裝用基板200係能夠依照圖3至圖9所示步驟來形成,但並不限於此。
首先,如圖3所示,在芯基板10厚度方向的表面,使用前述的方法形成配線層30與絕緣層20,形成配線基板100。
接著,如圖4及圖5所示,在配線基板100中的絕緣層20的預定位置,使用具有前端寬度w1的第1切割刀50,從單側面形成深度dm的分離溝40。藉由使用具有前端寬度w1的第1切割刀50,便能夠形成底面寬度w1的分離溝40。在第1切割刀50的前端附近形成為錐(taper)狀的情形中,係將最寬之部位的寬度視為切割刀的前端寬度。此點在後述的第2切割刀60中亦同。
第1切割刀50係只要為一般切割方法所使用的刀具即可,例如為在樹脂等埋入鑽石(diamond)研磨粒而成的鑽石刀(diamond blade)。芯基板10上留下的絕緣層20的薄層部分21的厚度ds係例如為0μm<ds≦45μm。藉由將絕緣層20在芯基板10上留下厚度ds之量,保護芯基板10的表面,從而能夠而抑制因切割造成的芯基板材料的崩缺(chipping)。如圖1所示,dm與ds之和係等於絕緣層20的厚度d1。
接著,如圖6所示,背面亦以同樣步驟處理而形成分
離溝40。
然後,如圖7及圖8所示,在分離溝40底面的溝寬度內的中央部分的位置,以第2切割刀60切割絕緣層20及芯基板10而將配線基板100單片化。第2切割刀60的前端寬度w2係比第1切割刀50的前端寬度w1小,亦即比分離溝40的底面寬度w1小。
由於在分離溝40的底面部分,絕緣層20係減薄,故藉由在分離溝40的中央部分裁斷配線基板100而製得的封裝用基板200係在絕緣層20的外周部分的表面上具有絕緣層20局部減薄而成的薄層部分21。從薄層部分21的絕緣層20的端部到絕緣層20的厚層部分的表面與薄層部分21的表面之間的段差面20a為止的寬度w3雖係依絕緣層20及配線層30的厚度和材質而變,但如後所述,可知較佳為120μm以上。此處,亦可構成為在表面和背面,薄層部分21的寬度w3不同。
如上所述,藉由在分離溝40的中央部分進行切割而將配線基板100單片化,便形成複數個如圖9所示的封裝用基板200。
雖難以精確地推估w3,但預期w3會受到下述各值的影響:將配線層30與絕緣層20的積層體視作為一體之材料時的線膨脹係數α[ppm/K]及其楊氏係數E[Pa]、在給予溫度變化的溫度循環測試(TCT;Temperature Cycling Test)中給絕緣層20施加最高溫的層疊時的絕緣層20的溫度與該測試中絕緣層20的最低溫度之溫度差△T[K]、從薄層部分21的端部到相反側的薄層部分21的端
部為止的封裝用基板200的一邊長度L[m]、將積層在芯基板10的配線層30與絕緣層20的厚度合計而得的合成厚度d[m]、及基於芯基板10強度的芯基板10所能承受的應力的代表值F[Pa]。在本發明中,配合實驗結果,w3[m]的下限值係視作為與屬於無因次量的α.E.△T/F的平方根成比例,且與L.d的平方根成比例。亦即,近似成立下述(式1)。
此處,△T係例如適用作為後述的溫度循環測試(TCT)中的規格所訂的125℃至-55℃之溫度變化而能夠設△T=180K。此外,F係能夠從根據針對封裝用基板的溫度循環測試(TCT)的評價結果而求得的w3的下限值,使用上述(式1)反求。
算出寬度w3所需的α與E的計算方法係使用下表1所示條件與下述(式2)至(式4)。
只要使用下述(式2)至(式4)計算絕緣層20與配線層30的合成物性值α、E、d即可。由於配線層30係埋沒在絕緣層20內,故d係以下述(式2)表示。
d=d1 (式2)
如(式2)所示,能夠將絕緣層20的厚度d1視為將絕緣層20及配線層30的厚度合計而得的合成厚度d。
此處,由於配線層30係按照配線圖案形成,故實際上並非形成在整個表面,但當為了普適化而在計算上假設是形成在整個表面(對於在芯基板發生破裂,假設配線層存在於整面乃係更為嚴苛的條件),厚度d1及d2的比率便等於絕緣層20及配線層30的體積比,故合成楊氏係數E係能夠使用下式(式3)求取。
令假設各層係形成在整個表面時的絕緣層20及配線層30各自的體積為V1、V2,令絕緣層20及配線層30各自的帕松比(Poisson's ratio)為ν1、ν2,則合成線膨脹係數(CTE)α係以下述(式4)表示。
在經實驗求得F後,在上述(式1)中使用上述(式2)至(式4),藉此便能夠求取與配線層30及絕緣層20的線膨脹係數、楊氏係數、厚度、帕松比及體積相應的寬度w3。
藉由採用如上述的封裝用基板200,減少因芯基板10與絕緣層20與配線層30的熱應力差而產生的對芯基板10端面的拉伸應力,從而能夠減少因應力造成的芯基板10的破裂的發生。此外,設置將絕緣層20的外周部分在芯基板10上留下厚度ds而成的薄層部分21,藉此,保護芯基板10的表面和背面,從而能夠抑制芯基板10的
崩缺。
以下,針對本發明的實施例進行說明,但以下的實施例並不限定本發明的適用範圍。
(實施例1)
以矽酸鋁鹽玻璃構成芯基板10,芯基板10的板厚尺寸設計為300μm。使用半加成法,在芯基板10的厚度方向的兩面,藉由鍍銅形成厚度5μm的配線層30。在芯基板10積層配線層30後,從芯基板10的兩面,將環氧摻合樹脂即絕緣性材料以190℃進行真空層疊而進行積層,形成絕緣層20。接著,反覆進行配線層30的形成與絕緣層20的形成,藉此,在芯基板10的兩面積層4層配線層30與3層絕緣層20,藉此,獲得圖3所示的配線基板100。在芯基板10的兩面,絕緣層20的厚度d1皆為60μm。
接著,如圖4及圖5所示,在將配線基板100單片化之用的絕緣層20的預定位置,使用前端寬度w1為390μm的第1切割刀50,從單面側,在絕緣層20設置底面的溝寬度w1為390μm、深度為45μm的分離溝40。此外,如圖6所示,從背面側,在絕緣層20設置寬度w1為390μm、深度為45μm的分離溝40。
在製作分離溝40後,如圖7及圖8所示,在分離溝40的溝寬度內的中央部分的位置,使用前端寬度w2為150μm的第2切割刀60,切割絕緣層20及芯基板10而將配線基板100單片化,藉此,獲得封裝用基板200。封裝用基板200的大小設計為10mm×10mm(L=10mm)。結果,薄
層部分21的寬度w3為120μm,薄層部分21的厚度ds為15μm。
在實施例1中,關於線膨脹係數、楊氏係數、厚度、帕松比及體積,係使用下表2的值。
△T係適用作為後述的溫度循環測試(TCT)中的規格所訂的125℃至-55℃之溫度變化而設△T=180K,薄層部分21的寬度w3係設計為120μm。
對在實施例1製得的10個封裝用基板200,進行給予125℃至-55℃之溫度變化的溫度循環測試(TCT)MIL-STD-883H,進行1000個循環。結果,在所製得的封裝用基板200並沒有發生芯基板10破裂等可靠度差的情形。
(實施例2)
在實施例2中,係對與實施例1所使用的配線基板為相同條件的配線基板100,將第1切割刀50的前端寬度w1變更成450μm,包括第2切割刀60的前端寬度等條件在內的其他條件則設為與實施例1相同。結果,在實施例2係製得兩面的分離溝40的寬度w1為450μm、薄層部分21的
寬度w3為150μm的封裝用基板200。
對在實施例2製得的10個封裝用基板200,進行給予125℃至-55℃之溫度變化的溫度循環測試MIL-STD-883H,進行1000個循環。結果,在所製得的封裝用基板200並沒有發生芯基板10破裂等可靠度差的情形。
(實施例3)
在實施例3中,係對與實施例1所使用的配線基板為相同條件的配線基板100,將第1切割刀50的前端寬度w1變更成750μm,包括第2切割刀60的前端寬度等條件在內的其他條件則設為與實施例1相同。結果,在實施例3係製得分離溝40的寬度w1為750μm、薄層部分21的寬度w3為300μm的封裝用基板200。
對在實施例3製得的10個封裝用基板200,進行給予125℃至-55℃之溫度變化的溫度循環測試MIL-STD-883H,進行1000個循環。結果,在所製得的封裝用基板200並沒有發生芯基板10破裂等可靠度差的情形。
(實施例4)
在實施例4中,係除了將ds設計為30μm以外,其他係與實施例1相同,藉此而製得封裝用基板200。
對在實施例4製得的10個封裝用基板200,進行給予125℃至-55℃之溫度變化的溫度循環測試MIL-STD-883H,進行1000個循環。結果,在所製得的封裝用基板200並沒有發生芯基板10破裂等可靠度差的情形。
(實施例5)
在實施例5中,係除了將ds設計為45μm以外,其他係
與實施例1相同,藉此而製得封裝用基板200。
對在實施例5製得的10個封裝用基板200,進行給予125℃至-55℃之溫度變化的溫度循環測試MIL-STD-883H,進行1000個循環。結果,在所製得的封裝用基板200並沒有發生芯基板10破裂等可靠度差的情形。
<比較例>
(比較例1)
除了不形成分離溝40以外,亦即除了不形成薄層部分21以外,其他係與實施例1相同,而製得10mm×10mm的封裝用基板。將在比較例1製得的封裝用基板在常溫下放置三天,結果10個之中有7個芯基板發生破裂。
(比較例2)
在比較例2中,除了將薄層部分21的寬度w3設計為60μm、將dm設計為55μm、將ds設計為5μm以外,其他係與實施例1相同,而製得10mm×10mm的封裝用基板。
將在比較例2製得的封裝用基板在常溫下放置三天,結果10個之中有7個芯基板發生破裂。
<評價結果>
下表3乃係各實施例及比較例的評價結果的整理。
如上表3所示,咸信在如實施例1至5的芯基板10、絕緣層20及配線層30的條件下,藉由將薄層部分21的寬度w3設為120μm以上,能夠提供能夠抑制在芯基板的裁斷面發生破壞的封裝用基板。
此處,當根據上述評價結果而將薄層部分21的寬度w3的下限值設為120μm,使用上述(式1)將w3=120μm代入而反求F,便得到F=637×107[Pa]。因此,當芯基板10以玻璃構成時,將F=637×107[Pa]代入上述(式1),藉此,便能夠依下式(式5)求取薄層部分21的寬度w3。
咸信當芯基板10以玻璃構成時,藉由利用上述(式5),即使絕緣層20及配線層30的積層體的條件改變,仍能夠估算薄層部分21的寬度w3。
如上述,咸信在封裝用基板200,藉由將絕緣
層20的外周部分局部去除而形成有薄層部分21的本發明的封裝用基板200係成功抑制由芯基板10的破裂所導致的微小龜裂因熱應力而擴大。
另外,在圖2中雖係顯示封裝用基板200於俯視時為正方形,但並不限定於此,亦可構成為於俯視時例如為長方形。
Claims (6)
- 一種封裝用基板,係含有:芯基板;絕緣層,係形成在前述芯基板的單面或兩面上;及一層或複數層配線層,係形成在前述絕緣層上及/或以埋沒於前述絕緣層的方式形成;前述封裝用基板係在前述絕緣層的外周部分具有前述絕緣層局部減薄而成的薄層部分。
- 如請求項1之封裝用基板,其中前述芯基板係以玻璃構成。
- 如請求項2之封裝用基板,其中前述薄層部分係具有從前述薄層部分的端部到前述絕緣層的段差面為止之間的寬度w3[m];令前述配線層及前述絕緣層的線膨脹係數為α[ppm/K]、令前述配線層及前述絕緣層的楊氏係數為E[Pa]、令預定的溫度差為△T[K]、令前述配線層及前述絕緣層的合成厚度為d[m]、及令從前述薄層部分的端部到相反側的薄層部分的端部為止的長度為L[m],前述w3的值係以下式求取,
- 如請求項2之封裝用基板,其中前述w3為120μm以上。
- 一種封裝用基板的製造方法,係含有下述步驟:在芯基板的單面或兩面形成配線層及絕緣層而形 成配線基板之步驟;在前述絕緣層的預定位置,使用第1切割刀進行切割,藉此,以使前述絕緣層局部減薄之方式形成分離溝之步驟;及在前述分離溝底面的溝寬度的中央部分,使用前端寬度比前述第1切割刀窄的第2切割刀進行切割而裁斷前述絕緣層及前述芯基板,藉此,獲得具有前述絕緣層局部減薄而成的薄層部分的複數個封裝用基板之步驟。
- 如請求項5之封裝用基板的製造方法,其中前述芯基板係以玻璃構成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016-010931 | 2016-01-22 | ||
| JP2016010931 | 2016-01-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201737426A true TW201737426A (zh) | 2017-10-16 |
| TWI738706B TWI738706B (zh) | 2021-09-11 |
Family
ID=59362244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW106101782A TWI738706B (zh) | 2016-01-22 | 2017-01-19 | 封裝用基板及其製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US10204854B2 (zh) |
| EP (1) | EP3407379B1 (zh) |
| JP (1) | JP6891815B2 (zh) |
| TW (1) | TWI738706B (zh) |
| WO (1) | WO2017126606A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115172176A (zh) * | 2022-09-06 | 2022-10-11 | 合肥圣达电子科技实业有限公司 | 陶瓷基板及其制备方法、微波器件及其封装外壳结构 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101605172B1 (ko) * | 2015-04-07 | 2016-03-22 | 삼성전자주식회사 | 패키지 기판 및 그 제조방법 |
| KR102179165B1 (ko) * | 2017-11-28 | 2020-11-16 | 삼성전자주식회사 | 캐리어 기판 및 상기 캐리어 기판을 이용한 반도체 패키지의 제조방법 |
| DE102018104521B4 (de) * | 2018-02-28 | 2022-11-17 | Rogers Germany Gmbh | Metall-Keramik-Substrate |
| WO2020149374A1 (ja) * | 2019-01-16 | 2020-07-23 | 凸版印刷株式会社 | パッケージ用基板、およびその製造方法 |
| CN116884964B (zh) * | 2023-08-04 | 2024-03-26 | 江苏诚盛科技有限公司 | 一种led芯片封装方法 |
| DE102024125859A1 (de) * | 2024-09-09 | 2026-03-12 | Gebr. Schmid Gmbh | Verfahren zur Herstellung mehrschichtiger Substrate mit einer integrierten Leiterstruktur und gemäss dem Verfahren herstellbare mehrschichtige Substrate |
| WO2026070757A1 (ja) * | 2024-09-30 | 2026-04-02 | 株式会社ミクロ技術研究所 | ガラス配線基板の製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62142396A (ja) * | 1985-12-17 | 1987-06-25 | アルプス電気株式会社 | 薄膜回路基板 |
| TWI489519B (zh) * | 2004-04-28 | 2015-06-21 | 半導體能源研究所股份有限公司 | 基板上配線,半導體裝置及其製造方法 |
| JP4614278B2 (ja) * | 2005-05-25 | 2011-01-19 | アルプス電気株式会社 | 電子回路ユニット、及びその製造方法 |
| JP2007019394A (ja) * | 2005-07-11 | 2007-01-25 | Toshiba Corp | 半導体パッケージの製造方法及びこの製造方法により形成された半導体パッケージ |
| JP2008288285A (ja) * | 2007-05-15 | 2008-11-27 | Sharp Corp | 積層基板の切断方法、半導体装置の製造方法、半導体装置、発光装置及びバックライト装置 |
| JP2010016291A (ja) * | 2008-07-07 | 2010-01-21 | Shinko Electric Ind Co Ltd | 配線基板及び半導体装置の製造方法 |
| US20140035935A1 (en) * | 2012-08-03 | 2014-02-06 | Qualcomm Mems Technologies, Inc. | Passives via bar |
| JP6158676B2 (ja) * | 2013-10-15 | 2017-07-05 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
| US9478472B2 (en) * | 2014-05-19 | 2016-10-25 | Dyi-chung Hu | Substrate components for packaging IC chips and electronic device packages of the same |
| JP2015231005A (ja) * | 2014-06-06 | 2015-12-21 | 日本特殊陶業株式会社 | 配線基板およびその製造方法 |
-
2017
- 2017-01-19 EP EP17741483.6A patent/EP3407379B1/en active Active
- 2017-01-19 JP JP2017562887A patent/JP6891815B2/ja active Active
- 2017-01-19 TW TW106101782A patent/TWI738706B/zh active
- 2017-01-19 WO PCT/JP2017/001744 patent/WO2017126606A1/ja not_active Ceased
-
2018
- 2018-06-13 US US16/007,490 patent/US10204854B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115172176A (zh) * | 2022-09-06 | 2022-10-11 | 合肥圣达电子科技实业有限公司 | 陶瓷基板及其制备方法、微波器件及其封装外壳结构 |
| CN115172176B (zh) * | 2022-09-06 | 2023-09-22 | 合肥圣达电子科技实业有限公司 | 陶瓷基板及其制备方法、微波器件及其封装外壳结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI738706B (zh) | 2021-09-11 |
| JP6891815B2 (ja) | 2021-06-18 |
| JPWO2017126606A1 (ja) | 2018-11-08 |
| US20180294217A1 (en) | 2018-10-11 |
| EP3407379A4 (en) | 2019-10-09 |
| WO2017126606A1 (ja) | 2017-07-27 |
| EP3407379A1 (en) | 2018-11-28 |
| US10204854B2 (en) | 2019-02-12 |
| EP3407379B1 (en) | 2024-08-14 |
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