TW201926690A - 積體電路裝置 - Google Patents

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高境鴻
黃崎峰
蔡輔桓
其翔 梁
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台灣積體電路製造股份有限公司
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Abstract

在一個實施例中，積體電路裝置(IC)包括半導體基板、配置在半導體基板上的隔離區域以及主動區域、配置在主動區域上的閘極堆疊以及配置在主動區域中並且在第一方向上被插入閘極堆疊的源極以及汲極。主動區域至少部分地被隔離區域所圍繞。主動區域的中間部分在第二方向上橫向地延伸超過閘極堆疊，第二方向與第一方向正交。

Description

積體電路裝置
本揭露係關於一種積體電路裝置，特別是可以降低隔離區域所引起的雜訊的積體電路裝置。
積體電路(IC)包括連接在一起並且被配置以作為功能電路的各種裝置(例如：電晶體、二極體以及電阻)。在現有的場效電晶體(FET)中，不同材料在通道中接觸，產生各種界面區域。舉例來說，通道與覆蓋的閘極介電層之間具有水平界面，以及與從側邊延伸到通道的隔離特徵之間具有垂直界面。在場應用(field application)期間，在源極與汲極之間的通道中流動的電荷載子(電子或電洞)會受到這些界面的影響，例如電荷載子在界面中被捕捉(trap)和釋放(detrap)。載子遷移率的波動傾向於產生或增加電子雜訊，例如閃爍雜訊(flicker noise)以及隨機電報(random telegraph signal,RTS)雜訊。閃爍雜訊(有時稱為1/f雜訊或粉紅雜訊(pink noise))是一種低頻雜訊，其可以表現反向頻率功率密度曲線。隨機電報雜訊(有時稱為叢發雜訊(burst noise)、爆米花雜訊(popcorn noise)、脈衝雜訊、雙穩態雜訊(bi-stable noise))可能在隨機以及不可預測的時間內引起通道電流的突然變化。雖然某些方法，例如薄化閘極介電層的厚度可以降低雜訊，但較薄的閘極介電層可能會降低電晶體的效能(例如在高電壓應用中)。因此，需要一種新的裝置 結構來對應上述在高電壓以及其他電晶體應用的問題。
本揭露提供一種積體電路裝置，此積體電路裝置包括一半導體基板；一隔離區域以及一主動區域，被配置在半導體基板上，其中主動區域至少部分地被隔離區域所圍繞；一閘極堆疊，被配置在主動區域上；以及一源極以及一汲極，被配置在主動區域中，並且源極以及汲極之間在第一方向上被閘極堆疊插入；其中主動區域的一中間部分在第二方向上橫向地延伸超過閘極堆疊，第二方向與第一方向正交。
本揭露提供一種積體電路裝置，此積體電路裝置包括一半導體基板；一隔離特徵，被配置在半導體基板上；以及一場效電晶體，被配置在半導體基板上，其中場效電晶體包括：一通道區域，鄰近隔離特徵；一源極以及一汲極，被通道區域分開；一閘極堆疊，在通道區域上。此積體電路裝置包括一低密度摻雜(LDD)特徵，被配置在通道區域上，並且鄰近閘極堆疊的一邊緣部分，低密度摻雜特徵將閘極堆疊的邊緣部分與隔離特徵分開。
本揭露提供一種積體電路裝置製造方法，此積體電路裝置製造方法包括提供一半導體結構，半導體結構包括一基板、在基板上的一隔離區域以及至少部分地被隔離區域所圍繞的一主動區域；在主動區域上形成一閘極堆疊，閘極堆疊包括一閘極介電層以及配置在閘極介電層上的一閘極電極層；形成一低密度摻雜(LDD)特徵，其將閘極介電層的一邊緣部分與隔 離區域分開；以及在閘極堆疊的側壁上形成一間隔物，間隔物直接在低密度摻雜特徵上方。
100‧‧‧半導體結構
102‧‧‧基板
104‧‧‧隔離區域
104A‧‧‧隔離特徵
104B‧‧‧隔離特徵
106‧‧‧主動區域
106A‧‧‧中間部分
106B‧‧‧左側部分
106C‧‧‧右側部分
110‧‧‧摻雜井
114‧‧‧閘極堆疊
114A-114D‧‧‧角落部分
114E-114F‧‧‧邊緣部分
116‧‧‧閘極介電層
117‧‧‧摻雜特徵
118‧‧‧低密度摻雜特徵
119‧‧‧高密度摻雜特徵
120‧‧‧閘極電極
122‧‧‧間隔物
124‧‧‧通道區域
126‧‧‧源極
128‧‧‧汲極
130A‧‧‧接觸墊
130B‧‧‧接觸墊
200‧‧‧方法
210-250‧‧‧操作
本揭露從後續實施例以及附圖可以更佳理解。須知示意圖係為範例，並且不同特徵並無示意於此。不同特徵之尺寸可能任意增加或減少以清楚論述。
第1A圖係為根據本揭露實施例之半導體結構的俯視圖。
第1B圖以及第1C圖係為根據本揭露實施例之沿著虛線AA’以及BB’的第1A圖的半導體結構的剖面圖。
第1D圖係為根據本揭露實施例之更進一步的半導體結構的俯視圖。
第2圖係為根據本揭露實施例之製造半導體結構的方法的流程圖。
第3A圖至第3E圖係為根據本揭露實施例之製程的各種中間站點中的半導體結構的剖面圖。
第4圖係為根據本揭露實施例之半導體結構的剖面圖。
第5圖係為根據本揭露實施例之半導體結構的剖面圖。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第 二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。舉例來說，若在示意圖中之裝置被反轉，被描述在其他元件或特徵之“下方”或“在…下方”的元件也會因而變成在另外其他元件或特徵之“上方”。如此一來，示範詞彙“下方”會涵蓋朝上面與朝下面之兩種解讀方式。除此之外，設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
第1A圖係為根據本揭露實施例之半導體結構(或裝置、或工件)100的俯視圖。第1B圖係為沿著虛線AA’的半導體結構100的剖面圖，並且第1C圖係為沿著虛線BB’的半導體結構100的剖面圖。在一些實施例中，半導體結構100形成在鰭式主 動區域上並且包括鰭式場效電晶體(FinFET)。在一些實施例中，半導體結構100形成在平面主動區域上並且包括一般的場效電晶體(FET)。場效電晶體可以是N型(nFET)或P型(pFET)。
半導體結構100是積體電路(IC)裝置的一部分，並且半導體結構100包括基板102。基板102可以是體(bulk)矽基板。或者，基板102可以包括基本半導體(elementary semiconductor)(例如：晶體結構的矽或鍺)、複合半導體(例如：矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)或上述之組合。基板102亦可包括絕緣層上矽(SOI)基板，其使用注氧隔離(separation by implantation of oxygen,SIMOX)、晶圓接合及/或其他合適方法來製造。
基板102包括一或多個隔離區域，例如形成在基板102上的隔離區域104。隔離區域104至少部分地圍繞且用以定義基板102上的各種主動區域，例如主動區域106。隔離區域104使用了隔離技術(例如矽局部氧化(local oxidation of silicon,LOCOS)及/或淺溝槽隔離(STI))來電性隔離各種主動區域。在一些實施例中，隔離區域104的不同部分被稱為隔離特徵(例如：顯示在第1B圖以及第1C圖的隔離特徵104A和104B)。隔離區域104包括氧化矽、氮化矽、氮氧化矽、其他合適介電材料或上述之組合。隔離區域104藉由任何合適製程被形成。舉例來說，形成淺溝槽隔離包括使用微影製程以曝光基板的一部分、在基板的曝光部分蝕刻溝槽(例如：藉由使用乾蝕刻及/或濕蝕刻)、使用一或多種介電材料填滿溝槽(例如：藉由使用化學氣相沉積)以及藉由研磨製程平坦化基板並且移除介電材料 (或多種介電材料)的多餘部分(例如化學機械研磨(CMP))。在一些實施例中，被填滿的溝槽可以具有多層結構，例如被填滿具有氮化矽或氧化矽的熱氧化襯墊層。
主動區域(例如主動區域106)是具有半導體表面的區域，其被形成各種摻雜特徵並且被配置作為一或多個裝置(例如二極體、電晶體及/或其他合適裝置)的部件。主動區域106可包括類似於基板102的體半導體材料(例如：矽)的半導體材料，或不同的半導體材料(例如藉由磊晶成長在基板102上形成的矽鍺(SiGe)、碳化矽(Sic)或多種半導體材料(例如：交替的矽以及矽鍺層))以提升效能(例如應變效應以增加載子遷移率)。隔離區域104將主動區域106與其他主動區域(未顯示在第1A圖至第1C圖)分開。在一些實施例中，主動區域106是三維的，例如在基板102上方延伸的鰭式主動區域。鰭式主動區域可以藉由選擇性蝕刻以使隔離區域104凹陷，或藉由使用與基板102相同或不同的半導體來選擇性磊晶成長，或兩種方法之組合形成。
基板102(或半導體基板102)包括各種摻雜特徵(例如N型摻雜井、P型摻雜井、源極與汲極、其他摻雜特徵或上述之組合)，被配置以形成各種裝置部件或結構。舉例來說，基板102包括第一類型的摻雜井110。在N型場效電晶體(nFET)中，摻雜井110是P井(即使用P型摻雜物作摻雜)。在摻雜井110中的摻雜物(例如硼)可以藉由離子佈植或其他合適技術引入至基板102中。摻雜井110可以藉由一程序形成，其包括首先在基板102上形成具有開口的圖案化光罩，其中開口定義摻雜井110 的區域；然後接著使用圖案化光罩作為佈植光罩來執行離子佈植以引入摻雜物至基板102。圖案化光罩可以是藉由微影製程來形成的圖案化的光阻層，或藉由微影製程以及蝕刻製程來形成的圖案化硬光罩。在此實施例中，摻雜井110在俯視圖中包圍主動區域106(如第1A圖所示)，以確保使用第一類型摻雜物完全摻雜主動區域106。
半導體結構100更包括具有X方向上的長度以及Y方向上的寬度的閘極堆疊114。注意Y方向與X方向正交，並且X方向以及Y方向定義了基板102的上表面。上表面具有沿著Z方向的法線方向，其與X方向以及Y方向兩者正交。在一些實施例中，閘極堆疊114覆蓋主動區域106的一部份，但不延伸至任何其他主動區域。如第1A圖的俯視圖所示，閘極堆疊的四個角落延伸超過主動區106進入至隔離區域104。
如第1B圖以及第1C圖所示，閘極堆疊114包括閘極介電層116以及在其上的閘極電極120。閘極介電層116包括介電材料，例如氧化矽或high-k材料(例如金屬氧化物、金屬氮化物或金屬氮氧化物)。在一些實施例中，high-k介電材料包括藉由合適方法(例如金屬有機化學氣相沉積(MOCVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或分子束磊晶(MBE))形成的金屬氧化物，例如二氧化鋯(ZrO2)、氧化鋁(Al2O3)、二氧化鉿(HfO2)。閘極介電層116可更包括在基板102與high-k介電材料之間的界面層。在一些實施例中，界面層包括藉由原子層沉積、熱氧化或紫外光-臭氧(ultraviolet-ozone)氧化形成的氧化矽。閘極介電層116的厚度被調整以優化裝置效能。舉例來說， 高電壓應用可能需要相對厚的閘極介電層116，但厚度可能會增加雜訊。因此，如下面所述，其他實施例的閘極堆疊114被設計以最小化雜訊問題，同時保持用於高電壓應用的半導體結構100的可行性。
閘極電極120包括金屬，例如鋁、銅、鎢、金屬矽化物、金屬合金、摻雜多晶矽、其他合適導電材料或上述之組合。閘極電極120可包括多個導電薄膜，例如其被設計有覆蓋層、功函數金屬層、阻擋層以及填充金屬層(例如鋁或鎢)。複數導電薄膜被設計用於與N型場效電晶體(nFET)(或P型場效電晶體(pFET))的功函數匹配。在一些實施例中，用於N型場效電晶體的閘極電極120包括功函數金屬，其組成被設計具有與4.2電子伏特(eV)相等或更小的功函數。在其他實施例中，用於P型場效電晶體的閘極電極包括功函數金屬，其組成被設計具有與5.2電子伏特(eV)相等或更大的功函數。舉例來說，用於N型場效電晶體的功函數金屬層包括鉭、鈦、鋁、氮化鈦鋁或上述之組合。在其他實施例中，用於P型場效電晶體的功函數金屬層包括氮化鈦、氮化鉭或上述之組合。
閘極堆疊114可以藉由遵從適當程序的各種沉積技術形成，例如後閘極(gate-last)製程，其先形成假性閘極(dummy gate)，接著在形成源極和汲極後，被替換成金屬閘極。或者，閘極堆疊114可以藉由後high-k(high-k-last)製程形成，其中閘極介電層116以及閘極電極120兩者在形成源極和汲極後，被分別地替換成high-k介電材料以及金屬。閘極堆疊114可更包括在其側壁上的間隔物122(閘極間隔物)。在一些實施例中，間隔物 122被認為附著在閘極堆疊114上，並且將閘極堆疊114與其他結構(例如隔離區域104)分開。間隔物122包括氧化矽、氮化矽、氮氧化矽、其他合適介電材料或上述之組合。間隔物122可以具有多層結構，並且可以藉由沉積介電材料並接著非等向性蝕刻(例如電漿蝕刻)來形成。根據一些實施例，下面進一步描述示例之閘極堆疊114及其製造方法。
半導體結構100包括定義在主動區域106上並且在閘極堆疊114下面的通道區域124。通道區域124可以藉由離子佈植來調整合適的閥值電壓或其他參數。根據應用以及裝置規格，通道區域124具有與摻雜井110相同類型的摻雜物，但具有更高的濃度。在此實施例的N型場效電晶體中，通道區域124被摻雜有P型摻雜物。
半導體結構100更包括位於閘極堆疊114之相對側的主動區域106上所形成之源極126和汲極128。一個N型摻雜區域作為源極126(或源極特徵)，並且另一個N型摻雜區域作為汲極128(或汲極特徵)。對於N型場效電晶體，源極126以及汲極128被摻雜具有N型雜質，例如磷。源極126以及汲極128可以藉由離子佈植及/或擴散形成。其他製程步驟可被進一步包括以形成源極126以及汲極128。舉例來說，快速熱退火(RTA)製程可被用以活化佈植的摻雜物。源極126以及汲極128可藉由多步驟佈植(multi-step implantation)形成具有不同的摻雜分布(Profile)。舉例來說，可以包括額外的摻雜特徵，例如輕摻雜汲極或雙擴散汲極。並且，源極126以及汲極128可具有不同結構，例如凸起、凹陷或應變。舉例來說，如果主動區域106是 鰭式主動區域，源極126以及汲極128的形成可包括：蝕刻製程以凹陷源極區域以及汲極區域；磊晶成長製程以形成具有原位(in-situ)摻雜之磊晶的源極以及汲極；以及用以活化的退火製程。通道區域124被插入在源極126與汲極128之間。
雖然第1A圖至第1C圖顯示源極126以及汲極128被有些對稱地被配置在通道區域124的兩側，但在一些實施例中的源極126以及汲極128被不對稱地配置(例如：用於一些高電壓應用)。汲極128(在場應用期間被施加高電壓)可以與閘極堆疊114間隔更遠，因此高電壓能夠被分布在閘極與汲極128之間的區域，以減少高電壓對裝置的損壞。如第1A圖所示，源極126可被配置更接近閘極堆疊114，使得源極126的邊緣與閘極堆疊114的邊緣對齊。源極126以及汲極128的形成可包括形成圖案化光罩，以定義源極區域以及汲極區域，並且佈植或磊晶成長以形成源極126以及汲極128。源極126在其上表面上可更包括矽化物以減少接觸電阻。舉例來說，在源極126上的矽化物可藉由自我對準矽化物製程來形成，自我對準矽化物製程更包括在源極上沉積金屬(例如鎳、鈷、鈦或其他合適金屬)；退火使金屬與源極126的矽反應以形成金屬矽化物：以及蝕刻以移除未反應的金屬。
在一些實施例中，源極126以及汲極128被磊晶地成長。為了具有提升載子遷移率以及裝置效能的應變效應，磊晶的源極以及汲極可以藉由選擇性磊晶成長形成。源極126以及汲極128藉由一或多種磊晶成長製程形成，其中矽(Si)特徵、矽鍺(SiGe)特徵、碳化矽(Sic)特徵及/或其他合適半導體特徵在結 晶狀態中被形成在源極以及汲極區域(例如藉由圖案化硬光罩定義的區域)內的主動區域106上。在另一實施例中，在磊晶成長製程之前，對源極以及汲極區域內的主動區域106的凹陷部分施加蝕刻製程。蝕刻製程亦可移除配置在源極/汲極區域上的任何介電材料，例如在形成閘極側壁特徵期間中形成的介電材料。合適的磊晶製程包括化學氣相沉積技術(例如：氣相磊晶(VPE)及/或超高真空化學氣相沉積(UHV-CVD))、分子束磊晶及/或其他合適製程。源極126以及汲極128可在磊晶製程期間藉由引入摻雜物被原位摻雜，摻雜物包括：N型摻雜物(例如磷或砷)或P型摻雜物(例如用於P型場效電晶體的硼或BF2)。如果源極126以及汲極128未被原位摻雜，則執行佈植製程(即接面佈植(junction implant)製程)以引入對應的摻雜物至源極126以及汲極128。在一些其他實施例中，凸起的源極以及汲極藉由磊晶成長使用多於一個半導體材料層來形成。舉例來說，矽鍺層被磊晶成長在源極以及汲極區域內的基板102上，並且矽層接著被磊晶成長在矽鍺層上。
半導體結構100更包括形成在各種摻雜區域上的接觸特徵，例如接觸墊130A以及130B。如第1A圖所示，兩個接觸墊130A被形成在源極126上，並且兩個接觸墊130B被形成在汲極128上。源極126以及汲極128可以使用任何合適數量的接觸特徵或接觸墊。用於閘極堆疊114的接觸墊(複數接觸墊)可以透過其他結構連線至閘極堆疊114，或直接配置在閘極堆疊114上(例如：當沒有足夠的空間在閘極堆疊114的外部形成其接觸墊時)。半導體結構100功能作為一個場效電晶體(在本實例中為 N型場效電晶體)。舉例來說，源極126、汲極128、通道區域124以及閘極堆疊114構成N型場效電晶體。
在習知場效電晶體中，通道具有顯著的垂直界面區域，其具有從側面延伸至通道中的隔離特徵。這是因為在Y方向的閘極堆疊的整個寬度橫向地延伸至隔離特徵中。因此，在場應用(field application)期間，通道中流動的電荷載子(電子或電洞)在界面中被捕捉(trap)和釋放(detrap)。載子遷移率的波動傾向於產生或增加電子雜訊，例如閃爍雜訊以及隨機電報(RTS)雜訊。在本揭露中，藉由對主動區域106、隔離區域104以及閘極堆疊114中之一或多者進行修改，以減少閘極堆疊114與隔離區域104之間的橫向重疊量，從而減少或消除這種雜訊。換句話說，藉由減少隔離區域104與覆蓋的閘極堆疊114之間的重疊區域，隔離區域104的邊緣會被移動以更遠離通道區域124。
如第1A圖所示，主動區域106被分成排列在X方向上的三個矩形部分：中間部分106A、左側部分106B以及右側部分106C，其中中間部分106A被夾在左側部分106B以及右側部分106C。中間部分106A在Y方向上比左側部分106B以及右側部分106C寬。因此，根據第1A圖的俯視圖來看，中間部分106A在Y方向上橫向地延伸超過閘極堆疊114。但是閘極堆疊114的四個角落部分(即角落部分114A、114B、114C以及114D)仍然橫向地延伸超過主動區域106進入隔離區域104。角落部分114A至114D進入至隔離區域104的原因是為了預防任何漏電流繞過源極126與汲極128之間的閘極堆疊114。換句話說，如果整個 閘極堆疊114橫向地留在具有額外主動空間的主動區域106內，因為漏電流可能在閘極堆疊114外的源極與汲極之間流動，所以閘極堆疊114可能無法有效地控制通道區域124。閘極堆疊114的兩個邊緣部分(即被夾在教落部分114A與114B之間的邊緣部分114E，以及被夾在教落部分114C與114D之間的邊緣部分114F)不會橫向地進入隔離區域104。從俯視圖來看，主動區域106的邊緣與閘極堆疊114的邊緣橫向地“交叉(intersect)”(雖然它們具有不同的垂直位置，如第1B圖以及第1C圖所示)。
在一些實施例中，一或多個摻雜特徵117可被形成在中間部分106A的邊緣，以進一步減少操作雜訊。摻雜特徵117的每一者使用與通道區域124相同的摻雜物類型，但是具有較高(例如：高20倍)的摻雜濃度。較高的摻雜濃度改變了通道區域124與隔離區域104的邊緣之間的界面動態，從而有效地減少隔離區域104在通道區域124中的電流傳導的影響。這樣的配置減少了由隔離區域104的邊緣與通道區域124的上面部分(發生最多電流傳導)之間所產生的雜訊。
在一些實施例中，摻雜特徵117的每一者可以包括具有各種摻雜濃度的複數特徵。舉例來說，如第1B圖所示，摻雜特徵117的每一者包括低密度摻雜(LDD)特徵118以及高密度摻雜(HDD)特徵119。在N型場效電晶體中，低密度摻雜特徵以及高密度摻雜特徵可分別地被稱為NLDD特徵以及NHDD特徵。在P型場效電晶體中，低密度摻雜特徵以及高密度摻雜特徵可分別地被稱為PLDD特徵以及PHDD特徵。在一些實施例中，低 密度摻雜特徵118的摻雜濃度至少是閘極堆疊114下方的通道區域124的摻雜濃度的兩倍。高密度摻雜特徵119的摻雜濃度至少是低密度摻雜特徵118的摻雜濃度的十倍。低密度摻雜特徵118被配置在間隔物122下方，以將閘極堆疊114的邊緣部分(邊緣部分114E或114F)與隔離區域104分開。高密度摻雜特徵119被配置以進一步將低密度摻雜特徵118以及間隔物122與隔離區域104分開。在一些實施例中，低密度摻雜特徵118比高密度摻雜特徵119更淺。低密度摻雜特徵118以及高密度摻雜特徵119一起有效地阻擋隔離區域104的邊緣對在通道區域124的上面部分的電流傳導的影響。
第1D圖是具有額外尺寸標記的第1A圖的簡化示意圖。假定閘極堆疊114具有在X方向的長度L1以及在Y方向的寬度W1(不包括間隔物122的厚度)。假定主動區域106A的中間部分具有在X方向的長度L2以及在Y方向的寬度W2。假定角落部分114A以及114B分別地具有在X方向的長度c1以及c2。如第1D圖所示，長度L1大於長度L2(L1=L2+c1+c2)，並且長度L1小於寬度W2。為了最小化隔離區域104與閘極堆疊114之間的重疊區域，同時保持四個角落部分114A至114D橫向地在隔離區域104，長度L2可以盡可能地接近長度L1。在一些實施例中，長度L2不小於長度L1的95%。換句話說，角落部分114A以及114B的總長度(c1+c2)僅不超過閘極堆疊長度(長度L1)的5%。然而，在另一實施例中，長度L2可以比長度L1短(例如：長度L1的5%至50%之間)。
如第1D圖所示，中間部分106A在Y方向上橫向地延 伸超過閘極堆疊114第一距離(a)，並且四個角落部分114A至114D在Y方向上橫向地延伸超過左側部分106B和右側部分106C第二距離(b)。在一些實施例中，第一距離與第二距離大致相等(即a=b)。換句話說，在X方向上延伸的閘極堆疊114的邊緣在Y方向上被配置在中間部分106A的邊緣與左側部分106B和右側部分106C的邊緣之間的大致中點處。
源極126以及汲極128被通道區域124分開，通道區域124在Y方向上具有通道寬度(其可以與寬度W1大致相同)，並且在X方向上具有通道長度(即長度L3，當源極126或汲極128不與閘極堆疊114的邊緣對齊時，長度L3與長度L1不同)。因此，在Y方向的通道寬度可以小於寬度W2(即中間部分106A橫向地凸出或伸出通道區域124)。
雖然主動區域106以及閘極堆疊114在本揭露中顯示為具有直線邊緣的規則形狀，但本揭露涵蓋具有多邊形或曲線的其他合適形狀。舉例來說，角落部分114A至114D可以具有圓角或直角。第1D圖顯示角落部分114A至114D具有90度的通常角度(表示為角度“M”)，但此角度可具有另一個值。主動區域106在其中間部分106A與左側部分106B和右側部分106C之間的接合處可以具有或不具有法線角度(normal angle)(表示為角度“N”)。根據主動區域106以及閘極堆疊114的形狀，本揭露測量各種尺寸的方法可以相應的改變。
本揭露的各種場效電晶體結構可以具有任何合適的尺寸或大小。在一些實施例中，當用於類比以及射頻(RF)應用時，場效電晶體可具有相對較大的尺寸(例如：至少數百奈米 的寬度或長度)。舉例來說，在第1D圖中顯示的第一距離(a)、第二距離(b)、長度c1以及c2可以各自在0.03至0.3微米(μm)的範圍內。根據設計，第一距離(a)、第二距離(b)、長度c1以及c2的每一者可以相同或彼此不同。在一些實施例中，長度L2是0.3微米或更長(例如：0.3至1微米)。
第2圖是具有場效電晶體之積體電路裝置的製造方法200之流程圖。製造方法200結合第3A圖至3E圖描述，第3A圖至3E圖與第1B圖的剖面圖相同，但顯示在第1B圖中的半導體結構100之前的半導體結構100的中間階段。在操作210中，提供半導體結構，其包括基板102、在基板102上的隔離特徵104A與104B以及主動區域106，如第3A圖所示。隔離特徵104A以及104B至少部分地圍繞且定義主動區域106。隔離區域104A以及104B的形成可包括藉由微影製程形成圖案化光罩；透過圖案化光罩的開口蝕刻基板102以形成溝槽；使用一或多種介電材料填滿溝槽；以及執行化學機械研磨製程。在一些實施例中，主動區域106可以是三維的，例如鰭式主動區域。在此情況中，操作210可更包括選擇性蝕刻以凹陷隔離特徵104A以及104B，或使用一或多種半導體材料對主動區域執行選擇性磊晶成長。
在操作220中，形成閘極堆疊114在主動區域106上。如第3B圖所示，閘極堆疊114在此階段包括閘極介電層116以及形成在閘極介電層116上的閘極電極120。閘極介電層116可包括氧化矽、high-k介電材料、其他合適介電材料或上述之組合。閘極電極120包括任何合適導電材料，例如摻雜多晶矽、金屬、 金屬合金或金屬矽化物。閘極堆疊114的形成可以包括後閘極製程、後high-k製程或其他合適製程。
在操作230中，形成兩個低密度摻雜特徵118在主動區域106的中間部分106A中，如第3C圖所示。低密度摻雜特徵118的每一者被配置在閘極介電層116的邊緣部分(邊緣部分114E或114F)，並且將閘極介電層116與隔離區域104分開。低密度摻雜特徵118在閘極堆疊114兩側的分布(Profile)可以是對稱或不對稱的。在一些實施例中，閘極堆疊114僅有一側具有低密度摻雜特徵。低密度摻雜特徵118可以使用任何合適技術形成，例如離子佈植。低密度摻雜特徵118具有與通道區域124相同的摻雜物類型，但摻雜濃度至少是通道區域124的摻雜濃度的兩倍。在一些實施例中，通道區域124可具有1*1013至5*1013(單位是每平方釐米)之間的摻雜濃度，而低密度摻雜特徵118可具有6*1013至9*1013之間的摻雜濃度。在一些實施例中，為了確保在所需的區域中以所需的摻雜濃度完整摻雜低密度摻雜特徵118，以俯視來看摻雜區域可被設計相對較大(因為摻雜區域的邊緣的摻雜較淺)。
在操作240中，形成間隔物122在閘極堆疊的側壁上，而間隔物122直接位在低密度摻雜特徵上方，如第3D圖所示。根據間隔物122的厚度，間隔物122可能(或不能)橫向地進入至隔離特徵104A以及104B。在第3D圖顯示的實施例中，間隔物122的一部分附著在閘極堆疊114的中間邊緣部分(邊緣部分114E以及114F)，閘極堆疊114的中間邊緣部分對應中間部分106A，因此間隔物122的這部分不會橫向地延伸進入隔離區域 104。另外，較厚的間隔物122可以橫向地延伸進入隔離區域104。間隔物122包括一或多種介電材料，例如氧化矽或氮化矽。須注意的是，雖然低密度摻雜特徵118在間隔物122形成之前被形成，但在一些實施例中的低密度摻雜特徵118可以在形成間隔物122之後被形成(例如：使用傾斜角佈植以延伸在間隔物122下方)。
在操作250中，形成兩個高密度摻雜特徵119，如第3E圖所示。高密度摻雜特徵119將低密度摻雜特徵118以及間隔物122與隔離區域104分開。高密度摻雜特徵119在閘極堆疊114兩側的分布(profile)可以是對稱或不對稱的。高密度摻雜特徵119可以使用任何合適技術或製程來形成。須注意的是，因為在形成間隔物122之前形成高密度摻雜特徵119，而在形成間隔物122之後形成高密度摻雜特徵119，所以低密度摻雜特徵118以及高密度摻雜特徵119使用個別的離子佈植製程被形成。高密度摻雜特徵119的摻雜濃度至少是低密度摻雜特徵118的摻雜濃度的十倍。在一些實施例中，低密度摻雜特徵118可具有6*1013至9*1013之間的摻雜濃度，並且高密度摻雜特徵119可具有不小於1*1015的摻雜濃度。低密度摻雜特徵118以及高密度摻雜特徵119的摻雜物類型相同，但摻雜材料可以相同或不相同。須注意的是，通道區域124、低密度摻雜特徵118以及高密度摻雜特徵119使用相同的摻雜物類型(與源極126以及汲極128的摻雜物類型相反)。在一些實施例中，為了確保在所需的區域中以所需的摻雜濃度完整摻雜高密度摻雜特徵119，以俯視來看摻雜區域可以相對較大(因為摻雜區域的邊緣的摻雜較 淺)，甚至可能進入至低密度摻雜特徵118以及隔離區域104(如第1A圖以及第3E圖所示)。當高密度摻雜特徵119被摻雜在低密度摻雜特徵118的上方時，其將低密度摻雜特徵118轉換成高密度摻雜特徵119。須注意的是，因為各種原因，摻雜特徵內的摻雜濃度可能不均勻，在本揭露的這種情況下，可以使用可行的方法來測量摻雜濃度。
製造方法200可以包括額外操作在上述操作的之前、之間或之後。舉例來說，製造方法200可包括在主動區域106中形成源極126以及汲極128的操作，其中源極126以及汲極128被閘極堆疊114下面的通道區域124插入。源極126以及汲極128可以在X方向上不對稱地被配置在閘極堆疊114的相對側上，其中汲極128與閘極堆疊114間隔得更遠，而源極126與閘極堆疊114的邊緣對齊。源極126以及汲極128的形成發生在形成間隔物122之後，但可以在形成高密度摻雜特徵119之前或之後形成，因為它們處理半導體結構100的不同橫向區域。製造方法200可以在形成功能積體電路裝置之前繼續形成其他結構，例如接觸墊130A以及130B。
第3E圖顯示形成在閘極堆疊114(在Y方向上)的兩側上的高密度摻雜特徵119。如第4圖的另一實施例所示，低密度摻雜特徵118形成在閘極堆疊114的兩側上，而沒有形成高密度摻雜特徵119。在此情況下，低密度摻雜特徵118可以相對較寬，使其覆蓋閘極堆疊114與隔離區域104之間的整個距離。這樣的配置有效地阻擋隔離特徵104A以及104B與通道區域124的上面部分(發生大部分的電流傳導)。
如第5圖的另一實施例所示，低密度摻雜特徵118形成在閘極堆疊114的兩側上，但高密度摻雜特徵119僅形成在閘極堆疊114的一側上。當閘極堆疊114(在Y方向上)的兩側具有不同的可用空間或不同的電路部件時，可以使用這種不對稱設計。在此情況下，閘極堆疊114的一側(沒有高密度摻雜特徵119)具有相對較寬的低密度摻雜特徵118，而閘極堆疊114的另一側(有高密度摻雜特徵119)具有相對較窄的低密度摻雜特徵118。
將隔離特徵104A以及104B移動遠離操作通道具有各種益處。在通道區域124中的電流的載子(在N型場效電晶體中的電子或在P型場效電晶體中的電洞)不太會被捕捉和釋放，如果載子被捕捉和釋放會產生雜訊，例如隨機電報雜訊以及閃爍雜訊。在N型場效電晶體的主動延伸區域中使用P型摻雜物進一步最小化淺溝槽隔離角落效應，並且避免裝置擊穿(punch-through)。另外，由於本揭露使用的技術，閘極介電層116可以相對較厚，而不會引起顯著的雜訊，此適用於高電壓應用。閘極介電層116亦可相對較薄，在此情況下可以避免較厚的閘極介電層引起的閘極堆疊114與通道區域124之間的界面的應力以及缺陷。
隔離區域(例如：淺溝槽隔離特徵)的邊緣是產生隨機電報雜訊以及閃爍雜訊的主要來源之一。根據本揭露實施例，本揭露提供具有減少通道區域與隔離區域之間的重疊區域的場效電晶體。藉由使用本揭露的場效電晶體結構，隔離區域的邊緣被移動更遠離電流傳導的通道，從而移除或減少雜訊(例如閃爍雜訊以及隨機電報雜訊)。這種電晶體可被用於輸入/ 輸出(I/O)裝置、高電壓應用、射頻(RF)應用、類比電路以及其他通用應用，同時大幅地降低雜訊並且保持高電壓效能。另外，本揭露的結構以及方法可以適用具有較小特徵尺寸的先進技術(例如7奈米的先進技術)。
根據一些實施例，本揭露提供一種積體電路裝置。此積體電路裝置包括半導體基板、配置在半導體基板上的隔離區域以及主動區域、配置在主動區域上的閘極堆疊以及配置在主動區域中，並且在第一方向上被插入閘極堆疊的源極以及汲極。主動區域至少部分地被隔離區域所圍繞。主動區域的中間部分在第二方向上橫向地延伸超過閘極堆疊，第二方向與第一方向正交。在一個實施例中，閘極堆疊在第一方向上具有第一長度，並且主動區域的中間部分在第一方向上具有第二長度。第一長度大於第二長度，使得閘極堆疊的四個角落部分橫向地延伸超過主動區域而進入隔離區域。在一個實施例中，第二長度不小於第一長度的95%。在一個實施例中，主動區域的中間部分在第二方向上橫向地延伸超過閘極堆疊第一距離，並且閘極堆疊的四個角落部分在第二方向上橫向地延伸超過主動區域第二距離。第一距離與第二距離大致相等。在一個實施例中，源極以及汲極藉由通道區域被分開，通道區域在第一方向有一通道長度，並且在第二方向有一通道寬度。通道寬度小於主動區域的中間部分在第二方向上的寬度。在一個實施例中，此積體電路裝置更包括被配置在閘極堆疊的側壁上的間隔物。間隔物的一部分附著在閘極堆疊的邊緣部分，邊緣部分對應主動區域的中間部分。間隔物的部分在第二方向上不橫向地 延伸進入隔離區域。在一個實施例中，此積體電路裝置更包括沿著第一方向延伸並被配置在閘極堆疊的側壁上的間隔物部分。間隔物部分在側壁的整個長度上橫向地延伸超過主動區域進入隔離區域。在一個實施例中，主動區域的中間部分包括低密度摻雜特徵，低密度摻雜被配置鄰近閘極堆疊的邊緣部分。低密度摻雜特徵將閘極堆疊的邊緣部分與隔離區域分開。在一個實施例中，主動區域的中間部分更包括高密度摻雜特徵，高密度摻雜特徵將低密度摻雜特徵與隔離區域分開。在一個實施例中，源極以及汲極包括第一類型摻雜物，並且源極以及汲極被通道區域分開。通道區域、低密度摻雜特徵以及高密度摻雜特徵分別包括具有第一摻雜濃度、第二摻雜濃度以及第三摻雜濃度的第二類型摻雜物。第二摻雜濃度至少是第一摻雜濃度的兩倍，但不超過第三摻雜濃度的十分之一。
根據其他實施例，本揭露提供一種積體電路裝置。此積體電路裝置包括一半導體基板、配置在半導體基板上的隔離特徵以及配置在半導體基板上的場效電晶體。場效電晶體包括鄰近隔離特徵的通道區域、被通道區域分開的源極以及汲極、在通道區域上的閘極堆疊以及配置在通道區域上，並且鄰近閘極堆疊的邊緣部分的低密度摻雜特徵。低密度摻雜特徵將閘極堆疊的邊緣部分與隔離特徵分開。在一個實施例中，閘極堆疊的邊緣部分被配置在閘極堆疊的兩個角落部分之間。低密度摻雜特徵不會將閘極堆疊的兩個角落部分與隔離特徵分開。閘極堆疊的兩個角落部分橫向地延伸進入隔離特徵。在一個實施例中，閘極堆疊包括直接配置在低密度摻雜特徵上的間 隔物。在一個實施例中，源極以及汲極包括第一類型摻雜物，通道區域以及低密度摻雜特徵包括不同或相反於第一類型摻雜物的第二類型摻雜物，其中低密度摻雜特徵的摻雜濃度至少是通道區域的摻雜濃度的兩倍。在一個實施例中，此積體電路裝置更包括高密度摻雜特徵，被配置在通道區域上，並且將低密度摻雜特徵與隔離特徵分開，其中高密度摻雜特徵包括第二類型摻雜物，高密度摻雜特徵的摻雜濃度至少是低密度摻雜特徵的摻雜濃度的十倍。
根據其他實施例，本揭露提供一種積體電路裝置製造方法。此方法包括提供半導體結構，半導體結構包括基板、在基板上的隔離區域以及至少部分地被隔離區域所圍繞的主動區域。此方法更包括在主動區域上形成閘極堆疊，閘極堆疊包括閘極介電層以及配置在閘極介電層上的閘極電極層。此方法更包括形成低密度摻雜特徵，其將閘極介電層的邊緣部分與隔離區域分開，並且在閘極堆疊的側壁上形成間隔物，間隔物直接在低密度摻雜特徵上方。在一個實施例中，閘極介電層的邊緣部分在閘極介電層的兩個角落部分之間。低密度摻雜特徵不會將閘極介電層的兩個角落部分與隔離特徵分開。閘極介電層的兩個角落部分橫向地延伸進入隔離特徵。在一個實施例中，此方法更包括形成高密度摻雜特徵，並且高密度摻雜特徵將低密度摻雜特徵以及間隔物與隔離特徵分開。在一個實施例中，低密度摻雜特徵以及高密度摻雜特徵被形成在閘極堆疊的第一側。此方法更包括形成第二低密度摻雜特徵在閘極堆疊的第二側，但不具有額外的高密度摻雜特徵在閘極堆疊的第二 側，閘極堆疊的第二側與閘極堆疊的第一側相反。在一個實施例中，低密度摻雜特徵以及高密度摻雜特徵使用個別的離子佈植製程所形成。低密度摻雜特徵的摻雜濃度至少是閘極堆疊下方的通道區域的摻雜濃度的兩倍，並且高密度摻雜特徵的摻雜濃度至少是低密度摻雜特徵的摻雜濃度的十倍。
前述內文概述了許多實施例的特徵。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

Claims (1)

  1. 一種積體電路裝置，包括：一半導體基板；一隔離區域以及一主動區域，被配置在上述半導體基板上，其中上述主動區域至少部分地被上述隔離區域所圍繞；一閘極堆疊，被配置在上述主動區域上；以及一源極以及一汲極，被配置在上述主動區域中，並且上述閘極堆疊係在一第一方向上插入於上述源極以及上述汲極之間；其中上述主動區域的一中間部分在一第二方向上橫向地延伸超過上述閘極堆疊，上述第二方向與上述第一方向正交。
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