TW201929152A - 半導體裝置 - Google Patents

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Abstract

本發明提供一種新穎的半導體裝置。根據工作溫度調節具有閘極和背閘極的電晶體的背閘極電壓。利用溫度檢測電路測取工作溫度。溫度檢測電路將溫度資訊以數位信號輸出。該數位信號被輸入到電壓控制電路。電壓控制電路輸出對應於該數位信號的第一電壓。背閘極電壓由對基準電壓加上第一電壓的電壓決定。

Description

半導體裝置
本發明的一個實施方式係關於一種半導體裝置。
此外，本發明的一個實施方式係關於一種物體、方法或製造方法。或者，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或組合物(composition of matter)。本發明的一個實施方式係關於一種其驅動方法或其製造方法。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。記憶體裝置、顯示裝置、電光裝置、蓄電裝置、半導體電路以及電子裝置有時包括半導體裝置。
作為可以用於電晶體的半導體薄膜，矽類半導體材料被廣泛地周知，而作為其他材料，氧化物半導體(OS: Oxide Semiconductor)受到關注。作為氧化物半導體，例如，已知除了如氧化銦、氧化鋅等單元金屬氧化物之外還有多元金屬氧化物。在多元金屬氧化物中，尤其是有關In-Ga-Zn氧化物(以下也稱為IGZO)的研究尤為火熱。
藉由對IGZO的研究，在氧化物半導體中，發現了既不是單晶也不是非晶的CAAC(c-axis aligned crystalline：c軸配向結晶)結構及nc(nanocrystalline：奈米晶)結構(參照非專利文獻1至非專利文獻3)。非專利文獻1及非專利文獻2中公開了一種使用具有CAAC結構的氧化物半導體製造電晶體的技術。非專利文獻4及非專利文獻5中公開了一種比CAAC結構及nc結構的結晶性更低的氧化物半導體中也具有微小的結晶。
將IGZO用於活性層的電晶體具有極低的關態電流(參照非專利文獻6)，已知有利用了該特性的LSI及顯示器(參照非專利文獻7及非專利文獻8)。
另外，已提出利用其通道形成區中包含氧化物半導體的電晶體(以下也稱為“OS電晶體”)的各種各樣的半導體裝置。
專利文獻1公開了將OS電晶體用於DRAM (Dynamic Random Access Memory：動態隨機存取記憶體)的例子。OS電晶體在關閉狀態(off-state)時的洩漏電流(關態電流(off-state current))極小，因此能夠製造更新頻率低且功耗小的DRAM。
另外，在專利文獻2中，公開了使用OS電晶體的非揮發性記憶體。這些非揮發性記憶體與快閃記憶體不同，對能夠進行改寫的次數沒有限制，所以可以更容易地實現高速的工作，而且功耗小。
在使用上述OS電晶體的記憶體中，藉由增高OS電晶體的臨界電壓可以減少關態電流，從而可以提高記憶體的資料保持特性。專利文獻2公開了如下例子：在OS電晶體中設置第二閘極來控制OS電晶體的臨界電壓，由此減少關態電流。
為了使上述記憶體長期間地保持資料，需要對OS電晶體的第二閘極不斷地施加規定的負電位。專利文獻2及專利文獻3公開了用來驅動OS電晶體的第二閘極的電路的結構實例。
[專利文獻1]日本專利申請公開第2013-168631號公報
[專利文獻2]日本專利申請公開第2012-069932號公報
[專利文獻3]日本專利申請公開第2012-146965號公報
[非專利文獻1]S. Yamazaki et al., “SID Symposium Digest of Technical Papers”, 2012, volume 43, issue 1, p.183-186
[非專利文獻2]S. Yamazaki et al., “Japanese Journal of Applied Physics”, 2014, volume 53, Number 4S, p.04ED18-1-04ED18-10
[非專利文獻3]S. Ito et al., “The Proceedings of AM-FPD’13 Digest of Technical Papers”, 2013, p.151-154
[非專利文獻4]S. Yamazaki et al., “ECS Journal of Solid State Science and Technology”, 2014, volume 3, issue 9, p.Q3012-Q3022
[非專利文獻5]S. Yamazaki, “ECS Transactions”,2014, volume 64, issue 10, p.155-164
[非專利文獻6]K. Kato et al., “Japanese Journal of Applied Physics”, 2012, volume 51, p.021201-1-021201-7
[非專利文獻7]S. Matsuda et al., “2015 Symposium on VLSI Technology Digest of Technical Papers”, 2015, p.T216-T217
[非專利文獻8]S. Amano et al., “SID Symposium Digest of Technical Papers”, 2010, volume 41, issue 1, p.626-629
本發明的一個實施方式的目的之一是提供一種通態電流高的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種工作速度快的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種能夠長期間地保持資料的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種功耗得到降低的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。
多個目的的記載不互相妨礙彼此的存在。本發明的一個實施方式並不一定必須實現所有上述目的。可從說明書、圖式、申請專利範圍等的記載自然得知上述以外的目的，且這些目的也可成為本發明的一個實施方式的目的。
本發明的一個實施方式是包括第一電路、第二電路、第三電路、第四電路和輸出端子的半導體裝置。第一電路具有向第二電路供給電壓的功能。第二電路具有向輸出端子供給第一電壓的功能以及保持輸出端子的電壓的功能。第三電路具有測得溫度資訊的功能以及將對應於溫度資訊的數位信號供給至第四電路的功能。第四電路具有輸出對應於數位信號的第二電壓的功能。輸出端子的電壓為第一電壓和第二電壓的合計電壓。
第四電路較佳為具有多個電容器。多個電容器分別與輸出端子電連接。另外，多個電容器較佳為分別具有不同的電容值。
根據本發明的一個實施方式，可以提供一種通態電流高的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種工作速度快的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種能夠長期間地保持資料的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種功耗小的半導體裝置。另外，藉由本發明的一個實施方式可以提供一種新穎的半導體裝置。
注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。本發明的一個實施方式並不需要具有所有上述效果。另外，說明書、圖式以及申請專利範圍等的記載中顯然存在上述效果以外的效果，可以從說明書、圖式以及申請專利範圍等的記載中衍生上述效果以外的效果。
將參照圖式對本發明的實施方式進行詳細的說明。注意，本發明不侷限於下面說明，所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面所示的實施方式及實施例所記載的內容中。
注意，在下面說明的發明結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略反復說明。此外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加元件符號。
注意，在本說明書所說明的各個圖式中，有時為了明確起見，誇大表示各組件的大小、層的厚度、區域。因此，本發明並不侷限於圖式中的尺寸。
另外，在本說明書中，有時將高電源電壓稱為“H位準”(也稱為“VDD”或“H電位”)、將低電源電壓稱為“L位準”(也稱為“GND”或“L電位”)。
另外，本說明書中的以下實施方式及實施例可以適當地組合。另外，當在一個實施方式中示出多個結構實例時，可以適當地組合這些結構實例。
在本說明書等中，金屬氧化物(metal oxide)是指廣義上的金屬的氧化物。金屬氧化物被分類為氧化物絕緣體、氧化物導電體(包括透明氧化物導電體)和氧化物半導體等。例如，在將金屬氧化物用於電晶體的半導體層的情況下，有時將該金屬氧化物稱為氧化物半導體。另外，可以將OS電晶體稱為包含金屬氧化物或氧化物半導體的電晶體。在本說明書等中，有時將包含氮的金屬氧化物也稱為金屬氧化物。
另外，除非特別敘述，本說明書等所示的電晶體為增強型(常關閉型)的n通道型場效應電晶體。由此，其臨界電壓(也稱為“Vth”)大於0V。
實施方式1
á半導體裝置100ñ
圖1A和圖1B是示出本發明的一個實施方式的半導體裝置100的結構實例的電路圖。半導體裝置100包括電壓產生電路110、電壓保持電路120、溫度檢測電路130及電壓控制電路140。電壓保持電路120與電壓控制電路140的節點被稱為節點ND。電壓保持電路120與電壓控制電路140藉由節點ND與輸出端子VOUT電連接。
另外，半導體裝置100藉由輸出端子VOUT與多個電晶體M11的第二閘極電連接。電晶體M11是包括第一閘極(也稱為“前閘極”或僅稱為“閘極”)和第二閘極(也稱為“背閘極”)的電晶體。第一閘極與第二閘極隔著半導體層具有彼此重疊的區域。第二閘極例如具有控制電晶體M11的臨界電壓的功能。
電晶體M11表示包含於記憶體裝置、像素裝置、運算裝置等中的各種各樣的電路所使用的電晶體。例如，表示NOR型或NAND型等的記憶體裝置中的電晶體。另外，例如，表示包含於液晶顯示裝置或EL顯示裝置等的顯示裝置中的電晶體。另外，例如，表示包含於CPU(Central Processing Unit：中央處理器)、GPU(Graphic Processing Unit：圖形處理器)或FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)等中的電晶體。
雖然圖1A和圖1B中示出三個電晶體M11，但是本發明的一個實施方式不侷限於此，半導體裝置100可以連接有更多的電晶體M11。
在此，對電晶體的電特性之一的Id-Vg特性的溫度依賴性進行說明。圖2A及圖2B示出電晶體的電特性之一的Id-Vg特性的一個例子。Id-Vg特性表示相對於閘極電壓(Vg)的變化的汲極電流(Id)的變化。圖2A及圖2B的橫軸以線性標度示出Vg。另外，圖2A及圖2B的縱軸以對數標度示出Id。
圖2A示出OS電晶體的Id-Vg特性。圖2B示出將矽用於其中形成通道的半導體層的電晶體(也稱為“Si電晶體”)的Id-Vg特性。圖2A及圖2B都為n通道型電晶體的Id-Vg特性。
如圖2A所示，OS電晶體即使在高溫下工作，關態電流也不易增加。OS電晶體隨著工作溫度的上升，Vth向負方向漂移，通態電流增加。如圖2B所示，Si電晶體隨著溫度的上升，關態電流增加。Si電晶體隨著溫度的上升，Vth向正方向漂移，通態電流下降。
因此，藉由作為電晶體M11使用OS電晶體，即使在高溫下工作也可以降低包括電晶體M11的半導體裝置整體的功耗。
另外，半導體裝置100具有對電晶體M11的第二閘極寫入電壓VBG，並保持該電壓的功能。例如，在作為電壓VBG被施加負電位的情況下，電晶體M11能夠在保持第二閘極的負電位的期間使Vth向正方向漂移。即便在高溫下的工作也可以保持高Vth。例如，在將電晶體M11用作記憶單元的選擇電晶體的情況下，可以長期間地保持被用作記憶體的電容器的電荷。
[電壓產生電路110]
圖3A和圖3B示出電壓產生電路110的電路結構實例。上述電路圖是降壓型電荷泵，輸入端子IN被輸入GND，從輸出端子OUT輸出VBG0。在此，作為一個例子，電荷泵電路的基本電路的級數為4級，但是本發明的一個實施方式不侷限於此，也可以構成具有任意級數的電荷泵電路。
圖3A所示的電壓產生電路110a包括電晶體M21至電晶體M24及電容器C21至電容器C24。
電晶體M21至電晶體M24在輸入端子IN與輸出端子OUT間串聯連接，以將各閘極和第一電極用作二極體的方式連接。電晶體M21至電晶體M24的閘極分別與電容器C21至電容器C24連接。
奇數級的電容器C21、電容器C23的第一電極被輸入CLK，偶數級的電容器C22、C24的第一電極被輸入CLKB。CLKB是使CLK的相位反轉的反轉時脈信號。
電壓生成電路110a具有對輸入到輸入端子IN的GND進行降壓，生成VBG0的功能。電壓生成電路110a能夠只藉由被供應CLK、CLKB生成負電位。
上述電晶體M21至電晶體M24可以使用OS電晶體形成。藉由使用OS電晶體，可以降低二極體連接的電晶體M21至電晶體M24的反向電流，所以是較佳的。
圖3B所示的電壓生成電路110b由作為p通道型電晶體的電晶體M31至電晶體M34構成。其他組件參照電壓生成電路110a的說明。
電壓產生電路110不光可以使用降壓型電荷泵，還可以使用升壓型電荷泵。另外，電壓產生電路110可以使用降壓型電荷泵和升壓型電荷泵的兩者。
[電壓保持電路120]
電壓保持電路120包括電晶體M12(參照圖1A)。電晶體M12的第一端子(源極和汲極中的一方)與電壓產生電路110電連接，電晶體M12的第二端子(源極和汲極中的另一方)與節點ND電連接。
電壓保持電路120具有藉由使電晶體M12變為導通狀態來將電壓產生電路110生成的電壓VBG0供給至節點ND的功能。當電晶體M12的臨界電壓被設定為Vth1而使電晶體M12變為導通狀態時，電晶體M12的閘極較佳為被施加VBG0+Vth1以上的電壓。另外，電壓保持電路120具有使電晶體M12變為截止狀態並保持節點ND的電壓的功能。
當作為電壓VBG0供給負電位時，作為電晶體M12可以使用具有第一閘極及第二閘極的電晶體並使第一閘極及第二閘極與第二端子電連接(參照圖4A)。此時，電晶體M12具有二極體的功能。另外，當將從電晶體M12輸出的電壓記作電壓VBG1時，成立如下關係VBG1= VBG0+Vth1。藉由將電晶體M12的第一端子設定為GND可以保持寫入節點ND的負電位。
在圖4A所示的電晶體M12中，藉由在對節點ND供給負電位之後使第一端子為GND，Vg變為0V。因此，較佳為Vg為0V時的Id(也稱為“截止電流(cutoff current)”)小。藉由使截止電流充分小，可以長時間地保持寫入節點ND的負電位。
電晶體M12的通道長度較佳為大於電晶體M11的通道長度。例如，在電晶體M11的通道長度小於1mm的情況下，電晶體M12的通道長度為1mm以上，更佳為3mm以上，進一步較佳為5mm以上，更進一步較佳為10mm以上。藉由延長電晶體M12的通道長度，電晶體M12不受到短通道效果的影響，可以抑制截止電流。此外，可以提高電晶體M12的源極與汲極之間的耐壓。當電晶體M12的源極與汲極之間的耐壓高時，可以使生成高電壓的電壓生成電路110與電晶體M11的連接變得容易。
作為電晶體M12，較佳為使用OS電晶體或在通道形成區使用寬能帶間隙半導體的電晶體。OS電晶體或使用寬能帶間隙半導體的電晶體的截止電流小，源極與汲極之間的耐壓高。注意，在本說明書中，寬能帶間隙半導體是指能帶間隙為2.2eV以上的半導體。例如，可以舉出碳化矽、氮化鎵、鑽石等。
電晶體M12被要求具有小於電晶體M11的截止電流。另一方面，電晶體M11被要求具有大於電晶體M12的通態電流。如此，在將所要求的性質不同的電晶體形成於同一基板上的情況下，使用不同的半導體形成各電晶體。電晶體M12較佳為將其能帶間隙大於電晶體M11的半導體用於通道形成區。此外，電晶體M11較佳為將其電子移動率高於電晶體M12高的半導體用於通道形成區。
此外，電壓保持電路120可以由串聯連接的多個電晶體M12構成(參照圖4B及圖4C)。
[溫度檢測電路130]
溫度檢測電路130包括溫度感測器131和類比-數位轉換電路(也稱為“ADC”)132(參照圖5)。
溫度感測器131具有感測出半導體裝置100的溫度並輸出對應於溫度的類比信號VA的功能。作為溫度感測器131，例如可以使用鉑、鎳或銅等測溫電阻體、熱敏電阻器(thermistor)、熱電偶(thermocouple)、IC溫度感測器等。
類比-數位轉換電路132具有將類比信號VA轉換為n位元(n為1以上的整數)的數位信號VD的功能。數位信號VD由溫度檢測電路130輸出並被供給至電壓控制電路140。
藉由將溫度檢測電路130測出的類比信號的溫度資訊轉換為數位信號而輸出，可以減少因佈線電阻及寄生電容引起的信號衰減、雜訊的影響。因此，即使將溫度檢測電路130設置在遠離電壓控制電路140的位置，也可以將溫度資訊準確地傳遞給電壓控制電路140。
[電壓控制電路140]
如參照圖2A說明的那樣，OS電晶體越是在低溫的情況下Vth越向正方向漂移，通態電流下降。其結果，電路的工作速度下降。另外，溫度越高Vth越向負方向漂移，截止電流增大。這是導致電路能夠工作的溫度範圍變窄的主要原因。藉由利用電壓控制電路140對節點ND施加對應於工作溫度的校正電壓，可以對半導體裝置100的輸出端子VOUT輸出的電壓進行校正，由此可以擴大與輸出端子VOUT電連接的電路能夠工作的溫度範圍。
電壓控制電路140包括邏輯電路145及電壓產生電路146(參照圖1B)。邏輯電路145具有將由溫度檢測電路130供給的數位信號(溫度資訊)供給至電壓產生電路146的功能。例如，將由溫度檢測電路130供給的串列信號轉換為並行信號並供給至電壓產生電路146。另外，具有將由溫度檢測電路130供給的n位元的數位信號轉換為m位元(m為1以上的整數)的數位信號並供給至電壓產生電路146的功能。
電壓產生電路146具有將由邏輯電路145供給的m位元的數位信號轉換為2m 等級的電壓並輸出的功能。圖1B示出m為4時的例子。圖1B中電壓產生電路146包括緩衝器BF1、緩衝器BF2、緩衝器BF3、緩衝器BF4、電容器C1、電容器C2、電容器C4及電容器C8。
邏輯電路145輸出的4位元的數位信號被供給至緩衝器BF1至緩衝器BF4的輸入。明確地說，4位元的數位信號第一位的資訊被輸入緩衝器BF1，第二位元的資訊被輸入緩衝器BF2，第三位元的資訊被輸入緩衝器BF3，第四位元的資訊被輸入緩衝器BF4。
電容器C1的一個電極與緩衝器BF1的輸出電連接，另一個電極與輸出端子OUT電連接。電容器C2的一個電極與緩衝器BF2的輸出電連接，另一個電極與輸出端子OUT電連接。電容器C4的一個電極與緩衝器BF3的輸出電連接，另一個電極與輸出端子OUT電連接。電容器C8的一個電極與緩衝器BF4的輸出電連接，另一個電極與輸出端子OUT電連接。
將電壓控制電路140的輸出端子OUT輸出的電壓稱為“電壓VBias”。電壓控制電路140的輸出端子OUT與半導體裝置100的節點ND電連接。
電壓控制電路140向節點ND施加的電壓由電容器C1、電容器C2、電容器C4及電容器C8的合成電容與節點ND產生的寄生電容之比決定。電容器C1的電容值較佳為充分大於該寄生電容的電容值。明確地說，較佳為電容器C1的電容值為該寄生電容的電容值的5倍以上，更佳為10倍以上。
另外，電容器C1、電容器C2、電容器C4及電容器C8的電容值可以都為相同的電容值，但是較佳的是至少其中一部分的電容器的電容值不同或者所有的電容器的電容值都不同。在本實施方式中，使電容器C2的電容值為電容器C1的電容值的2倍，電容器C4的電容值為電容器C1的電容值的4倍，並使電容器C8的電容值為電容器C1的電容值的8倍。由此，可以由電壓控制電路140向節點ND供給16等級的電壓。
圖6A至圖6C示出相對於溫度變化的電壓VBias的電壓變化的一個例子。圖6A至圖6C的橫軸以線性標度示出溫度。另外，圖6A至圖6C的縱軸以線性標度示出電壓VBias。當電晶體M11為OS電晶體時，電壓VBias的大小較佳為隨著電晶體M11的工作溫度變高而變小(參照圖6A)。另外，根據目的或用途工作也可以使電壓VBias隨著溫度變高而變大(參照圖6B)。另外，電壓VBias的大小也可以相對於溫度變化非線形地變化(參照圖6C)。相對於溫度變化的電壓VBias的電壓變化可以利用邏輯電路145進行設定。
á半導體裝置100的工作例ñ
圖7是說明半導體裝置100的工作例的時序圖。在本實施方式中，說明如下條件下的工作例：電晶體M11為OS電晶體，工作溫度在100℃至-50℃的範圍內變化時電壓VBias在0V至7.5V的範圍內直線變化。另外，工作溫度為20℃時電壓VBG變為-3V。
另外，溫度檢測電路130輸出4位元的數位信號VD。在本實施方式中，工作溫度為100℃時作為數位信號VD輸出“0000”，工作溫度為-50℃時輸出“1111”。
另外，當與電容器C1的一個電極連接的緩衝器BF1的輸出從L電位變為H電位時，電容器C1的另一個電極的電位上升0.5V。另外，當與電容器C2的一個電極連接的緩衝器BF2的輸出從L電位變為H電位時，電容器C2的另一個電極的電位上升1.0V。另外，當與電容器C4的一個電極連接的緩衝器BF3的輸出從L電位變為H電位時，電容器C4的另一個電極的電位上升2.0V。另外，當與電容器C8的一個電極連接的緩衝器BF4的輸出從L電位變為H電位時，電容器C8的另一個電極的電位上升4.0V。
[期間T0]
期間T0為重設期間。在期間T0，緩衝器BF1至緩衝器BF4的各輸出輸出L電位(0V)。另外，使電壓VBG0為-7V，使電晶體M12變為導通狀態。由此，電壓VBG變為-7V。在期間T0，溫度檢測電路130可以停止數位信號VD的輸出。另外，也可以停止溫度檢測電路130的工作。
[期間T1]
在期間T1，使電晶體M12為截止狀態。節點ND的電壓保持-7V。由此，電壓VBG保持-7V不變。
[期間T2]
在期間T2，溫度檢測電路130向電壓控制電路140供給數位信號VD(溫度資訊)。例如，作為表示20℃的數位信號VD向電壓控制電路140供給“1000”。
邏輯電路145向緩衝器BF1至緩衝器BF4輸入對應於數位信號VD的電位。明確地說，當數位信號VD為“1000”時，以使緩衝器BF1至緩衝器BF3的輸出為L電位、緩衝器BF4的輸出為H電位的方式對緩衝器BF1至緩衝器BF4進行控制。
如此，電壓控制電路140的電位上升4V。由此，節點ND的電壓從-7V變至-3V，電壓VBG變為-3V。
[期間T3]
在期間T3，溫度檢測電路130向電壓控制電路140供給數位信號VD(溫度資訊)。例如，作為表示50℃的數位信號VD向電壓控制電路140供給“0101”。
與期間T2同樣，邏輯電路145向緩衝器BF1至緩衝器BF4輸入對應於數位信號VD的電位。當數位信號VD為“0101”時，緩衝器BF1的輸出變為H電位、緩衝器BF2的輸出變為L電位、緩衝器BF3的輸出變為H電位、緩衝器BF4的輸出變為L電位。由此，電壓VBG變為-4.5V。
[期間T4]
在期間T4，溫度檢測電路130向電壓控制電路140供給數位信號VD(溫度資訊)。例如，作為表示-20℃的數位信號VD向電壓控制電路140供給“1100”。
與期間T2及期間T3同樣，邏輯電路145向緩衝器BF1至緩衝器BF4輸入對應於數位信號VD的電位。當數位信號VD為“1100”時，緩衝器BF1的輸出變為L電位、緩衝器BF2的輸出變為L電位、緩衝器BF3的輸出變為H電位、緩衝器BF4的輸出變為H電位。由此，電壓VBG變為-1.0V。
如此，可以對應溫度變化改變電壓VBG。另外，在不顧慮電晶體M11的電特性的溫度變化的情況下，電晶體M11的第二閘極被施加所需以上的大電壓。當電晶體M11的第二閘極被長時間施壓所需以上的大電壓時，電晶體M11的電特性發生劣化而可能使可靠性下降。藉由本發明的一個實施方式可以對應溫度變化改變對電晶體M11的第二閘極施加的電壓。由此，可以僅對電晶體M11的第二閘極施加所需的最低限度的電壓。藉由本發明的一個實施方式可以提高包括電晶體M11的半導體裝置的可靠性。
另外，可以每隔一定時間設置重設期間(期間T0)進行節點ND的電壓的更新。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式2
在本實施方式中，對使用實施方式1所記載的半導體裝置100的記憶體裝置進行說明。
á記憶體裝置ñ
圖8是表示記憶體裝置的結構實例的方塊圖。記憶體裝置300包括週邊電路311、單元陣列401及半導體裝置100。週邊電路311包括行解碼器321、字線驅動電路322、位元線驅動電路330、輸出電路340及控制邏輯電路360。
字線驅動電路322具有向佈線WL供給電位的功能。位元線驅動電路330包括列解碼器331、預充電電路332、放大電路333及寫入電路334。預充電電路332具有對佈線SL(未圖示)等進行預充電的功能。放大電路333具有對由佈線BIL或佈線RBL讀出的資料信號進行放大的功能。另外，佈線WL、佈線SL、佈線BIL及佈線RBL是與單元陣列401中的記憶單元411連接的佈線，將在後面對其進行詳細說明。放大的資料信號藉由輸出電路340作為數位的資料信號RDATA輸出至記憶體裝置300的外部。
作為電源電壓的低電源電壓(VSS)、週邊電路311用高電源電壓(VDD)及單元陣列401用高電源電壓(VIL)從外部被供應到記憶體裝置300。
控制信號(CE、WE、RE)、位址信號ADDR及資料信號WDATA也從外部被輸入到記憶體裝置300。位址信號ADDR被輸入到行解碼器321及列解碼器331，WDATA被輸入到寫入電路334。
控制邏輯電路360對來自外部的輸入信號(CE、WE、RE)進行處理來生成行解碼器321及列解碼器331的控制信號。CE是晶片賦能信號，WE是寫入賦能信號，並且RE是讀出賦能信號。控制邏輯電路360所處理的信號不侷限於此，也可以根據需要輸入其他的控制信號。
上述各電路或各信號可以根據需要適當地使用。
作為構成單元陣列401的電晶體可以使用OS電晶體。另外，作為構成週邊電路311的電晶體可以使用OS電晶體。藉由作為單元陣列401和週邊電路311使用OS電晶體形成，可以利用同一製程製造單元陣列401和週邊電路311，由此可以降低製造成本。
[單元陣列的結構實例]
圖9示出單元陣列401的結構實例。單元陣列401的一列中有m(m為1以上的整數)個、一行中有n(n為1以上的整數)個，共m´n個記憶單元411。記憶單元411以行列狀配置。圖9中還標出了記憶單元411的位址，示出了位於[1，1]、[m，1]、[i，j]、[1，n]、[m，n](i是1以上且m以下的整數，j是1以上且n以下的整數)的位址的記憶單元411。另外，連接單元陣列401與字線驅動電路322的佈線的數量由記憶單元411的構成以及一列中的記憶單元411的數量等決定。另外，連接單元陣列401與位元線驅動電路330的佈線的數量由記憶單元411的構成及一行中的記憶單元411的數量等決定。
[記憶單元的結構實例]
圖10A至圖10E示出能夠用於上述記憶單元411的記憶單元411A至記憶單元411E的結構實例。
[DOSRAM]
圖10A示出DRAM型的記憶單元411A的電路結構實例。在本說明書等中，將使用OS電晶體的DRAM稱為DOSRAM(Dynamic Oxide Semiconductor Random Access Memory：氧化物半導體動態隨機存取記憶體)。記憶單元411A包括電晶體M11和電容器CA。
電晶體M11的第一端子與電容器CA的第一端子連接，電晶體M11的第二端子與佈線BIL連接，電晶體M11的閘極與佈線WL連接，電晶體M11的背閘極與佈線BGL連接。電容器CA的第二端子與佈線GNDL連接。佈線GNDL是提供低位準電位(也稱為參考電位)的佈線。
佈線BIL用作位元線，佈線WL用作字線。佈線BGL用作對電晶體M11的背閘極施加電位的佈線。另外，佈線BGL與半導體裝置100的輸出端子VOUT電連接。藉由對佈線BGL施加任意電位，可以增減電晶體M11的臨界電壓。
資料的寫入及讀出藉由對佈線WL施加高位準電位使電晶體M11變為導通狀態而使佈線BIL與電容器CA的第一端子電連接而進行。
另外，上述記憶體裝置300中的記憶單元不侷限於記憶單元411A，也可以改變電路結構。
當將電晶體M11用於記憶單元的情況下，電晶體M11較佳為使用OS電晶體。另外，OS電晶體的半導體層較佳為使用含有銦、元素M(元素M為鋁、鎵、釔或錫)、鋅中的任意一個的氧化物半導體。尤其是，較佳為使用由銦、鎵及鋅構成的氧化物半導體。
使用含有銦、鎵、鋅的氧化物半導體的OS電晶體具有關態電流極小的特性。藉由作為電晶體M11使用OS電晶體，可以使電晶體M11的洩漏電流非常低。也就是說，可以利用電晶體M11長時間地保持寫入資料，由此可以降低記憶單元的更新頻率。另外，可以省略記憶單元的更新工作。另外，由於洩漏電流非常低，所以可以對記憶單元411A、記憶單元420、記憶單元430保持多值資料或類比資料。
藉由作為電晶體M11使用OS電晶體可以構成DOSRAM。
[NOSRAM]
圖10B示出包括兩個電晶體和一個電容器的增益單元型(也稱為“2Tr1C型”)的記憶單元411B的電路結構實例。記憶單元411B包括電晶體M11、電晶體M3和電容器CB。
電晶體M11的第一端子與電容器CB的第一端子連接，電晶體M11的第二端子與佈線WBL連接，電晶體M11的閘極與佈線WL連接，電晶體M11的背閘極與佈線BGL連接。電容器CB的第二端子與佈線BL連接。電晶體M3的第一端子與佈線RBL連接，電晶體M3的第二端子與佈線SL連接，電晶體M3的閘極與電容器CB的第一端子連接。
佈線WBL用作寫入位元線，佈線RBL用作讀出位元線，佈線WL用作字線。佈線BL用作對電容器CB的第二端子施加預定電位的佈線。資料寫入時、正在進行資料保持時，佈線BL較佳為被施加參考電位。
佈線BGL用作對電晶體M11的背閘極施加電位的佈線。另外，佈線BGL與半導體裝置100的輸出端子VOUT電連接。藉由對佈線BGL施加任意電位可以增減電晶體M11的臨界電壓。
資料的寫入藉由對佈線WL施加高位準電位使電晶體M11變為導通狀態以使佈線WBL與電容器CB的第一端子電連接來進行。明確地說，在電晶體M11為導通狀態時，對佈線WBL施加對應於要記錄的資訊的電位來對電容器CB的第一端子及電晶體M3的閘極寫入該電位。然後，對佈線WL施加低位準電位使電晶體M11變為非導通狀態，由此儲存電容器CB的第一端子的電位及電晶體M3的閘極的電位。
資料的讀出藉由對佈線BL和佈線SL施加預定的電位來進行。由於電晶體M3的源極-汲極間流過的電流及電晶體M3的第一端子的電位由電晶體M3的閘極的電位及電晶體M3的第二端子的電位決定，所以藉由讀出與電晶體M3的第一端子連接的佈線RBL的電位，可以讀出電容器CB的第一端子(或電晶體M3的閘極)所保持的電位。也就是說，可以從電容器CB的第一端子(或電晶體M3的閘極)所保持的電位讀出該記憶單元中寫入的資訊。或者，可以知道該記憶單元是否被寫入資訊。
另外，上述記憶體裝置300中的記憶單元不侷限於記憶單元411B，也可以適當地改變電路結構。
例如，也可以採用將佈線WBL與佈線RBL合為一根佈線BIL的結構。圖10C示出該情況下的記憶單元的電路結構實例。在記憶單元411C中，記憶單元411B的佈線WBL與佈線RBL合為一根佈線BIL，電晶體M11的第二端子及電晶體M3的第一端子與佈線BIL連接。也就是說，記憶單元411C將寫入位元線和讀出位元線合為一根佈線BIL工作。
另外，記憶單元411B的電晶體M11也較佳為使用OS電晶體。將使用記憶單元411B及記憶單元411C那樣的作為電晶體M11使用OS電晶體的2Tr1C型的記憶單元的記憶體裝置稱為NOSRAM(Non-volatile Oxide Semiconductor Random Access Memory：氧化物半導體非揮發性隨機存取記憶體)。
另外，電晶體M3的通道形成區較佳為含有矽。尤其是，該矽可以為非晶矽、多晶矽、低溫多晶矽(LTPS: Low Temperature Poly-Silicon)(後面也稱為Si電晶體)。由於Si電晶體的場效移動率有時比OS電晶體的場效移動率高，所以Si電晶體更適合用作讀出電晶體。
另外，當作為電晶體M3使用OS電晶體時，記憶單元可以由單極性電路構成。
另外，圖10D示出3個電晶體1個電容器的增益單元型(也稱為“3Tr1C型”)的記憶單元411D的電路結構實例。記憶單元411D包括電晶體M11、電晶體M5、電晶體M6及電容器CC。
電晶體M11的第一端子與電容器CC的第一端子連接，電晶體M11的第二端子與佈線BIL連接，電晶體M11的閘極與佈線WL連接，電晶體M11的背閘極與佈線BGL電連接。電容器CC的第二端子與電晶體M5的第一端子、佈線GNDL電連接。電晶體M5的第二端子與電晶體M6的第一端子連接，電晶體M5的閘極與電容器CC的第一端子連接。電晶體M6的第二端子與佈線BIL連接，電晶體M6的閘極與佈線RL連接。
佈線BIL用作位元線，佈線WL用作寫入字線，佈線RL用作讀出字線。
佈線BGL用作對電晶體M11的背閘極施加電位的佈線。另外，佈線BGL與半導體裝置100的輸出端子VOUT電連接。藉由對佈線BGL施加任意電位可以增減電晶體M11的臨界電壓。
資料的寫入藉由對佈線WL施加高位準電位使電晶體M11變為導通狀態以使佈線BIL與電容器CC的第一端子連接來進行。明確地說，在電晶體M11為導通狀態時，對佈線BIL施加對應於要記錄的資訊的電位來對電容器CC的第一端子及電晶體M5的閘極寫入該電位。然後，對佈線WL施加低位準電位使電晶體M11變為非導通狀態，由此儲存電容器CC的第一端子的電位及電晶體M5的閘極的電位。
資料的讀出藉由將佈線BIL預充電至預定的電位之後使佈線BIL變為電浮動狀態並對佈線RL施加高位準電位來進行。藉由使佈線RL變為高位準電位，電晶體M6變為導通狀態，佈線BIL與電晶體M5的第二端子變為電連接狀態。此時，電晶體M5的第二端子被施加佈線BIL的電位，但是電晶體M5的第二端子的電位及佈線BIL的電位會對應電容器CC的第一端子(或電晶體M5的閘極)所保持的電位改變。這裡，可以藉由讀出佈線BIL的電位來讀出電容器CC的第一端子(或電晶體M5的閘極)所保持的電位。也就是說，可以從電容器CC的第一端子(或電晶體M5的閘極)所保持的電位讀出被寫入該記憶單元的資訊。或者，可以知道該記憶單元是否被寫入資訊。
另外，可以適當地改變上述記憶體裝置300中的記憶單元的電路結構。
另外，記憶單元411D的電晶體M11也較佳為使用OS電晶體。作為電晶體M11使用了OS電晶體的3Tr1C型的記憶單元411D是前面所述的NOSRAM的一個方式。
本實施方式中說明的電晶體M5及M6的通道形成區較佳為含有矽。尤其是，該矽可以為非晶矽、多晶矽、低溫多晶矽。由於Si電晶體有時比OS電晶體的場效移動率高，所以Si電晶體更適合用作讀出電晶體。
另外，當作為電晶體M5及M6使用OS電晶體時，記憶單元可以由單極性電路構成。
[oxSRAM]
圖10E示出使用OS電晶體的SRAM(Static Random Access Memory：靜態隨機存取記憶體)型的記憶單元411E的電路結構實例。在本說明書等中，將使用OS電晶體的SRAM稱為oxSRAM。另外，圖10E所示的記憶單元411E是能夠進行備份的SRAM型的記憶單元。
記憶單元411E包括電晶體M7至電晶體M10、電晶體MS1至電晶體MS4、電容器CD1和電容器CD2。另外，電晶體M7及電晶體M8相當於電晶體M11。電晶體M7至電晶體M10是包括背閘極的電晶體。電晶體MS1及電晶體MS2是p通道型電晶體，電晶體MS3及電晶體MS4是n通道型電晶體。
電晶體M7的第一端子與佈線BIL連接，電晶體M7的第二端子與電晶體MS1的第一端子、電晶體MS3的第一端子、電晶體MS2的閘極、電晶體MS4的閘極及電晶體M10的第一端子連接。電晶體M7的閘極與佈線WL連接，電晶體M7的背閘極與佈線BGL1連接。
電晶體M8的第一端子與佈線BILB連接，電晶體M8的第二端子與電晶體MS2的第一端子、電晶體MS4的第一端子、電晶體MS1的閘極、電晶體MS3的閘極及電晶體M9的第一端子連接。電晶體M8的閘極與佈線WL連接，電晶體M8的背閘極與佈線BGL2連接。
電晶體MS1的第二端子與佈線VDL電連接。電晶體MS2的第二端子與佈線VDL電連接。電晶體MS3的第二端子與佈線GNDL電連接。電晶體MS4的第二端子與佈線GNDL連接。
電晶體M9的第二端子與電容器CD1的第一端子連接，電晶體M9的閘極與佈線BRL連接，電晶體M9的背閘極與佈線BGL3連接。電晶體M10的第二端子與電容器CD2的第一端子連接，電晶體M10的閘極與佈線BRL連接，電晶體M10的背閘極與佈線BGL4連接。
電容器CD1的第二端子與佈線GNDL連接，電容器CD2的第二端子與佈線GNDL連接。
佈線BIL及佈線BILB用作位元線，佈線WL用作字線，佈線BRL是用來控制電晶體M9及電晶體M10的導通狀態、非導通狀態的佈線。
佈線BGL1至佈線BGL4分別用作對電晶體M7至電晶體M10的背閘極施加電位的佈線。
佈線BGL1至佈線BGL4與半導體裝置100的輸出端子VOUT電連接。另外，也可以對記憶體裝置300設置多個半導體裝置100並使佈線BGL1至佈線BGL4分別與不同的半導體裝置100電連接。藉由對佈線BGL1至佈線BGL4施加任意的電位可以分別增減電晶體M7至電晶體M10的臨界電壓。
佈線VDL是提供高位準電位的佈線，佈線GNDL是提供低位準電位的佈線。
資料的寫入藉由對佈線WL施加高位準電位並對佈線BRL施加高位準電位來進行。明確地說，在電晶體M10變為導通狀態時，對佈線BIL施加對應於要記錄的資訊的電位，使該電位寫入電晶體M10的第二端子一側。
記憶單元411E利用電晶體MS1至電晶體MS2構成反相器環路，所以對應於該電位的資料信號的反相信號被輸入電晶體M8的第二端子一側。由於電晶體M8為導通狀態，所以施加到佈線BIL的電位，亦即，被輸入佈線BIL的信號的反相信號輸出至佈線BILB。另外，由於電晶體M9及電晶體M10為導通狀態，電晶體M7的第二端子的電位及電晶體M8的第二端子的電位分別由電容器CD2的第一端子及電容器CD1的第一端子保持。然後，藉由對佈線WL施加低位準電位並對佈線BRL施加低位準電位使電晶體M7至電晶體M10變為非導通狀態，來儲存電容器CD1的第一端子的電位及電容器CD2的第一端子的電位。
資料的讀出藉由如下方法進行：首先將佈線BIL及佈線BILB預充電至預定的電位後對佈線WL施加高位準電位並對佈線BRL施加高位準電位，由此電容器CD1的第一端子的電位被記憶單元411E的反相器環路更新而輸出至佈線BILB。另外，電容器CD2的第一端子的電位被記憶單元411E的反相器環路更新而輸出至佈線BIL。由於佈線BIL及佈線BILB分別從預充電的電位變為電容器CD2的第一端子的電位及電容器CD1的第一端子的電位，所以可以從佈線BIL或佈線BILB的電位讀出記憶單元所保持電位。
另外，作為電晶體M7至電晶體M10較佳為使用OS電晶體。藉由作為電晶體M7至電晶體M10使用OS電晶體，可以利用記憶單元411E長時間地保持寫入資料，由此可以降低記憶單元411E的更新頻率。另外，可以省略記憶單元411E的更新工作。另外，由於洩漏電流非常低，所以可以對記憶單元411E保持多值資料或類比資料。
另外，電晶體MS1至電晶體MS4的通道形成區較佳為含有矽。尤其是，該矽可以為非晶矽、多晶矽、低溫多晶矽。由於Si電晶體的場效移動率有時比OS電晶體的場效移動率高，所以Si電晶體更適合用作反相器中的電晶體。
另外，藉由將OS電晶體用於記憶單元，即使在停止對記憶單元進行電力供給的情況下也可以長時間地保持寫入記憶單元的資訊。由此，可以在不需要進行資訊的寫入的期間停止對週邊電路311的一部分或所有部分的電力供給。
可以使一個半導體裝置100與所有的記憶單元電連接。另外，也可以對記憶體裝置300設置多個半導體裝置100而使每一列或者每多個列的多個記憶單元與一個半導體裝置100電連接。另外，也可以使每一行或者每多個行的多個記憶單元與一個半導體裝置100電連接。另外，也可以將單元陣列中的多個記憶單元分為多個區塊，在每個區塊或每多個區塊中設置一個半導體裝置100。
本實施方式中說明的記憶單元可以用於CPU或GPU等中的暫存器及快取記憶體等的記憶元件。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式3
在本實施方式中，參照圖式對記憶體裝置300的剖面結構實例進行說明。
á記憶體裝置的結構實例ñ
圖11示出記憶體裝置300的部分剖面。圖11所示的記憶體裝置300在基板231上層疊有層310及層320。圖11示出作為基板231使用單晶半導體基板(例如，單晶矽基板)時的情況。
[層310]
在圖11中，層310在基板231上包括電晶體233a、電晶體233b及電晶體233c。圖11示出電晶體233a、電晶體233b及電晶體233c的通道長度方向的剖面。
電晶體233a、電晶體233b及電晶體233c的通道形成在基板231的一部分。當要求積體電路進行高速工作時，較佳為作為基板231使用單晶半導體基板。
電晶體233a、電晶體233b及電晶體233c由於元件分離層232分別電分離。元件分離層可以使用LOCOS (Local Oxidation of Silicon：矽局部氧化)法、STI(Shallow Trench Isolation：淺溝槽隔離)法等形成。
另外，基板231上設置有絕緣層234，電晶體233a、電晶體233b及電晶體233c上設置有絕緣層235、絕緣層237，絕緣層237中埋設有電極238。電極238藉由接觸插頭236與電晶體233a的源極和汲極中的一方電連接。
另外，電極238及絕緣層237上設置有絕緣層239、絕緣層240及絕緣層241，絕緣層239、絕緣層240及絕緣層241中埋設有電極242。電極242與電極238電連接。
另外，電極242及絕緣層241上設置有絕緣層243及絕緣層244，絕緣層243及絕緣層244中埋設有電極245。電極245與電極242電連接。
另外，電極245及絕緣層244上設置有絕緣層246及絕緣層247，絕緣層246及絕緣層247中埋設有電極249。電極249與電極245電連接。
另外，電極249及絕緣層247上設置有絕緣層248及絕緣層250，絕緣層248及絕緣層250中埋設有電極251。電極251與電極249電連接。
[層320]
層320設置在層310上。層320包括電晶體368a、電晶體368b、電容器369a及電容器369b。圖11示出電晶體368a及電晶體368b的通道長度方向的剖面。電晶體368a及電晶體368b是包括背閘極的電晶體。
電晶體368a及電晶體368b相當於上述實施方式所示的電晶體M11。因此，作為電晶體368a及電晶體368b的半導體層較佳為使用金屬氧化物的一種的氧化物半導體。也就是說，電晶體368a及電晶體368b較佳為使用OS電晶體。
電晶體368a及電晶體368b設置在緣層361及絕緣層362上。另外，絕緣層362上設置有絕緣層363及絕緣層364。電晶體368a及電晶體368b的背閘極埋設於絕緣層363及絕緣層364中。絕緣層364上設置有絕緣層365及絕緣層366。另外，電極367埋設於絕緣層361至絕緣層366中。電極367與電極251電連接。
另外，電晶體368a、電晶體368b、電容器369a及電容器369b上形成有絕緣層371、絕緣層372及絕緣層373，絕緣層373上形成有電極375。電極375藉由接觸插頭374與電極367電連接。
另外，電極375上設置有絕緣層376、絕緣層377、絕緣層378及絕緣層379。另外，電極380埋設於絕緣層376至絕緣層379中。電極380與電極375電連接。
另外，電極380及絕緣層379上設置有絕緣層381及絕緣層382。
á變形實例ñ
圖12示出記憶體裝置300A的一部分的剖面。記憶體裝置300A是記憶體裝置300的變形實例。記憶體裝置300A包括層310A及層320。記憶體裝置300A的基板231使用絕緣性基板(例如，玻璃基板)。
層310A包括電晶體268a、電晶體268b及電容器269a。層310A中的電晶體使用薄膜電晶體(例如，OS電晶體)。藉由作為層310A中的電晶體都使用OS電晶體可以使層310A成為單極性的積體電路。藉由使記憶體裝置300A中的電晶體都為OS電晶體，可以使記憶體裝置300A成為單極性的記憶體裝置。
＜構成材料＞
[基板]
雖然對可用於基板的材料沒有較大的限制，但是基板必需至少具有足夠高的耐熱性來耐受後面進行的熱處理。例如，作為基板，可以使用以矽或碳化矽為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板等。此外，也可以使用SOI基板或者在半導體基板上設置有應變電晶體或FIN型電晶體等半導體元件的基板等。另外，也可以使用可用於高電子移動率電晶體(HEMT: High Electron Mobility Transistor)的砷化鎵、砷化鋁鎵、砷化銦鎵、氮化鎵、磷化銦、矽鍺等。也就是說，基板不僅是支撐基板，也可以是形成有電晶體等其他裝置的基板。
此外，作為基板，可以使用硼矽酸鋇玻璃和硼矽酸鋁玻璃等玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，作為基板可以使用撓性基板。在使用撓性基板時，既可以在撓性基板上直接製造電晶體和電容器等，又可以在其他製造基板上製造電晶體和電容器等，然後將其剝離並轉置到撓性基板上。另外，為了從製造基板剝離電晶體和電容器等並將其轉置到撓性基板上，較佳為在製造基板與電晶體和電容器等之間設置剝離層。
作為撓性基板，例如可以使用金屬、合金、樹脂或玻璃，或者它們的纖維等。用作基板的撓性基板的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。用作基板的撓性基板例如可以使用線性膨脹係數為1´10-3 /K以下、5´10-5 /K以下或1´10-5 /K以下的材料。作為樹脂例如有聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂等。尤其是，芳族聚醯胺具有低線性膨脹係數，因此適用於撓性基板。
[絕緣層]
絕緣層採用如下材料的單層或疊層，該材料選自氮化鋁、氧化鋁、氮氧化鋁、氧氮化鋁、氧化鎂、氮化矽、氧化矽、氮氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭、鋁矽酸鹽等。另外，也可以使用混合有氧化物材料、氮化物材料、氧氮化物材料、氮氧化物材料中的多種的材料。
在本說明書等中，氮氧化物是指氮含量大於氧含量的化合物。另外，氧氮化物是指氧含量大於氮含量的化合物。另外，例如可以使用拉塞福背散射光譜學法(RBS: Rutherford Backscattering Spectrometry)等來測量各元素的含量。
另外，當將為金屬氧化物的一種的氧化物半導體用作半導體層時，為了防止半導體層中的氫濃度增加，較佳為降低絕緣層中的氫濃度。明確而言，絕緣層中的利用二次離子質譜分析法(SIMS: Secondary Ion Mass Spectrometry)測量的氫濃度為2´1020 atoms/cm3 以下，較佳為5´1019 atoms/cm3 以下，更佳為1´1019 atoms/cm3 以下，進一步較佳為5´1018 atoms/cm3 以下。尤其是，較佳為降低與半導體層接觸的絕緣層中的氫濃度。
另外，為了防止半導體層中的氮濃度增加，較佳為降低絕緣層中的氮濃度。明確而言，絕緣層中的利用SIMS測量的氮濃度為5´1019 atoms/cm3 以下，較佳為5´1018 atoms/cm3 以下，更佳為1´1018 atoms/cm3 以下，進一步較佳為5´1017 atoms/cm3 以下。
絕緣層中的至少與半導體層接觸的區域的缺陷較佳為少，典型的是藉由電子自旋共振法(ESR: Electron Spin Resonance)觀察的信號較佳為少。例如，作為上述信號可舉出在g值為2.001時觀察到的E’中心。該E’中心起因於矽的懸空鍵。例如，作為絕緣層使用氧化矽層或氧氮化矽層時，可以使用起因於E’中心的自旋密度為3´1017 spins／cm3 以下、較佳為5´1016 spins／cm3 以下的氧化矽層或氧氮化矽層。
有時觀察到除了上述信號以外起因於二氧化氮(NO2 )的信號。該信號因N的核自旋而分裂成三個信號，各個g值為2.037以上且2.039以下(第一信號)、g值為2.001以上且2.003以下(第二信號)及g值為1.964以上且1.966以下(第三信號)。
例如，作為絕緣層較佳為使用起因於二氧化氮(NO2 )的信號的自旋密度為1´1017 spins／cm3 以上且低於1´1018 spins／cm3 的絕緣層。
二氧化氮(NO2 )等氮氧化物(NOx )在絕緣層中形成能階。該能階位於氧化物半導體層的能隙中。由此，當氮氧化物(NOx )擴散到絕緣層與氧化物半導體層的介面時，有時該能階在絕緣層一側俘獲電子。其結果是，被俘獲的電子留在絕緣層與氧化物半導體層的介面附近，由此使電晶體的臨界電壓向正方向漂移。因此，藉由作為絕緣層使用氮氧化物的含量少的膜，可以降低電晶體的臨界電壓的漂移。
作為氮氧化物(NOx )的釋放量少的絕緣層例如可以使用氧氮化矽層。該氧氮化矽層是在熱脫附譜分析法(TDS: Thermal Desorption Spectroscopy)中氨釋放量比氮氧化物(NOx )的釋放量多的膜，典型的是氨釋放量為1´1018 分子/cm3 以上且5´1019 分子/cm3 以下。注意，上述氨釋放量為TDS中的加熱處理溫度為50℃以上且650℃以下或50℃以上且550℃以下的範圍內的總量。
由於當進行加熱處理時，氮氧化物(NOx )與氨及氧起反應，所以藉由使用氨釋放量多的絕緣層可以減少氮氧化物(NOx )。
與氧化物半導體層接觸的絕緣層中的至少一個較佳為使用藉由加熱釋放氧的絕緣層形成。具體來說，較佳為使用如下絕緣層：在進行TDS分析(其中進行層表面溫度為100℃以上且700℃以下，較佳為100℃以上且500℃以下的加熱處理)時換算為氧原子的氧的脫離量為1.0´1018 atoms/cm3 以上，1.0´1019 atoms/cm3 以上，或者1.0´1020 atoms/cm3 以上。注意，在本說明書等中也將藉由加熱釋放出的氧稱為“過量氧”。
包含過量氧的絕緣層也可以進行對絕緣層添加氧的處理來形成。作為氧添加處理，可以使用氧氛圍下的熱處理、電漿處理等進行。或者，也可以利用離子植入法、離子摻雜法、電漿浸沒離子佈植技術等進行氧添加。作為氧添加處理所使用的氣體，可以舉出16 O2 或18 O2 等氧氣體、一氧化二氮氣體或臭氧氣體等的含氧氣體。在本說明書中，也將添加氧的處理稱為“氧摻雜處理”。氧摻雜處理也可以邊對基板進行加熱邊進行。
作為絕緣層，可以使用聚醯亞胺、丙烯酸類樹脂、苯并環丁烯類樹脂、聚醯胺、環氧類樹脂等具有耐熱性的有機材料。除了上述有機材料以外，也可以使用低介電常數材料(low-k材料)、矽氧烷類樹脂、PSG(磷矽玻璃)、BPSG(硼磷矽玻璃)等。另外，也可以藉由層疊多個由這些材料形成的絕緣層來形成絕緣層。
矽氧烷類樹脂相當於以矽氧烷類材料為起始材料而形成的包含Si-O-Si鍵的樹脂。矽氧烷類樹脂還可以使用有機基(例如烷基或芳基)或氟基作為取代基。此外，有機基也可以包括氟基團。
對絕緣層的形成方法沒有特別的限制。注意，有時根據絕緣層所使用的材料需要焙燒製程。在該情況下，藉由將絕緣層的焙燒製程和其他熱處理製程兼併在一起，可以高效地製造電晶體。
[電極]
作為用來形成電極的導電材料，可以使用包含選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦等中的一種以上的金屬元素的材料。另外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體、鎳矽化物等矽化物。
另外，也可以使用包含上述金屬元素和氧的導電材料。另外，也可以使用包含上述金屬元素和氮的導電材料。例如，可以使用氮化鈦、氮化鉭等包含氮的導電材料。另外，也可以使用銦錫氧化物(ITO: Indium Tin Oxide)、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、銦鎵鋅氧化物、添加有矽的銦錫氧化物。此外，也可以使用包含氮的銦鎵鋅氧化物。
另外，也可以將多個由上述材料形成的導電層層疊來使用。例如，可以製成組合包含上述金屬元素的材料與包含氧的導電材料的疊層結構。此外，可以製成組合包含上述金屬元素的材料與包含氮的導電材料的疊層結構。此外，可以製成組合包含上述金屬元素的材料、包含氧的導電材料與包含氮的導電材料的疊層結構。另外，也可以採用組合包含氮的導電材料和包含氧的導電材料的疊層結構。
另外，在作為半導體層使用氧化物半導體，並且作為閘極使用組合包含上述金屬元素的材料與包含氧的導電材料的疊層結構的情況下，較佳為在半導體層一側設置包含氧的導電材料。藉由在半導體層一側設置包含氧的導電材料，從該導電材料釋放出的氧容易供應給半導體層中。
另外，作為電極，例如可以使用鎢或多晶矽等埋入性高的導電材料。此外，也可以使用埋入性高的導電材料與鈦層、氮化鈦層、氮化鉭層等障壁層(擴散防止層)的組合。有時將電極稱為“接觸插頭”。
尤其是，作為與閘極絕緣層接觸的電極較佳為使用不容易使雜質透過的導電材料。作為不容易使雜質透過的導電材料，例如可以舉出氮化鉭。
藉由作為絕緣層使用不容易使雜質透過的絕緣材料，並且作為電極使用不容易使雜質透過的導電材料，來可以進一步抑制雜質擴散到電晶體中。由此，可以進一步提高電晶體的可靠性。也就是說，可以進一步提高記憶體裝置的可靠性。
[半導體層]
作為半導體層，可以使用單晶半導體、多晶半導體、微晶半導體、或非晶半導體等中的一個或多個。作為半導體材料，例如可以使用矽或鍺等。另外，也可以使用矽鍺、碳化矽、砷化鎵、氧化物半導體、氮化物半導體等化合物半導體或有機半導體等。
另外，當作為半導體層使用有機半導體時，可以使用具有芳環的低分子有機材料或p電子共軛導電高分子等。例如，可以使用紅螢烯、稠四苯、稠五苯、苝二醯亞胺、四氰基對醌二甲烷、聚噻吩、聚乙炔、聚對伸苯基伸乙烯基等。
半導體層也可以採用疊層結構。當半導體層採用疊層結構時，可以使用具有不同結晶狀態的半導體，也可以使用不同半導體材料。
另外，由於為金屬氧化物的一種的氧化物半導體的能帶間隙為2eV以上，當作為半導體層使用氧化物半導體時，可以實現關態電流極小的電晶體。明確而言，在源極與汲極間的電壓為3.5V且室溫(典型為25℃)下的每1mm通道寬度的關態電流可以為低於1´10-20 A，低於1´10-22 A，或低於1´10-24 A。就是說，導通截止比可以為20位數以上。另外，在作為半導體層使用氧化物半導體的電晶體(OS電晶體)中，源極與汲極間的絕緣耐壓高。由此，可以提供可靠性良好的電晶體。另外，可以提供輸出電壓大且高耐壓的電晶體。另外，可以提供可靠性良好的記憶體裝置等。另外，可以提供輸出電壓大且高耐壓的記憶體裝置。
此外，在本說明書等中，將在形成通道的半導體層中使用具有結晶性的矽的電晶體稱為“晶體Si電晶體”。
與OS電晶體相比，晶體Si電晶體可以容易得到較高的移動率。另一方面，晶體Si電晶體難以實現如OS電晶體那樣的極小關態電流。因此，重要的是，根據目的或用途適當地選擇用於半導體層的半導體材料。例如，根據目的或用途，可以使用OS電晶體和晶體Si電晶體等的組合。
當作為半導體層使用氧化物半導體層時，較佳為藉由濺射法形成氧化物半導體層。藉由濺射法形成氧化物半導體層時，可提高氧化物半導體層的密度，所以是較佳的。在藉由濺射法形成氧化物半導體層的情況下，作為濺射氣體，可以使用稀有氣體(典型為氬)、氧、或者，稀有氣體和氧的混合氣體。此外，需要濺射氣體的高度純化。例如，作為用作濺射氣體的氧氣體或稀有氣體，使用露點為-60℃以下，較佳為-100℃以下的高純度氣體。藉由使用高純度濺射氣體形成薄膜，可以儘可能地防止水分等混入氧化物半導體層中。
在藉由濺射法形成氧化物半導體層的情況下，較佳為儘可能地去除濺射裝置所具有的成膜處理室內的水分。例如，較佳為使用低溫泵等吸附式真空泵對成膜處理室進行高真空抽氣(抽空到5´10-7 Pa至1´10-4 Pa左右)。尤其是，在濺射裝置的待機時成膜處理室內的相當於H2 O的氣體分子(相當於m／z=18的氣體分子)的分壓為1´10-4 Pa以下，較佳為5´10-5 Pa以下。
[金屬氧化物]
為金屬氧化物的一種的氧化物半導體較佳為至少包含銦或鋅。特別較佳為包含銦及鋅。另外，較佳的是，除此之外，還包含鋁、鎵、釔或錫等。另外，也可以包含選自硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種。
在此考慮氧化物半導體包含銦、元素M及鋅的情況。注意，元素M為鋁、鎵、釔或錫等。作為其他的可用作元素M的元素，除了上述元素以外，還有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時可以組合多個上述元素。
另外，在本說明書等中，有時將包含氮的金屬氧化物稱為金屬氧化物(metal oxide)。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物(metal oxynitride)。
[金屬氧化物的構成]
以下，對可用於在本發明的一個實施方式中公開的電晶體的CAC(Cloud-Aligned Composite)-OS的構成進行說明。
在本說明書等中，有時記載為CAAC(c-axis aligned crystal)或CAC(Cloud-Aligned Composite)。注意，CAAC是指結晶結構的一個例子，CAC是指功能或材料構成的一個例子。
CAC-OS或CAC-metal oxide在材料的一部分中具有導電性的功能，在材料的另一部分中具有絕緣性的功能，作為材料的整體具有半導體的功能。此外，在將CAC-OS或CAC-metal oxide用於電晶體的活性層的情況下，導電性的功能是使被用作載子的電子(或電洞)流過的功能，絕緣性的功能是不使被用作載子的電子流過的功能。藉由導電性的功能和絕緣性的功能的互補作用，可以使CAC-OS或CAC-metal oxide具有開關功能(控制開啟/關閉的功能)。藉由在CAC-OS或CAC-metal oxide中使各功能分離，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括導電性區域及絕緣性區域。導電性區域具有上述導電性的功能，絕緣性區域具有上述絕緣性的功能。此外，在材料中，導電性區域和絕緣性區域有時以奈米粒子級分離。另外，導電性區域和絕緣性區域有時在材料中不均勻地分佈。此外，有時觀察到其邊緣模糊而以雲狀連接的導電性區域。
此外，在CAC-OS或CAC-metal oxide中，導電性區域和絕緣性區域有時以0.5nm以上且10nm以下，較佳為0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同能帶間隙的成分構成。例如，CAC-OS或CAC-metal oxide由具有起因於絕緣性區域的寬隙的成分及具有起因於導電性區域的窄隙的成分構成。在該構成中，載子主要在具有窄隙的成分中流過。此外，具有窄隙的成分藉由與具有寬隙的成分的互補作用，與具有窄隙的成分聯動而使載子流過具有寬隙的成分。因此，在將上述CAC-OS或CAC-metal oxide用於電晶體的通道形成區時，在電晶體的導通狀態中可以得到高電流驅動力，亦即，大通態電流及高場效移動率。
就是說，也可以將CAC-OS或CAC-metal oxide稱為基質複合材料(matrix composite)或金屬基質複合材料(metal matrix composite)。
[金屬氧化物的結構]
為金屬氧化物的一種的氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體例如有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。注意，畸變是指在多個奈米晶連結的區域中晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
雖然奈米晶基本上是六角形，但是並不侷限於正六角形，有不是正六角形的情況。此外，在畸變中有時具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸變附近也觀察不到明確的晶界(grain boundary)。亦即，可知由於晶格排列畸變，可抑制晶界的形成。這是由於CAAC-OS因為a-b面方向上的氧原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等而能夠包容畸變。
CAAC-OS有具有層狀結晶結構(也稱為層狀結構)的傾向，在該層狀結晶結構中層疊有包含銦及氧的層(下面稱為In層)和包含元素M、鋅及氧的層(下面稱為(M、Zn)層)。另外，銦和元素M彼此可以取代，在用銦取代(M、Zn)層中的元素M的情況下，也可以將該層表示為(In、M、Zn)層。另外，在用元素M取代In層中的銦的情況下，也可以將該層表示為(In、M)層。
CAAC-OS是結晶性高的金屬氧化物。另一方面，在CAAC-OS中不容易觀察明確的晶界，因此不容易發生起因於晶界的電子移動率的下降。此外，金屬氧化物的結晶性有時因雜質的進入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷(氧空位等)少的金屬氧化物。因此，包含CAAC-OS的金屬氧化物的物理性質穩定。因此，包含CAAC-OS的金屬氧化物具有高耐熱性及高可靠性。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的金屬氧化物。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。
氧化物半導體(金屬氧化物)具有各種結構及各種特性。氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、nc-OS、CAAC-OS中的兩種以上。
[具有金屬氧化物的電晶體]
接著，說明將上述金屬氧化物用於電晶體的通道形成區的情況。
藉由將上述金屬氧化物用於電晶體的通道形成區，可以實現場效移動率高的電晶體。另外，可以實現可靠性高的電晶體。
另外，較佳為將載子密度低的金屬氧化物用於電晶體。在要降低金屬氧化物膜的載子密度的情況下，可以降低金屬氧化物膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。例如，金屬氧化物中的載子密度可以低於8´1011 /cm3 ，較佳為低於1´1011 /cm3 ，更佳為低於1´1010 /cm3 ，且為1´10-9 /cm3 以上。
此外，高純度本質或實質上高純度本質的金屬氧化物膜具有較低的缺陷態密度，因此有時具有較低的陷阱態密度。
此外，被金屬氧化物的陷阱能階俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，在陷阱態密度高的金屬氧化物中具有通道形成區的電晶體的電特性有時不穩定。
因此，為了使電晶體的電特性穩定，減少金屬氧化物中的雜質濃度是有效的。為了減少金屬氧化物中的雜質濃度，較佳為還減少附近膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
[雜質]
在此，說明金屬氧化物中的各雜質的影響。
在金屬氧化物包含第14族元素之一的矽或碳時，在金屬氧化物中形成缺陷能階。因此，將金屬氧化物中或金屬氧化物的介面附近的矽或碳的濃度(藉由二次離子質譜分析法(SIMS)測得的濃度)設定為2´1018 atoms/cm3 以下，較佳為2´1017 atoms/cm3 以下。
另外，當金屬氧化物包含鹼金屬或鹼土金屬時，有時形成缺陷能階而形成載子。因此，作為通道形成區使用包含鹼金屬或鹼土金屬的金屬氧化物的電晶體容易具有常開啟特性。由此，較佳為減少金屬氧化物中的鹼金屬或鹼土金屬的濃度。明確而言，使藉由SIMS測得的金屬氧化物中的鹼金屬或鹼土金屬的濃度為1´1018 atoms/cm3 以下，較佳為2´1016 atoms/cm3 以下。
當金屬氧化物包含氮時，容易產生作為載子的電子，使載子密度增高，而n型化。其結果是，在將包含氮的金屬氧化物用於通道形成區的電晶體容易具有常開啟特性。因此，在該金屬氧化物中，較佳為儘可能地減少通道形成區中的氮。例如，利用SIMS測得的金屬氧化物中的氮濃度低於5´1019 atoms/cm3 ，較佳為5´1018 atoms/cm3 以下，更佳為1´1018 atoms/cm3 以下，進一步較佳為5´1017 atoms/cm3 以下。
包含在金屬氧化物中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧空位。當氫進入該氧空位時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，作為通道形成區使用包含氫的金屬氧化物的電晶體容易具有常開啟特性。由此，較佳為儘可能減少金屬氧化物中的氫。明確而言，在金屬氧化物中，將利用SIMS測得的氫濃度設定為低於1´1020 atoms/cm3 ，較佳為低於1´1019 atoms/cm3 ，更佳為低於5´1018 atoms/cm3 ，進一步較佳為低於1´1018 atoms/cm3 。
藉由將雜質濃度被充分降低的金屬氧化物用於電晶體的通道形成區，可以使電晶體具有穩定的電特性。
＜成膜方法＞
用來形成絕緣材料、用來形成電極的導電材料或用來形成半導體層的半導體材料可以利用濺射法、旋塗法、化學氣相沉積(CVD: Chemical Vapor Deposition)法(包括熱CVD法、有機金屬CVD(MOCVD: Metal Organic Chemical Vapor Deposition)法、電漿增強CVD(PECVD: Plasma Enhanced CVD)法、高密度電漿CVD(HDPCVD: High density plasma CVD)法、減壓CVD(LPCVD: low pressure CVD)法、常壓CVD(APCVD: atmospheric pressure CVD)等)法、原子層沉積(ALD: Atomic Layer Deposition)法或分子束磊晶(MBE: Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD: Pulsed Laser Deposition)法、浸塗法、噴塗法、液滴噴射法(噴墨法等)、印刷法(網版印刷、平板印刷等)形成。
電漿CVD法可以以較低的溫度得到高品質的膜。在利用不使用電漿的諸如MOCVD法、ALD法或熱CVD法等的成膜方法的情況下，在被形成面不容易產生損傷。例如，包括在記憶體裝置中的佈線、電極、元件(電晶體、電容器等)等有時因從電漿接收電荷而會產生電荷積聚(charge up)。此時，有時由於所累積的電荷而使包括在記憶體裝置中的佈線、電極、元件等受損傷。另一方面，在採用不使用電漿的成膜方法的情況下，因為不發生這種電漿損傷，所以能夠提高記憶體裝置的良率。此外，不發生成膜時的電漿損傷，所以能夠得到缺陷較少的膜。
不同於從靶材等被釋放的粒子沉積的成膜方法，CVD法及ALD法是因被處理物表面的反應而形成膜的成膜方法。因此，藉由CVD法及ALD法形成的膜不易受被處理物的形狀的影響，而具有良好的步階覆蓋性。尤其是，藉由ALD法形成的膜具有良好的步階覆蓋性和厚度均勻性，所以ALD法適合用於覆蓋縱橫比高的開口部的表面的情況等。但是，ALD法的沉積速度比較慢，所以有時較佳為與沉積速度快的CVD法等其他成膜方法組合而使用。
CVD法及ALD法可以藉由調整源氣體的流量比控制所得到的膜的組成。例如，當使用CVD法及ALD法時，可以藉由調整源氣體的流量比形成任意組成的膜。此外，例如，當使用CVD法及ALD法時，可以藉由一邊形成膜一邊改變源氣體的流量比來形成其組成連續變化的膜。在一邊改變源氣體的流量比一邊形成膜時，因為可以省略傳送及調整壓力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以使其成膜時所需的時間縮短。因此，有時可以提高記憶體裝置的生產率。
注意，在利用ALD法進行成膜的情況下，作為材料氣體較佳為使用不包含氯的氣體。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式4
在本實施方式中，對能夠用於上述實施方式所示的半導體裝置等的電晶體的結構實例進行說明。
á電晶體的結構實例1ñ
參照圖13A、圖13B及圖13C說明電晶體510的結構實例。圖13A是電晶體510的俯視圖。圖13B是示出圖13A的點劃線L1-L2所示的部位的剖面圖。圖13C是示出圖13A的點劃線W1-W2所示的部位的剖面圖。注意，在圖13A的俯視圖中，為了明確起見，省略圖式中的一部分組件。
在圖13A、圖13B及圖13C中示出電晶體510、用作層間膜的絕緣層511、絕緣層512、絕緣層514、絕緣層516、絕緣層580、絕緣層582及絕緣層584。另外，還示出與電晶體510電連接的用作接觸插頭的導電層546(導電層546a及導電層546b)以及用作佈線的導電層503。
電晶體510包括：用作第一閘極的導電層560(導電層560a及導電層560b)；用作第二閘極的導電層505(導電層505a及導電層505b)；用作第一閘極絕緣膜的絕緣層550；用作第二閘極絕緣層的絕緣層521、絕緣層522及絕緣層524；具有形成通道的區域的氧化物530(氧化物530a、氧化物530b及氧化物530c)；用作源極和汲極中的一方的導電層540a；用作源極和汲極中的另一方的導電層540b；以及絕緣層574。
另外，在圖13A至圖13C所示的電晶體510中，氧化物530c、絕緣層550及導電層560隔著絕緣層574配置在絕緣層580中的開口部內。另外，氧化物530c、絕緣層550及導電層560配置在導電層540a與導電層540b之間。
絕緣層511及絕緣層512用作層間膜。
作為層間膜，例如可以使用氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3 )或(Ba，Sr)TiO3 (BST)等絕緣體的單層或疊層。或者，例如可以對上述絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。或者，也可以對上述絕緣體進行氮化處理，還可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽。
例如，絕緣層511較佳為用作抑制水或氫等雜質從基板一側混入電晶體510的障壁膜。因此，絕緣層511較佳為使用具有抑制氫原子、氫分子、水分子、銅原子等雜質擴散的功能(不易使上述雜質透過)的絕緣材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能(不易使上述氧透過)的絕緣材料。另外，例如，作為絕緣層511可以使用氧化鋁或氮化矽等。藉由採用該結構，可以抑制氫、水等雜質藉由絕緣層511從基板一側擴散至電晶體510一側。
例如，絕緣層512的介電常數較佳為低於絕緣層511的介電常數。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。
導電層503以埋入絕緣層512的方式形成。在此，可以使導電層503的頂面高度與絕緣層512的頂面高度大致相同。注意，雖然示出導電層503為單層結構的例子，但是本發明不侷限於此。例如，導電層503也可以採用2層以上的多層膜結構。另外，導電層503較佳為使用以鎢、銅或鋁為主要成分的導電性高導電材料。
在電晶體510中，有時導電層560用作第一閘極(也稱為頂閘極)。另外，導電層505有時用作第二閘極(也稱為底閘極)電極。在此情況下，可以藉由單獨地改變施加到導電層505的電位而不使其與施加到導電層560的電位聯動來控制電晶體510的臨界電壓。尤其是，藉由對導電層505施加負電位，可以使電晶體510的臨界電壓大於0V，由此可以降低關態電流。因此，與不施加負電位的情況相比，對導電層505施加負電位可以減少導電層560被施加的電位為0V時的汲極電流。
另外，例如，藉由層疊地設置導電層505、導電層560，當對導電層560及導電層505施加電位時，導電層560產生的電場與導電層505產生的電場相連，可以覆蓋氧化物530中形成的通道形成區。
也就是說，可以由被用作第一閘極的導電層560的電場和被用作第二閘極的導電層505的電場電圍繞通道形成區。在本說明書中，將由第一閘極的電場和第二閘極的電場電圍繞通道形成區的電晶體的結構稱為surrounded channel(S-channel：圍繞通道)結構。
絕緣層514及絕緣層516與絕緣層511或絕緣層512同樣地用作層間膜。例如，絕緣層514較佳為用作抑制水或氫等雜質從基板一側混入電晶體510的障壁膜。藉由採用該結構，可以抑制氫、水等雜質藉由絕緣層514從基板一側擴散至電晶體510一側。例如，絕緣層516的介電常數較佳為低於絕緣層514的介電常數低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。
用作第二閘極的導電層505以與絕緣層514及絕緣層516的開口內壁接觸的方式形成有導電層505a，更內一側形成有導電層505b。在此，導電層505a及導電層505b的頂面的高度可以與絕緣層516的頂面高度大致相同。注意，雖然電晶體510中示出層疊設置導電層505a及導電層505b的結構，但是本發明不侷限於此。例如，導電層505可以為單層或3層以上的疊層結構。
在此，導電層505a較佳為使用具有抑制氫原子、氫分子、水分子、銅原子等雜質擴散的功能(不易使上述雜質透過)的導電材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能(不易使上述氧透過)的導電材料。在本說明書等中，“抑制雜質或氧的擴散的功能”是指抑制上述雜質和上述氧中的至少一個或全部的擴散的功能。
例如，藉由使導電層505a具有抑制氧擴散的功能可以抑制導電層505b被氧化而導致導電率下降。
另外，當導電層505兼具佈線的功能時，導電層505b較佳為使用以鎢、銅或鋁為主要成分的導電性高導電材料。在該情況下，不需要必須設置導電層503。注意，雖然圖式中示出導電層505b為單層的結構，但是也可以採用疊層結構，例如，可以採用鈦、氮化鈦和上述導電材料的疊層結構。
絕緣層521、絕緣層522及絕緣層524具有用作第二閘極絕緣體的功能。
另外，絕緣層522較佳為具有阻擋性。藉由使絕緣層522具有阻擋性， 可以抑制氫等雜質從電晶體510的週邊部混入電晶體510。
絕緣層522例如較佳為使用包含氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3 )或(Ba，Sr)TiO3 (BST)等所謂的high-k材料的絕緣體的單層或疊層。當進行電晶體的微型化及高積體化時，由於閘極絕緣體的薄膜化，有時發生洩漏電流等的問題。藉由作為被用作閘極絕緣體的絕緣體使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位。
例如，絕緣層521較佳為具有熱穩定性。例如，氧化矽及氧氮化矽具有熱穩定性，因此是較佳的。另外，藉由組合high-k材料的絕緣體和氧化矽或氧氮化矽，可以形成具有熱穩定性且相對介電常數高的疊層結構的絕緣層。
注意，雖然在圖13A至圖13C中示出第二閘極絕緣體為3層的疊層結構，但是也可以採用單層或2層以上的疊層結構。此時，不侷限於使用相同材料構成的疊層結構，也可以是使用不同材料形成的疊層結構。
包括用作通道形成區的區域的氧化物530包括氧化物530a、氧化物530a上的氧化物530b、氧化物530b上的氧化物530c。藉由在氧化物530b下設置氧化物530a，可以抑制雜質從形成在氧化物530a的下方的結構物擴散到氧化物530b。另外，藉由在氧化物530b上設置氧化物530c，可以抑制雜質從形成在氧化物530c上方的結構物擴散至氧化物530b。作為氧化物530可以使用上述實施方式中示出的為金屬氧化物的一種的氧化物半導體。
另外，氧化物530c較佳為隔著絕緣層574設置在絕緣層580中的開口部內。當絕緣層574具有阻擋性時，可以抑制絕緣層580的雜質擴散至氧化物530。
導電層540a和導電層540b中的一方用作源極電極，另一方用作汲極電極。
導電層540a和導電層540b可以使用鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢等金屬或者以其為主要成分的合金。尤其是，氮化鉭等金屬氮化物膜具有對氫或氧的阻擋性，並且耐氧化性高，所以是較佳的。
另外，雖然圖13A至圖13C中示出單層結構，但是也可以採用2層以上的疊層結構。例如，可以採用氮化鉭膜和鎢膜的疊層。另外，也可以採用鈦膜與鋁膜的疊層。另外，也可以採用在鎢膜上層疊鋁膜的兩層結構、在銅-鎂-鋁合金膜上層疊銅膜的兩層結構、在鈦膜上層疊銅膜的兩層結構、在鎢膜上層疊銅膜的兩層結構。
另外，也可以使用：在鈦膜或氮化鈦膜上層疊鋁膜或銅膜並在其上形成鈦膜或氮化鈦膜的三層結構、在鉬膜或氮化鉬膜上層疊鋁膜或銅膜而並在其上形成鉬膜或氮化鉬膜的三層結構等。另外，也可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。
另外，也可以在導電層540上設置障壁層。障壁層較佳為使用對氧或氫具有阻擋性的物質。藉由採用該結構，在進行絕緣層574的成膜時，可以防止導電層540被氧化。
作為障壁層，例如可以使用金屬氧化物。尤其是，較佳為使用氧化鋁、氧化鉿、氧化鎵等對氧或氫具有阻擋性的絕緣膜。此外，也可以使用利用CVD法形成的氮化矽。
藉由具有障壁層，可以擴大導電層540的材料選擇的範圍。例如，導電層540可以使用鎢、鋁等耐氧化性低而導電性高的材料。另外，例如可以使用容易進行成膜或加工的導電體。
絕緣層550用作第一閘極絕緣體。絕緣層550較佳為隔著氧化物530c及絕緣層574設置在絕緣層580中的開口部內。
當進行電晶體的微型化及高積體化時，由於閘極絕緣體的薄膜化，有時發生洩漏電流等的問題。在該情況下，絕緣層550可以與第二閘極絕緣體同樣地採用疊層結構。藉由使用作閘極絕緣體的絕緣體具有high-k材料與具有熱穩定性的材料的疊層結構，可以在保持物理膜厚度的同時降低電晶體工作時的閘極電位。另外，可以採用熱穩定且相對介電常數高的疊層結構。
用作第一閘極的導電層560在導電層560a及導電層560a上具有導電層560b。導電層560a與導電層505a同樣，較佳為使用具有抑制氫原子、氫分子、水分子、銅原子等雜質擴散的功能的導電材料。或者，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。
藉由使導電層560a具有抑制氧擴散的功能，可以提高導電層560b的材料選擇性。也就是說，藉由具有導電層560a可以抑制導電層560b被氧化，由此可以防止導電率下降。
作為具有抑制氧擴散的功能的導電材料，較佳為使用鉭、氮化鉭、釕或氧化釕等。另外，作為導電層560a可以使用能夠用於氧化物530的氧化物半導體。在該情況下，藉由利用濺射法形成導電層560b，可以降低導電層560a的電阻值使其變為導電體。上述導電體可以稱為OC(Oxide Conductor)電極。
導電層560b較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，為了使導電層560具有佈線的功能較佳為使用導電性高的導電體。例如，可以使用以鎢、銅或鋁為主要成分的導電材料。另外，導電層560b也可以採用疊層結構，例如，可以採用鈦、氮化鈦與上述導電材料的疊層。
在絕緣層580與電晶體510間配置絕緣層574。絕緣層574較佳為使用能夠防止水或氫等雜質及氧的擴散的絕緣材料。例如較佳為使用氧化鋁或氧化鉿等。另外，例如，還可以使用氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹或氧化鉭等金屬氧化物、氮氧化矽或氮化矽等。
藉由具有絕緣層574，可以抑制絕緣層580中的水及氫等雜質藉由氧化物530c、絕緣層550擴散至氧化物530b。另外，可以抑制絕緣層580中的過量氧使導電層560氧化。
絕緣層580、絕緣層582及絕緣層584用作層間膜。
絕緣層582與絕緣層514同樣，較佳為用作抑制水或氫等雜質從外部混入電晶體510的阻擋絕緣膜。
另外，絕緣層580及絕緣層584與絕緣層516同樣地較佳為比絕緣層582的介電常數低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。
另外，電晶體510也可以藉由埋入絕緣層580、絕緣層582及絕緣層584中的導電層546等的插頭或佈線與其他的組件電連接。
另外，作為導電層546的材料，與導電層505同樣，可以使用金屬材料、合金材料、金屬氮化物材料或金屬氧化物材料等導電材料的單層或疊層。例如，較佳為使用具有耐熱性及導電性的鎢或鉬等高熔點材料。或者，較佳為使用鋁或銅等低電阻導電材料。藉由使用低電阻導電材料可以降低佈線電阻。
例如，作為導電層546，藉由採用對氫及氧具有阻擋性的導電體氮化鉭等與導電性高的鎢的疊層結構，可以在保持作為佈線的導電性的情況下抑制來自外部的雜質擴散。
藉由具有上述結構，可以提供一種具有通態電流大的包含氧化物半導體的電晶體的半導體裝置。或者，可以提供一種具有關態電流小的包含氧化物半導體的電晶體的半導體裝置。另外，可以提供抑制電特性的變動且具有穩定的電特性的同時，可靠性得到提高的半導體裝置。
á電晶體的結構實例2ñ
參照圖14A、圖14B及圖14C對電晶體510的結構實例進行說明。圖14A是電晶體520的俯視圖。圖14B是沿著圖14A的點劃線L1-L2所示的部位的剖面圖。圖14C是沿著圖14A的點劃線W1-W2所示的部位的剖面圖。另外，在圖14A的俯視圖中，為了明確起見，省略一部分的組件。
電晶體520是電晶體510的變形實例。因此，為了防止重複說明，主要對與電晶體510的不同之處進行說明。
電晶體520包括與導電層540(導電層540a及導電層540b)、氧化物530c、絕緣層550及導電層560重疊的區域。藉由採用該結構，可以提供通態電流高的電晶體。另外，可以提供可控性高的電晶體。
用作第一閘極的導電層560在導電層560a及導電層560a上具有導電層560b。導電層560a與導電層505a同樣，較佳為使用具有抑制氫原子、氫分子、水分子、銅原子等雜質擴散的功能的導電材料。或者，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。
藉由使導電層560a具有抑制氧擴散的功能，可以提高導電層560b的材料選擇性。也就是說，藉由具有導電層560a可以抑制導電層560b被氧化，由此可以防止導電率下降。
另外，較佳為以覆蓋導電層560的頂面及側面、絕緣層550的側面及氧化物530c的側面的方式設置絕緣層574。絕緣層574較佳為使用能夠防止水或氫等雜質及氧的擴散的絕緣材料。例如較佳為使用氧化鋁或氧化鉿等。另外，例如，還可以使用氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹或氧化鉭等金屬氧化物、氮氧化矽或氮化矽等。
藉由設置絕緣層574可以抑制導電層560的氧化。另外，藉由具有絕緣層574，可以抑制絕緣層580中的水及氫等雜質擴散至電晶體520。
另外，也可以在導電層546與絕緣層580間設置具有阻擋性的絕緣層576(絕緣層576a及絕緣層576b)。藉由設置絕緣層576，可以抑制絕緣層580的氧與導電層546發生反應導致導電層546被氧化。
另外，藉由設置具有阻擋性的絕緣層576，可以擴大用於插頭或佈線的導電體的材料的選擇範圍。例如，藉由作為導電層546使用能夠吸收氧的導電性高的金屬材料，可以提供低功耗的半導體裝置。明確地說，可以使用鎢、鋁等耐氧化性低而導電性高的材料。另外，例如，可以使用易於成膜或加工的導電體。
á電晶體的結構實例3ñ
參照圖15A、圖15B及圖15C對電晶體535的結構實例進行說明。圖15A是電晶體535的俯視圖。圖15B是沿著圖15A的點劃線所示的L1-L2部位的剖面圖。圖15C是沿著圖15A的點劃線所示的W1-W2部位的剖面圖。注意，在圖15A的俯視圖中，為了明確起見，省略了部分組件。
電晶體535是電晶體510的變形實例。因此，為了防止重複說明，主要對與體管510的不同之處進行說明。
在電晶體510中，絕緣層574的一部分設置在絕緣層580中的開口部內，覆蓋導電層560的側面。在電晶體535中，藉由去除絕緣層580的一部分和絕緣層574的一部分形成開口。
另外，也可以在導電層546與絕緣層580間設置具有阻擋性的絕緣層576(絕緣層576a及絕緣層576b)。藉由設置絕緣層576，可以抑制絕緣層580的氧與導電層546發生反應導致導電層546被氧化。
此外，當作為氧化物530使用氧化物半導體時較佳為採用各金屬原子的原子個數比互不相同的氧化物的疊層結構。明確而言，在用於氧化物530a的金屬氧化物中，構成元素中的元素M的原子個數比較佳為大於用於氧化物530b的金屬氧化物的構成元素中的元素M的原子個數比。此外，在用於氧化物530a的金屬氧化物中，相對於In的元素M的原子個數比較佳為大於用於氧化物530b的金屬氧化物中的相對於In的元素M的原子個數比。此外，在用於氧化物530b的金屬氧化物中，相對於元素M的In的原子個數比較佳為大於用於氧化物530a的金屬氧化物中的相對於元素M的In的原子個數比。此外，氧化物530c可以使用可用於氧化物530a或氧化物530b的金屬氧化物。
氧化物530a、氧化物530b及氧化物530c較佳為具有結晶性，尤其是，較佳為使用CAAC-OS。CAAC-OS等的具有結晶性的氧化物具有雜質及缺陷(氧空位等)少的結晶性高且緻密的結構。因此，可以抑制由源極電極或汲極電極氧從氧化物530b被抽出。因此，即使進行加熱處理也可以減少從氧化物530b被抽出的氧，所以電晶體535對製程中的高溫度(所謂熱預算，thermal budget)也很穩定。
另外，也可以省略氧化物530a及氧化物530c中的一者或兩者。氧化物530也可以採用氧化物530b的單層。當作為氧化物530採用氧化物530a、氧化物530b及氧化物530c的疊層時，較佳的是，使氧化物530a及氧化物530c的導帶底的能量高於氧化物530b的導帶底的能量。換言之，氧化物530a及氧化物530c的電子親和力較佳為小於氧化物530b的電子親和力。在此情況下，氧化物530c較佳為使用可以用於氧化物530a的金屬氧化物。明確而言，在用於氧化物530c的金屬氧化物中，構成元素中的元素M的原子個數比較佳為大於用於氧化物530b的金屬氧化物的構成元素中的元素M的原子個數比。此外，在用於氧化物530c的金屬氧化物中，相對於In的元素M的原子個數比較佳為大於用於氧化物530b的金屬氧化物中的相對於In的元素M的原子個數比。此外，在用於氧化物530b的金屬氧化物中，相對於元素M的In的原子個數比較佳為大於用於氧化物530c的金屬氧化物中的相對於元素M的In的原子個數比。
在此，在氧化物530a、氧化物530b及氧化物530c的接合部中，導帶底的能階平緩地變化。換言之，也可以將上述情況表達為氧化物530a、氧化物530b及氧化物530c的接合部的導帶底的能階連續地變化或者連續地接合。為此，較佳為降低形成在氧化物530a與氧化物530b的介面以及氧化物530b與氧化物530c的介面的混合層的缺陷態密度。
明確而言，藉由使氧化物530a與氧化物530b以及氧化物530b與氧化物530c包含氧之外的共同元素(為主要成分)，可以形成缺陷態密度低的混合層。例如，在氧化物530b為In-Ga-Zn氧化物的情況下，作為氧化物530a及氧化物530c可以使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化鎵等。此外，氧化物530c可以具有疊層結構。例如，可以使用In-Ga-Zn氧化物和該In-Ga-Zn氧化物上的Ga-Zn氧化物的疊層結構，或者，可以使用In-Ga-Zn氧化物和該In-Ga-Zn氧化物上的氧化鎵的疊層結構。換言之，作為氧化物530c，也可以使用In-Ga-Zn氧化物和不包含In的氧化物的疊層結構。
明確而言，作為氧化物530a使用In：Ga：Zn=1：3：4[原子個數比]或1：1：0.5[原子個數比]的金屬氧化物，即可。此外，作為氧化物530b使用In：Ga：Zn=4：2：3[原子個數比]或3：1：2[原子個數比]的金屬氧化物，即可。此外，作為氧化物530c使用In：Ga：Zn=1：3：4[原子個數比]、In：Ga：Zn=4：2：3[原子個數比]、Ga：Zn=2：1[原子個數比]或Ga：Zn=2：5[原子個數比]的金屬氧化物，即可。此外，作為氧化物530c具有疊層結構的情況下的具體例子，可以舉出=In：Ga：Zn=4：2：3[原子個數比]和Ga：Zn=2：1[原子個數比]的疊層結構、In：Ga：Zn=4：2：3[原子個數比]和Ga：Zn=2：5[原子個數比]的疊層結構、In：Ga：Zn=4：2：3[原子個數比]和氧化鎵的疊層結構等。
此時，載子的主要路徑為氧化物530b。藉由使氧化物530a及氧化物530c具有上述結構，可以降低氧化物530a與氧化物530b的介面及氧化物530b與氧化物530c的介面的缺陷態密度。因此，介面散射對載子傳導的影響減少，從而電晶體535可以得到高通態電流及高頻率特性。此外，在氧化物530c具有疊層結構時，被期待降低上述氧化物530b和氧化物530c之間的介面的缺陷態密度的效果及抑制氧化物530c所具有的構成元素擴散到絕緣層550一側的效果。更明確而言，在氧化物530c具有疊層結構時，因為使不包含In的氧化物位於疊層結構的上方，所以可以抑制會擴散到絕緣層550一側的In。由於絕緣層550被用作閘極絕緣體，因此在In擴散在其中的情況下導致電晶體的特性不良。由此，藉由使氧化物530c具有疊層結構，可以提供可靠性高的顯示裝置。
作為氧化物530較佳為使用被用作氧化物半導體的金屬氧化物。例如，作為將成為氧化物530的通道形成區的金屬氧化物，較佳為使用其能帶間隙為2eV以上，較佳為2.5eV以上的金屬氧化物。如此，藉由使用能帶間隙較寬的金屬氧化物，可以減小電晶體的關態電流。藉由採用這種電晶體，可以提供低功耗的半導體裝置。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式5
本實施方式示出安裝有上述實施方式所示的記憶體裝置等的電子構件及電子裝置的一個例子。
á電子構件ñ
首先，參照圖16A和圖16B對組裝有記憶體裝置300的電子構件的例子進行說明。
圖16A示出電子構件700及安裝有電子構件700的基板(電路板704)的透視圖。圖16A所示的電子構件700是IC晶片，包括引線及電路部。電子構件700例如安裝於印刷電路板702。藉由組合多個該IC晶片並使其分別在印刷電路板702上電連接，由此完成電路板704。
作為電子構件700的電路部設置上述實施方式所示的記憶體裝置300。雖然圖16A中作為電子構件700的封裝採用QFP(Quad Flat Package：四面扁平封裝)，但是封裝的方式不侷限於此。
圖16B示出電子構件730的透視圖。電子構件730是SiP(System in package：系統封裝)或MCM(Multi Chip Module：多晶片封裝)的一個例子。在電子構件730中，封裝基板732(印刷電路板)上設置有插板(interposer)731，插板731上設置有半導體裝置735及多個記憶體裝置300。
電子構件730示出將記憶體裝置300用作寬頻記憶體(HBM: High Bandwidth Memory：高寬頻記憶體)的例子。另外，半導體裝置735可以使用CPU、GPU、FPGA等積體電路(半導體裝置)。
封裝基板732可以使用陶瓷基板、塑膠基板或玻璃環氧基板等。插板731可以使用矽插板、樹脂插板等。
插板731具有多個佈線能夠與端子間距不同的多個積體電路電連接。多個佈線由單層或多層構成。另外，插板731具有將設置於插板731上的積體電路與設置於封裝基板732上的電極電連接的功能。因此，有時也將插板稱為“重佈線基板(rewiring substrate)”或“中間基板”。另外，有時藉由在插板731中設置貫通電極，藉由該貫通電極使積體電路與封裝基板732電連接。另外，在使用矽插板的情況下，也可以使用TSV(Through Silicon Via：矽通孔)作為貫通電極。
作為插板731較佳為使用矽插板。由於矽插板不需要設置主動元件，所以可以以比積體電路更低的成本製造。矽插板的佈線形成可以在半導體製程中進行，樹脂插板更易於形成微細的佈線。
在HBM中，為了實現寬記憶體頻寬需要連接許多佈線。為此，要求安裝HBM的插板上能夠高密度地形成微細的佈線。因此，作為安裝HBM的插板較佳為使用矽插板。
另外，在使用矽插板的SiP或MCM等中，不容易發生因積體電路與插板間的膨脹係數的不同而導致的可靠性下降。另外，由於矽插板的表面平坦性高，所以設置在矽插板上的積體電路與矽插板間不容易產生連接不良。尤其較佳為將矽插板用於2.5D封裝(2.5D安裝)，其中多個積體電路橫著排放並配置於插板上。
另外，也可以與電子構件730重疊地設置散熱器(散熱板)。在設置散熱器的情況下，較佳為設置於插板731上的積體電路的高度一致。例如，在本實施方式所示的電子構件730中，較佳為使記憶體裝置300與半導體裝置735的高度一致。
為了將電子構件730安裝在其他的基板上，可以在封裝基板732的底部設置電極733。圖16B示出用焊球形成電極733的例子。藉由在封裝基板732的底部以矩陣狀設置焊球，可以實現BGA(Ball Grid Array：球柵陣列)安裝。另外，電極733也可以使用導電針形成。藉由在封裝基板732的底部以矩陣狀設置導電針，可以實現PGA(Pin Grid Array：針柵陣列)安裝。
電子構件730可以藉由各種安裝方式安裝在其他基板上，而不侷限於BGA及PGA。例如，可以採用SPGA(Staggered Pin Grid Array：交錯針柵陣列)、LGA (Land Grid Array：地柵陣列)、QFP(Quad Flat Package：四面扁平封裝)、QFJ(Quad Flat J-leaded package：四側J形引腳扁平封裝)或QFN(Quad Flat Non-leaded package：四側無引腳扁平封裝)等安裝方法。
á電子裝置ñ
接著，參照圖17對安裝有上述電子構件的電子裝置的例子進行說明。
機器人7100包括照度感測器、麥克風、照相機、揚聲器、顯示器、各種感測器(紅外線感測器、超聲波感測器、加速度感測器、壓電感測器、光感測器、陀螺儀感測器等)及移動機構等。電子構件730包括處理器等並具有控制這些週邊設備的功能。例如，電子構件700具有存儲感測器測得的資料的功能。
麥克風具有檢測使用者的聲音及周圍的聲音等音訊信號的功能。另外，揚聲器具有發出聲音及警告音等音訊信號的功能。機器人7100可以分析藉由麥克風輸入的音訊信號，從揚聲器發出所需要的音訊信號。機器人7100可以藉由使用麥克風及揚聲器與使用者交流。
照相機具有拍攝機器人7100的周圍的影像的功能。另外，機器人7100具有使用移動機構移動的功能。機器人7100可以藉由使用照相機拍攝周圍的影像而分析該影像，判斷移動時的障礙物的有無等。
飛行物7120包括螺旋槳、照相機及電池等，並具有自主飛行功能。電子構件730具有控制上述週邊設備的功能。
例如，照相機拍攝的影像資料儲存至電子構件700。電子構件730可以藉由分析影像資料，判斷移動時的障礙物的有無等。另外，利用電子構件730可以藉由電池的蓄電容量的變化推測電池的剩餘電量。
掃地機器人7140包括配置在頂面的顯示器、配置在側面的多個照相機、刷子、操作按鈕及各種感測器等。雖然未圖示，但是掃地機器人7140安裝有輪胎、吸入口等。掃地機器人7140可以自動行走，檢測垃圾，可以從底面的吸入口吸引垃圾。
例如，電子構件730可以藉由分析照相機所拍攝的影像，判斷牆壁、家具或步階等障礙物的有無。另外，在藉由影像分析檢測出佈線等可能會繞在刷子上的物體的情況下，可以停止刷子的旋轉。
汽車7160包括引擎、輪胎、制動器、轉向裝置、照相機等。例如，電子構件730根據導航資訊、速度、引擎的狀態、排檔的選擇狀態、制動器的使用頻率等資料，進行為了使汽車7160的行駛狀態最佳化的控制。例如，照相機拍攝的影像資料儲存至電子構件700。
電子構件700及/或電子構件730可以安裝在電視接收(TV)裝置7200、智慧手機7210、PC7220(個人電腦)、7230、遊戲機7240、遊戲機7260等中。
例如，設置在TV裝置7200內的電子構件730可以用作影像引擎。例如，電子構件730雜訊去除、解析度的上變頻(up-conversion)等影像處理。
智慧手機7210是可攜式資訊終端的一個例子。智慧手機7210包括麥克風、照相機、揚聲器、各種感測器及顯示部。電子構件730控制上述週邊設備。
PC7220、PC7230分別是筆記本型PC、桌上型PC的例子鍵盤7232及顯示器裝置7233可以以無線或有線連接到PC7230。遊戲機7240是可攜式遊戲機的例子。遊戲機7260是固定式遊戲機的例子。遊戲機7260以無線或有線與控制器7262連接。可以對控制器7262安裝電子構件700及/或電子構件730。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式6
在本實施方式中，說明使用上述實施方式所示的半導體裝置的記憶體裝置的應用例子。上述實施方式所示的半導體裝置例如可以應用於各種電子裝置(例如，資訊終端、電腦、智慧手機、電子書閱讀器終端、數位相機(也包括攝影機)、錄影再現裝置、導航系統等)的記憶體裝置。注意，這裡，電腦包括平板電腦、筆記型電腦、桌上型電腦以及大型電腦諸如伺服器系統。或者，上述實施方式所示的半導體裝置應用於記憶體卡(例如，SD卡)、USB記憶體、SSD(固態硬碟)等各種卸除式存放裝置。圖18A至圖18E示意性地示出卸除式存放裝置的幾個結構實例。例如，上述實施方式所示的半導體裝置加工為被封裝的記憶體晶片並用於各種記憶體裝置或卸除式存放裝置器。
圖18A是USB記憶體的示意圖。USB記憶體1100包括外殼1101、蓋子1102、USB連接器1103及基板1104。基板1104被容納在外殼1101中。例如，在基板1104上安裝有記憶體晶片1105及控制器晶片1106。可以將上述實施方式所示的半導體裝置組裝於基板1104的記憶體晶片1105等。
圖18B是SD卡的外觀示意圖，圖18C是SD卡的內部結構的示意圖。SD卡1110包括外殼1111、連接器1112及基板1113。基板1113被容納在外殼1111中。例如，在基板1113上安裝有記憶體晶片1114及控制器晶片1115。藉由在基板1113的背面一側也設置記憶體晶片1114，可以增大SD卡1110的容量。此外，也可以將具有無線通訊功能的無線晶片設置於基板1113。由此，藉由主機裝置與SD卡1110之間的無線通訊，可以進行記憶體晶片1114的資料的讀出及寫入。可以將上述實施方式所示的半導體裝置組裝於基板1113的記憶體晶片1114等。
圖18D是SSD的外觀示意圖，圖18E是SSD的內部結構的示意圖。SSD1150包括外殼1151、連接器1152及基板1153。基板1153被容納在外殼1151中。例如，在基板1153上安裝有記憶體晶片1154、記憶體晶片1155及控制器晶片1156。記憶體晶片1155為控制器晶片1156的工作記憶體，例如，可以使用DOSRAM晶片。藉由在基板1153的背面一側也設置記憶體晶片1154，可以增大SSD1150的容量。可以將上述實施方式所示的半導體裝置組裝於基板1153的記憶體晶片1154等。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
100‧‧‧半導體裝置
110‧‧‧電壓產生電路
120‧‧‧電壓保持電路
130‧‧‧溫度檢測電路
131‧‧‧溫度感測器
132‧‧‧類比-數位轉換電路
140‧‧‧電壓控制電路
145‧‧‧邏輯電路
146‧‧‧電壓產生電路
在圖式中：
圖1A和圖1B是說明半導體裝置的結構實例的圖；
圖2A和圖2B是說明電晶體的電特性的圖；
圖3A和圖3B是說明電壓產生電路的結構實例的圖；
圖4A至圖4C是說明電壓保持電路的結構實例的圖；
圖5是說明溫度檢測電路的結構實例的圖；
圖6A至圖6C是說明相對於溫度變化的電壓VBias的變化例的圖；
圖7是說明半導體裝置的工作例的時序圖；
圖8是說明記憶體裝置的結構實例的圖；
圖9是說明單元陣列的結構實例的圖；
圖10A至圖10E是說明記憶單元的結構實例的電路圖；
圖11是說明記憶體裝置的結構實例的圖；
圖12是說明記憶體裝置的結構實例的圖；
圖13A至圖13C是說明電晶體的結構實例的圖；
圖14A至圖14C是說明電晶體的結構實例的圖；
圖15A至圖15C是說明電晶體的結構實例的圖；
圖16A和圖16B是說明電子構件的一個例子的圖；
圖17是說明電子裝置的一個例子的圖；
圖18A至圖18E是說明記憶體裝置的應用例的圖。

Claims (5)

  1. 一種半導體裝置，包括： 第一電路、第二電路、第三電路、第四電路和輸出端子， 其中，該第一電路被配置為對該第二電路供給電壓， 該第二電路被配置為對該輸出端子供給第一電壓並保持該輸出端子的電壓， 該第三電路被配置為獲取溫度資訊並將對應於該溫度資訊的數位信號供給至該第四電路， 該第四電路被配置為輸出對應於該數位信號的第二電壓， 並且，該輸出端子的電壓為該第一電壓與該第二電壓的和。
  2. 根據申請專利範圍第1項之半導體裝置，其中該輸出端子與電晶體的背閘極電連接。
  3. 根據申請專利範圍第1或2項之半導體裝置，其中該電晶體的半導體層包含氧化物半導體。
  4. 根據申請專利範圍第1至3中任一項之半導體裝置，其中該第四電路包括多個電容器，並且該多個電容器分別與該輸出端子電連接。
  5. 根據申請專利範圍第4項之半導體裝置，其中該多個電容器分別具有不同的電容值。
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