TW201943261A

TW201943261A - 固體攝像裝置

Info

Publication number: TW201943261A
Application number: TW108104350A
Authority: TW
Inventors: 佐藤守; 加藤昭彦; 大池祐輔
Original assignee: 日商索尼半導體解決方案公司
Priority date: 2018-04-04
Filing date: 2019-02-11
Publication date: 2019-11-01
Also published as: KR20200138737A; US20210144326A1; US12302017B2; EP3780581A1; CN111886857A; EP3780581B1; US20230041457A1; CN111886857B; EP3780581A4; JPWO2019193799A1; US11553148B2; WO2019193799A1; TWI797250B; KR102673020B1; DE112019001793T5; JP7316262B2

Abstract

本發明係於讀出對應於一對像素各者之浮動擴散區域之電位差之信號之固體攝像裝置中，提高圖像資料之畫質。
於像素部設置各自包含複數個像素之複數個列。讀出列選擇部每當經過特定週期時選擇複數個列之任一者作為讀出列，使讀出列內之複數個像素各者產生對應於受光量之信號電位。參照列選擇部每當經過特定週期時自上述複數個列中選擇與上次不同之列作為此次之參照列，使上述參照列內之複數個像素各者產生特定之參照電位。讀出電路部讀出對應於信號電位與參照電位之差之電壓信號。

Description

固體攝像裝置

本技術係關於一種固體攝像裝置。詳細而言，係關於讀出對應於一對像素各者之電位差之信號之固體攝像裝置。

自先前以來，於攝像裝置等中係使用CMOS(Complementary Metal Oxide Semiconductor，互補型金屬氧化半導體)影像感測器。例如，提案有一種將有效像素與虛設像素各者之浮動擴散區域之電位差放大並讀出之差動放大型CMOS影像感測器(例如參照專利文獻1。)。此處，有效像素係設有光電二極體之像素，虛設像素係未設置光電二極體之像素。虛設像素配置於排列有有效像素之區域之周圍之虛設列等，每當選擇有效像素列時選擇同一虛設列。而且，於所選擇之有效像素列及虛設列中，讀出對應於相同行之有效像素及虛設像素各者之浮動擴散區域之電位差之信號。
[先前技術文獻]
[專利文獻]

[專利文獻1]日本專利特開2008-271280號公報

[發明所欲解決之問題]

於上述先前技術中，藉由將電位差放大，而可於暗處等中以高感度讀出圖像資料。但，由於每當讀出有效像素列時選擇同一虛設列，故產生於該虛設列之固定圖案雜訊出現於全部有效像素列，於圖像資料顯現稱為條紋之橫紋。而且，有因該條紋等而導致圖像資料之畫質降低之問題。

本技術係鑒於此種狀況而創造者，其目的係於讀出對應於一對像素各者之浮動擴散區域之電位差之信號之固體攝像裝置中，提高像素資料之畫質。
[解決問題之技術手段]

本技術係用以消除上述問題而完成者，其第1態樣係一種固體攝像裝置，其具備：像素部，其設有各自包含複數個像素之複數個列；讀出列選擇部，其每當經過特定週期時選擇上述複數個列之任一者作為讀出列，使上述讀出列內之上述複數個像素各者產生對應於受光量之信號電位；參照列選擇部，其每當經過上述特定週期時自上述複數個列之中選擇與上次不同之列作為此次之參照列，使上述參照列內之上述複數個像素各者產生特定之參照電位；及讀出電路部，其讀出對應於上述信號電位與上述參照電位之差之信號。藉此，獲得讀出對應於信號電位與參照電位之差之信號之作用。

又，於第1態樣中，亦可為進而具備產生特定之亂數之亂數產生部，上述參照列選擇部基於上述亂數選擇上述參照列。藉此，獲得讀出對應於隨機之參照列與讀出列之差之信號之作用。

又，於該第1態樣中，亦可為上述複數個列含有包含進行光電轉換之有效像素之有效像素列及包含不進行光電轉換之虛設像素之虛設像素列，上述讀出列選擇部選擇上述有效像素列之任一者作為上述讀出列，上述參照列選擇部選擇上述虛設像素列之任一者作為上述參照列。藉此，獲得讀出對應於虛設列與讀出列之差之信號之作用。

又，於該第1態樣中，亦可為上述複數個列含有包含進行光電轉換之有效像素之有效像素列，上述讀出列選擇部選擇上述有效像素列之任一者作為上述讀出列，上述參照列選擇部選擇上述有效像素列中與上述讀出列不同之列作為上述參照列。藉此，獲得讀出對應於不同於讀出列之參照列與該讀出列之差之信號之作用。

又，於該第1態樣中，上述參照列選擇部亦可選擇於與特定方向垂直之方向上相鄰於上述讀出列之有效像素列作為上述參照列。藉此，獲得讀出對應於相鄰於讀出列之參照列與該讀出列之差之信號之作用。

又，於該第1態樣中，上述參照列選擇部亦可選擇於與上述特定方向垂直之方向上相對於上述讀出列之特定之相對位置之上述有效像素列作為上述參照列。藉此，獲得讀出對應於相對於讀出列之特定之相對位置之參照列與該讀出列之差之信號之作用。

又，於該第1態樣中，亦可為上述讀出列選擇部選擇任一有效像素列作為上述讀出列，上述參照列選擇部選擇於與上述特定方向垂直之方向上相對於上述讀出列之特定之相對位置之上述有效像素列作為上述參照列。藉此，獲得讀出對應於任一有效像素列與一對參照列之差之信號之作用。

又，於該第1態樣中，亦可為上述讀出列選擇部選擇不共有電荷電壓轉換部之一對有效像素列作為上述讀出列，上述參照列選擇部選擇分別共有上述電荷電壓轉換部之2對有效像素列作為上述參照列。藉此，獲得讀出對應於一對有效像素列與2對參照列之差之信號之作用。

又，於該第1態樣中，亦可為上述讀出列選擇部選擇不共有電荷電壓轉換部之一對有效像素列作為上述讀出列，上述參照列選擇部選擇共有上述電荷電壓轉換部之一對有效像素列作為上述參照列。藉此，獲得讀出對應於一對有效像素列與一對參照列之差之信號之作用。

又，於該第1態樣中，亦可為上述特定週期為水平同步信號之週期，上述參照列選擇部每當經過頻率低於上述水平同步信號之特定之垂直同部信號之週期時，選擇與對應於上次之上述讀出列之上述參照列不同之列作為上述參照列。藉此，獲得讀出對應於每當經過垂直同部信號之週期時與上次不同之參照列與讀出列之差之信號之作用。

又，於第1態樣中，亦可為上述讀出列內之上述複數個像素各者具備對應於來自複數個輸入通道各者之輸入信號而設置、且將經由取樣保持電路而輸入之上述輸入信號放大之讀出側放大電晶體；上述參照列內之上述複數個像素各者具備與上述讀出側放大電晶體之各者成對之參照側放大電晶體；於上述讀出側放大電晶體側之取樣保持電路，設定上述讀出側放大電晶體之輸出作為負反饋，於上述參照側放大電晶體側之取樣保持電路，設定任意之電壓。

又，於該第1態樣中，亦可為上述複數個像素各者構成為包含：光電轉換部；傳輸電晶體，其傳輸經上述光電轉換部光電轉換後之電荷；電荷電壓轉換部，其將藉由上述傳輸電晶體傳輸之電荷轉換成電壓信號；及重置電晶體，其重置上述電荷電壓轉換部。

又，於該第1態樣中，亦可為上述複數個像素各者進而具有選擇上述像素之選擇電晶體，上述選擇電晶體選擇含有上述讀出側放大電晶體之讀出像素、與含有上述參照側放大電晶體之參照像素之任意之對。

又，於該第1態樣中，亦可為以行單位讀出含有上述參照側放大電晶體之參照像素。

又，於該第1態樣中，亦可為於含有上述參照側放大電晶體之參照像素中，將上述傳輸電晶體及上述電荷電壓轉換部與進行信號之蓄積及讀出之有效像素相同地構成。

又，於該第1態樣中，上述複數個像素各者可進行源極隨耦型讀出，上述讀出電路部亦可進而具備切換源極隨耦型讀出與差動型放大讀出的切換部。

又，於該第1態樣中，上述讀出電路部亦可進而具有切換部，其切換含有上述讀出側放大電晶體之讀出像素、與含有上述參照側放大電晶體之參照像素。

又，於該第1態樣中，亦可為上述讀出電路部於藉由與上述參照側放大電晶體之差動對而讀出於上述讀出側放大電晶體中經由上述傳輸電晶體讀出之信號後，將上述讀出側放大電晶體及上述參照側放大電晶體之接線互補地切換，藉由與切換前之上述讀出側放大電晶體之差動對，讀出於切換前之上述參照側放大電晶體中經由上述傳輸電晶體讀出之信號。

又，於該第1態樣中，上述切換部亦可將進行信號之蓄積及讀出之有效像素附近之有效像素設為含有上述參照側放大電晶體之參照像素。

又，於該第1態樣中，亦可為複數個參照側放大電晶體將其全部或一部分之源極側、汲極側或源極側與汲極側兩者接線。

又，於第1態樣中，亦可為上述讀出列內之上述複數個像素各者具備對應於來自複數個輸入通道各者之輸入信號而設置，將經由取樣保持電路輸入之上述輸入信號放大之讀出側放大電晶體，上述參照列內之上述複數個像素各者具備與上述讀出側放大電晶體各者成對之參照側放大電晶體，複數個參照側放大電晶體將其全部或一部分之源極側、汲極側或源極側與汲極側兩者接線。

又，於該第1態樣中，亦可為上述輸入通道包含於矩陣狀地二維配置於像素陣列部之像素中，上述複數個像素各者構成為含有：光電轉換部；傳輸電晶體，其傳輸經上述光電轉換部光電轉換後之電荷；電荷電壓轉換部，其將藉由上述傳輸電晶體傳輸之電荷轉換成電壓信號；及重置電晶體，其重置上述電荷電壓轉換部。

又，於該第1態樣中，亦可為上述像素各者進而具有選擇上述像素之選擇電晶體，上述選擇電晶體選擇含有上述讀出側放大電晶體之讀出像素、與含有上述參照側放大電晶體之參照像素之任意的對。

又，於該第1態樣中，亦可為以行單位讀出含有上述參照側放大電晶體之參照像素，接線有上述參照側放大電晶體之上述參照像素之數與含有上述讀出側放大電晶體之讀出像素之數相同，或少於上述讀出像素之數。

又，於該第1態樣中，亦可為於含有上述參照側放大電晶體之參照像素中，上述傳輸電晶體及上述電荷電壓轉換部係與進行信號之蓄積及讀出之有效像素相同地構成。

又，於該第1態樣中，上述複數個像素各者可進行源極隨耦型讀出，上述讀出電路部亦可進而具有切換源極隨耦型讀出與差動型放大讀出的切換部。

又，於該第1態樣中，上述讀出電路部亦可進而具有切換含有上述讀出側放大電晶體之讀出像素、與含有上述參照側放大電晶體之參照像素的切換部。

又，於該第1態樣中，亦可於藉由與上述參照側放大電晶體之差動對讀出於上述讀出側放大電晶體中經由上述傳輸電晶體讀出之信號後，將上述讀出側放大電晶體及上述參照側放大電晶體之接線互補地切換，而藉由與切換前之上述讀出側放大電晶體之差動對，讀出於切換前之上述參照側放大電晶體中經由上述傳輸電晶體讀出之信號。

又，於第1態樣中，亦可為上述輸入信號經由取樣保持電路被輸入至上述讀出側放大電晶體及上述參照側放大電晶體；於上述讀出側放大電晶體側之取樣保持電路設定上述差動放大電路之輸出作為負反饋，於上述參照側放大電晶體側之取樣保持電路設定任意之電壓。

又，於該第1態樣中，上述讀出電路部亦可進而具備開關，其於接通狀態之情形時，將上述複數個參照側放大電晶體之全部或一部分之源極側、汲極側或源極側與汲極側之兩者接線。藉此，獲得藉由開關之控制，將放大電晶體之全部或一部分之源極側或汲極側接線之作用。

又，本技術之第2態樣係一種固體攝像裝置，其具備：像素部，其設有各自進行光電轉換之複數個有效像素、及各自不進行光電轉換之複數個遮光列；有效像素列選擇部，其將上述複數個有效像素中之一對有效像素之一者設為讀出有效像素，使該讀出有效像素產生對應於受光量之電位，且將上述一對有效像素之另一者設為參照有效像素，使該參照有效像素產生特定之電位；遮光像素列選擇部，其將上述複數個遮光像素中之一對遮光像素之一者設為讀出遮光像素，使該讀出遮光像素產生對應於暗電流之電位，且將上述一對遮光像素之另一者設為參照遮光像素，使該參照遮光像素產生特定之電位；及讀出電路，其讀出對應於上述讀出有效像素之電位與將上述參照有效像素及上述參照遮光像素各者之電位平均化而得之電位之差的信號，並且讀出對應於上述讀出遮光像素之電位與上述平均化而得之電位之差的信號。藉此，獲得讀出對應於讀出遮光像素之電位與平均化而得之電位之差的信號之作用。
[發明之效果]

根據本技術，於讀出對應於一對像素各者之浮動擴散區域之電位差之信號之固體攝像裝置中，可獲得可提高圖像資料之畫質之優良效果。再者，此處所記載之效果並非為限定性者，亦可為本揭示中記載之任一種效果。

以下，對用以實施本技術之形態(以下稱為實施形態)進行說明。說明藉由以下順序進行。
1.本技術之概要
2.固體攝像裝置之構成
3.第1實施形態：以外部施加及負反饋設定重置電壓之構成
4.第2實施形態：橫連接參照側放大電晶體之構成
5.第3實施形態：選擇有效像素列作為參照列之例
6.第4實施形態：逐列讀出，選擇1個FD列作為參照列之例
7.第5實施形態：以2列為單位讀出，選擇一對FD列作為參照列之例
8.第6實施形態：以2列為單位讀出，選擇1個FD列作為參照列之例
9.第7實施形態：選擇虛設列作為參照列之例
10.第8實施形態：選擇與上次不同之虛設列作為參照列之例
11.第9實施形態：選擇與上次不同之有效像素列作為參照列之例
12.第10實施形態：修正黑位準之偏移之例
13.變化例
14.電子機器之構成
15.固體攝像裝置之使用例
16.向移動體之應用例

＜1.本技術之概要＞
CMOS影像感測器中，一般係於矩陣狀二維排列於像素陣列部之單位像素(以下亦稱為像素)，具有作為光電轉換部之光電二極體(PD)、將經光電二極體光電轉換後之電子進行電壓轉換之浮動擴散區域(FD：Floating Diffusion)、及將於浮動擴散區域(FD)所得之電壓作為閘極輸入之放大電晶體，進行使用該放大電晶體之源極隨耦型電路之讀出(以下，稱為源極隨耦型讀出)。

另一方面，有像素相同之構成，且進行源極接地電路之讀出之構成，或進行差動放大電路之讀出(以下稱為差動型放大讀出)之構成(例如參照上述專利文獻1)。

但，於像素中，光電二極體所產生之電子以對應於FD節點之寄生電容之每1電子之電壓轉換效率(μV/e^－ )轉換成電壓。經由放大電晶體，自二維配置於像素陣列部之像素讀出對應於該信號電子數之FD節點之電壓振幅∆Vfd。

此時，雜訊與讀出之信號重疊。作為該雜訊之主要產生源，例如有如圖1所示者。

即，存在：像素900內之放大電晶體914所產生之雜訊Vn_pix(μVrms)；將自二維配置之像素經由垂直信號線(VSL)922讀出之電壓放大等之類比電路(AFE：Analog Front End，類比前端)931所產生之雜訊Vn_afe(μVrms)；及類比數位轉換電路(ADC：Analog Digital Converter，類比數位轉換器)932所產生之雜訊Vn_adc(μVrms)。

以下之說明中，雜訊Vn_pix定義為輸入換算成於FD節點所產生之電壓雜訊者，雜訊Vn_afe定義為換算成於垂直信號線922所產生之電壓雜訊者，雜訊Vn_adc定義為換算成於類比數位轉換電路932之輸入節點所產生之雜訊者。

源極隨耦型讀出之構成中，由於垂直信號線(VSL)922之電壓振幅∆Vvsl相對於FD節點之電壓振幅∆Vfd之增益Asf成為0.8～1.0倍，故滿足下述式(1)之關係。

∆Vvsl=Asf×∆Vfd…(1)

此處，將FD節點之電子電壓轉換之轉換效率(μV/e^－ )設為ηfd。即，將垂直信號線922之電子電壓轉換之轉換效率設為(μV/e^－ )設為ηvsl之情形時，滿足下述式(2)之關係。

ηvsl=Asf×ηfd…(2)

又，若將信號電子數設為Nsig_e，則可藉由下述式(3)之關係表示。

∆Vvsl=ηvsl×Nsig_e=ηfd×Asf×Nsig_e…(3)

再者，此處，為簡單起見，於類比電路(AFE)931中，不進行電壓放大，即，將增益設為1倍，將與AD轉換之輸出重疊之雜訊換算成於垂直信號線922所產生之電壓雜訊，若設為Vn_total(μVrms)，則成為Vn_adc、Vn_afe及Afd×Vn_pix之和(均方)。

此表示Vn_total之雜訊相對於電子數Nsig_e之VSL信號振幅∆Vvsl重疊。此處，自畫質之觀點而言，重要的是何種程度之雜訊相對於某信號電子數重疊，故若將雜訊換算成FD雜訊之電子數(單位：e-rms)，則滿足下述式(4)之關係。
[數1]

但，於式(4)中，根據上述式(2)，成為ηvsl=Asf×ηfd之關係，故若增大Asf，則可減小Vn_adc及Vn_afe之影響。又，若增大ηfd，則可減小Vn_adc、Vn_afe及Vn_pix之影響。

Asf如上述為源極隨耦電路之電壓增益，一般為0.8～1.0，邏輯上為1.0以下，故其改善較困難。ηfd係由自FD節點所見之寄生電容之合計Cfd規定者，滿足下述式(5)之關係。

ηfd=e/Cfd…(5)

但，於式(5)中，e係基本電荷，係1.602×10^－ ¹⁹ 庫侖之常數。為了削減電容以降低雜訊，有物理極限，進而為縮小像素間距，若採用複數個像素共有電晶體之構造，則Cfd變大，更難增大ηfd。

再者，圖2作為配置於像素陣列部之像素之一例，表示於像素900-11、像素900-12、像素900-21及像素900-22之各像素未進行像素共有，而於各像素獨立讀出信號之情形之構成。

又，圖3係表示於像素900-11、像素900-12、像素900-21及像素900-22之4個像素進行像素共有，像素900-11之浮動擴散區域(FD)921及放大電晶體914亦於其他像素中使用之情形之構成。

如此，於源極隨耦型讀出之構成中，由於Asf值為1倍左右，故於微細像素中，若無法增大ηfd，則ηVsl亦無法較大地設計，結果導致雜訊無法降低。

另一方面，差動型放大讀出包含例如如圖4所示之構成。

即，於差動型放大讀出之構成中，垂直信號線(VSL)922之電壓振幅∆Vvsl之增益Adif係由FD節點之寄生電容Cfd之一部分即與VSL節點之寄生電容量Cgd決定。再者， Cgd不僅包含電晶體之寄生電容，還有亦包含為調整增益Adif而以配線電容等特意附加之電容之情形。

此種差動型放大讀出之構成中，將差動放大電路之開環增益設為Av之情形時，滿足下述式(6)之關係。

ηvsl=e/{Cgd+Cfd/Av}…(6)

同樣地，若將差動型放大讀出之構成之總雜訊換算成FD節點之電子數，則滿足下述式(7)之關係。
[數2]

由該式(7)之關係而明白，只要增大ηvsl或ηfd，即可降低雜訊。

此處，若將圖1之源極隨耦型讀出之構成之式(4)及圖4之差動型放大讀出之構成之式(7)進行比較，則對於Vn_adc及Vn_afe，可謂如下所述。

即，於式(4)中，ηvsl根據式(2)，具有ηvsl=Asf×ηfd之關係，再者，由於Asf最大為1.0，故下述式(8)之關係成立。

ηvsl≦ηfd=e/Cfd…(8)

另一方面，於式(7)中，ηvsl根據式(6)，具有ηvsl=e/{Cgd+Cfd/Av}之關係，再者，一般而言，由於Av成為數10～100左右，故可抑制Cfd之影響，下述式(9)之關係成立。

ηvsl≒e/Cgd…(9)

如此，於源極隨耦型讀出之構成中，由式(8)之關係而言，於難以縮小Cfd之狀況下，無增大ηvsl之手段。

相對於此，於差動型放大讀出之構成中，式(9)之關係中，由於Cgd係Cfd之一部分，因此為小於Cfd之值，如圖4所示，係寄生於放大電晶體914之電容，故即使採用複數個像素共有電晶體之構造(圖3)，亦不會成為電容削減之障礙。

即，差動型放大讀出之構成較源極隨耦型讀出之構成可將ηvsl設為更大值，於雜訊之觀點上有利。另一方面，先前之差動型放大讀出之構成有2個問題。

第1，基準電位即初始FD電位需要設定成可傳輸來自光電二極體(PD)等光電轉換部911之電荷之電壓，且為讀出充分之信號電荷，需要設定成可確保振幅之動態範圍之電壓。

圖4所示之電路構成中，初始FD電位愈高，對於電荷之傳輸愈有利，可傳輸較多信號電荷，但另一方面，初始FD電位愈低，輸出電壓之振幅可取愈大。再者，作為光電轉換部911之光電二極體(PD)之極性相反之情形時，分別相反之電位設定較有利。

因此，重要的是設定可進行來自光電轉換部911之電荷傳輸，且像素之輸出電壓之振幅可取得較大之初始FD電位。

但，於差動放大電路中，由於放大增益較高，故因元件特性或電源、溫度等之不均，輸入信號之不均被放大，結果變為較大輸出信號之不均成為問題。尤其於重置時，若較大輸入信號進入，則導致重置之輸出位準脫離可讀出之電壓範圍而變得不穩定。

此處，於上述專利文獻1中，揭示有每像素於重置時使輸出位準反饋至輸入來規定初始FD電位，藉此可抑制元件特性或電源、溫度等之不均，但該重置時之浮動擴散區域(FD)之電位位準係由電流鏡電晶體、讀出電晶體及負載MOS電晶體之接通電阻之比規定者。而且，若規定該等電晶體之尺寸及驅動電流，則將會大致唯一地規定電位位準。

尤其，讀出電晶體係配置於構成像素陣列部之像素內之電晶體，難以自由調整其尺寸，一般而言，難以控制兼顧來自光電二極體之電荷傳輸及像素之輸出電壓之振幅之初始FD電位設定。

另一方面，如圖5A所示，差動型放大讀出中，若重置動作結束，根據驅動信號RST將重置電晶體913設為斷開狀態，則FD電位及VSL電位成為如圖5B所示之關係。

即，若將重置電晶體913設為斷開狀態，則浮動擴散區域(FD)921自外部配線被電性切斷，成為浮動狀態(浮動狀態)，但主要藉由與重置電晶體913之閘極電極之電容耦合，將浮動擴散區域(FD)921之FD電位向低位準側下推。將該重置電晶體913之接通狀態及斷開狀態之切換中之FD電位之變動量∆V稱為重置饋通FD。

而且，差動型放大讀出之情形時，若讀出側與參照側之重置饋通量大幅不同，則其差分被放大至增益倍輸出至垂直信號線(VSL)922，故導致脫離可讀出之電壓範圍，初始信號位準變得不穩定。

如此，於差動型放大讀出之構成中，不僅需要實現高轉換效率(放大率)，並且抑制因重置饋通所致之重置位準脫離可讀出範圍，而且亦需要決定最佳之初始FD電位。此為第1問題。

第2，於差動型放大讀出之構成中，最終雜訊之總和因追加差動對之參照側之電晶體，而僅變大像素內之放大電晶體產生之雜訊之量。

此處，若著眼於雜訊Vn_pix，則於圖1之源極隨耦型讀出之構成之式(4)，及圖4之差動型放大讀出之構成之式(7)中，ηfd均成為e/Cfd，故ηfd無差。

但，於圖4所示之差動型放大讀出之構成中，亦重疊有參照側之放大電晶體產生之雜訊，故對應於此而雜訊成為2倍。如此，差動型放大讀出之構成與源極隨耦型讀出之構成相比，作為總雜訊而言，Vn_pix成分成為2倍，自雜訊之觀點而言較為不利。此為第2問題。

本揭示之技術(本技術)提案用以解決上述第1問題及第2問題之手段。

即，對於第1問題，於差動型放大讀出之構成中設為如下構成，即，將參照像素之重置電壓設為外部施加，且讀出像素之重置電壓係自垂直信號線進行負反饋，藉此不僅可實現高轉換效率(放大率)，並且抑制因重置饋通所致之重置位準脫離可讀出範圍，而且亦可將重置時之讀出像素之FD電位控制在期望值。

又，對於第2問題，於差動型放大讀出之構成中，將參照像素之放大電晶體之源極側、汲極側或源極側與汲極側兩者之節點於像素陣列部之各行間連接(接線)，藉此可實現高轉換效率(放大率)，並且抑制雜訊增加。

以下，藉由第1實施形態及第2實施形態說明本技術之具體內容。即，以用以解決第1問題之第1手段說明第1實施形態，以用以解決第2問題之第2手段說明第2實施形態。

再者，用以解決第1問題之第1手段及用以解決第2問題之第2手段可藉由其單獨之手段解決問題，亦可將一手段與另一手段組合。

即，藉由將第1手段與第2手段組合，不僅可解決第1問題，亦可解決第2問題，其結果可獲得雙方之效果。同樣地，藉由將第2手段與第1手段組合，亦可解決第1問題，其結果可獲得雙方之效果。

＜2.固體攝像裝置之構成＞
(固體攝像裝置之構成例)
圖6係表示應用本技術之固體攝像裝置之一實施形態之構成例之圖。

圖6之CMOS影像感測器10係使用CMOS(Complementary Metal Oxide Semiconductor，互補型金屬氧化半導體)之固體攝像裝置之一例。CMOS影像感測器10經由光學透鏡系統(未圖示)取入來自被攝體之入射光(像光)，以像素單位將成像於攝像面上之入射光之光量轉換成電性信號並作為像素信號輸出。

圖6中，CMOS影像感測器10構成為包含像素陣列部11、垂直驅動部12、行讀出電路部13、行信號處理部14、水平驅動部15、系統控制部16、信號處理部17及資料儲存部18。

該等像素陣列部11、垂直驅動部12、行讀出電路部13、行信號處理部14、水平驅動部15、系統控制部16、信號處理部17及資料儲存部18形成於同一或電性連接之複數個積層半導體基板(晶片)上。

於像素陣列部11以矩陣狀二維排列有單位像素(像素)，該單位像素(像素)具有將對應於入射光量之電荷量進行光電轉換並蓄積於內部且可作為信號進行輸出之光電轉換部(例如光電二極體)。

再者，於像素陣列部11，除了有效像素(有效像素)外，存在包含以矩陣狀二維配置有不具備進行光電轉換之光電二極體之構造之虛設像素、或除了將受光面遮光切斷來自外部之光入射以外與有效像素等價之遮光像素之區域之情形。

又，以下之說明中，有將對應於入射光量之電荷量之光電荷僅描述為「電荷」，將單位像素僅描述為「像素」之情形。

於像素陣列部11，進而相對於矩陣狀之像素排列，沿著圖之左右方向(像素列之像素之排列方向)於每列形成有像素驅動線31，沿著圖之上下方向(像素行之像素之排列方向)於每一行形成有垂直像素配線32。像素驅動線31之一端係連接於與垂直驅動部12之各列對應之輸出端。

行讀出電路部13至少包含對像素陣列部11內之選擇列像素針對每一行供給恆定電流之電路、構成高增益放大器之電流鏡電路、及讀出模式切換開關，與像素陣列部11內之選擇像素內之電晶體一起構成放大器，將光電荷信號轉換成電壓信號輸出至垂直像素配線32。

垂直驅動部12係由移位暫存器或位址解碼器等構成，且將像素陣列部11之各像素以全像素同時或列單位等進行驅動之像素驅動部。該垂直驅動電路部12對於其具體構成省略圖示，但成為具有讀出掃描系統、消去掃描系統、或一次消去、一次傳輸之構成。

讀出掃描系統為了自像素讀出信號，而以列單位依序選擇掃描像素陣列部11之像素。於列驅動(捲簾式快門動作)之情形時，關於消去，係對由讀出掃描系統進行讀出掃描之讀出列，較該讀出掃描提前快門速度之時間量先行進行消去掃描。

又，全域曝光(全域快門動作)之情形係較一次傳輸提前快門速度之時間量先行進行一次消去。藉由該消去，自讀出列之像素之光電轉換元件消去(重置)多餘之電荷。而且，藉由多餘電荷之消去(重置)，進行所謂之電子快門動作。

此處，所謂電子快門動作，係指捨棄不久前滯留於光電轉換元件中之多餘的光電荷，而開始新的曝光(開始光電荷之蓄積)之動作。藉由讀出掃描系統之讀出動作而讀出之信號係與不久前之讀出動作或電子快門動作之後入射之光量對應者。

於列驅動之情形時，自不久前之讀出動作之讀出時序或電子快門動作之消去時序至此次之讀出動作之讀出時序之期間，成為像素之光電荷之蓄積時間(曝光期間)。於全域曝光之情形時，自一次消去至一次傳輸之時間成為蓄積時間(曝光期間)。

自藉由垂直驅動部12選擇掃描之像素列之各像素輸出之像素信號係通過垂直像素配線32之各者供給於行信號處理部14。行信號處理部14係針對像素陣列部11之每一像素行，對自選擇列之各像素通過垂直像素配線32輸出之像素信號進行特定之信號處理，並且暫時保持信號處理後之像素信號。

具體而言，作為信號處理，行信號處理部14至少進行雜訊去除處理、例如相關雙重取樣(CDS：Correlated Double Sampling)處理。藉由該行信號處理部14之相關雙重取樣，去除重置雜訊或放大電晶體之閾值不均等像素固有之固定圖案雜訊。再者，行信號處理部14除了雜訊去除處理外，亦可具有例如A/D(Analog/Digital：類比/數位)轉換功能，將信號位準以數位信號輸出。

水平驅動部15係由移位暫存器或位址解碼器等構成，且依序選擇與行信號處理部14之像素行對應之單位電路。藉由該水平驅動部15之選擇掃描，將經行信號處理部14信號處理後之像素信號依序輸出於信號處理部17。

系統控制部16係由產生各種時序信號之時序產生器等構成，且基於在時序產生器所產生之各種時序信號進行垂直驅動部12、行信號處理部14及水平驅動部15等之驅動控制。

CMOS影像感測器10進而具備信號處理部17及資料儲存部18。信號處理部17係至少具有加算處理功能，對自行信號處理部14輸出之像素信號進行加算處理等各種信號處理。資料儲存部18係於在信號處理部17進行信號處理時，暫時儲存該處理所需要之資料。

對於該等信號處理部17及資料儲存部18，亦可為設置於與CMOS影像感測器10不同之基板之外部信號處理部，例如DSP(Digital Signal Processor：數位信號處理器)或利用軟體之處理，亦可搭載於與CMOS影像感測器10相同之基板上。

(像素之構成例)
接著，參照圖7針對矩陣狀二維配置於圖6之像素陣列部11之像素100之電路構成例進行說明。

於圖7中，像素100由光電轉換部111、傳輸電晶體112、重置電晶體113、放大電晶體114及選擇電晶體115構成。又，於像素100形成有浮動擴散區域(FD：Floating Diffusion)121。

又，於像素100中，於垂直驅動部12連接有一端連接之像素驅動線31即SEL驅動線、RST驅動線及TRG驅動線，以及於行讀出電路部13連接有一端連接之垂直像素配線32即垂直信號線22、垂直重置輸入線61及垂直電流供給線62。

作為光電轉換部111之光電二極體之陽極接地，光電二極體之陰極連接於傳輸電晶體112之源極。傳輸電晶體112之汲極分別連接於重置電晶體113之源極及放大電晶體114之閘極，該連接點構成浮動擴散區域(FD)121。

又，重置電晶體113之汲極連接於垂直重置輸入線61，放大電晶體114之源極連接於垂直電流供給線62。放大電晶體114之汲極連接於選擇電晶體115之源極，選擇電晶體115之汲極連接於垂直信號線(VSL)22。

傳輸電晶體112之閘極、重置電晶體113之閘極及選擇電晶體15之閘極經由像素驅動線31(TRG驅動線、RST驅動線及SEL驅動線)，分別連接於垂直驅動部12(圖6)，分別供給作為驅動信號之脈衝。

接著，針對圖7所示之像素100之基本功能進行說明。

重置電晶體113根據自垂直驅動部12(圖6)供給之驅動信號RST，將蓄積於浮動擴散區域(FD)121之電荷之排出接通/斷開。

例如，若重置電晶體113被供給H(High，高)位準之驅動信號RST，則浮動擴散區域(FD)121通過垂直重置輸入線61箝位於施加之電壓，將蓄積於浮動擴散區域(FD)121之電荷排出(重置)。又，若對重置電晶體113供給L(Low，低)位準之驅動信號RST，則浮動擴散區域(FD)121與垂直重置輸入線61電性切斷，成為浮動狀態。

另一方面，光電轉換部111將入射光進行光電轉換，產生並蓄積對應於其光量之電荷。傳輸電晶體112按照自垂直驅動部12(圖6)供給之驅動信號TRG，將自光電轉換部111向浮動擴散區域(FD)121之電荷之傳輸接通/斷開。

例如，若傳輸電晶體112被供給H位準之驅動信號TRG，則將蓄積於光電轉換部111之電荷傳輸至浮動擴散區域(FD)121，若被供給L位準之驅動信號TRG，則停止電荷之傳輸。再者，於傳輸電晶體112停止向浮動擴散區域(FD)121之電荷之傳輸之期間，光電轉換之電荷蓄積於光電轉換部111。

浮動擴散區域(FD)121具備蓄積自光電轉換部111經由傳輸電晶體112傳輸而來之電荷之功能，於重置電晶體113斷開之浮動狀態下，對應於該蓄積之電荷量，調變浮動擴散區域(FD)121之電位。

放大電晶體114作為將連接於其閘極之浮動擴散區域(FD)121之電位變動設為輸入信號之放大器工作，其輸出電壓信號經由選擇電晶體115輸出至垂直信號線22。

選擇電晶體115按照自垂直驅動部12(圖6)供給之驅動信號SEL，將來自放大電晶體114之電壓信號向垂直信號線22之輸出接通/切斷。

例如，若選擇電晶體115被供給H位準之驅動信號SEL，則將電壓信號輸出至垂直信號線22，若被供給L位準之驅動信號SEL，則停止電壓信號之輸出。藉此，於連接有複數個像素100之垂直信號線22中，可僅取出已選擇之像素100之輸出。

如此，像素100根據自垂直驅動部12(圖6)供給之驅動信號(TRG、RST、SEL)而被驅動。

＜3.第1實施形態＞
接著，一面參照圖8至圖24，一面針對作為第1實施形態之如下構成進行說明，即，藉由差動型放大讀出，不僅實現高轉換效率(放大率)，並且抑制因重置饋通所致之重置位準脫離可讀出範圍，亦用以將重置時之讀出像素之FD電位控制在期望值。

(差動像素讀出電路之構成例)
圖8係表示第1實施形態之差動像素讀出電路之構成例之電路圖。

於圖8中，差動像素讀出電路50由進行信號電荷之讀出之讀出像素100S、賦予無信號電荷之基準電壓之參照像素100R、包含PMOS(Positive-channel Metal-Oxide Semiconductor，正通道金屬氧化物半導體)電晶體之電流鏡電路51、及對像素供給恆定電流之負載MOS電路52構成。

讀出像素100S除了光電二極體(PD)等光電轉換部111S以外，還具有例如傳輸電晶體112S、重置電晶體113S、放大電晶體114S、及選擇電晶體115S之4個像素電晶體。

作為光電轉換部111S之光電二極體係其一端即陽極電極接地，其另一端即陰極電極連接於傳輸電晶體112S之源極。傳輸電晶體112S之汲極分別連接於重置電晶體113S之源極及放大電晶體114S之閘極，該連接點構成浮動擴散區域(FD)121S。

重置電晶體113S之汲極連接於讀出側垂直重置輸入線61S。放大電晶體114S之源極連接於讀出側垂直電流供給線62S。放大電晶體114S之汲極連接於選擇電晶體115S之源極，選擇電晶體115S之汲極連接於讀出側垂直信號線22S。

對傳輸電晶體112S之閘極、重置電晶體113S之閘極及選擇電晶體115S之閘極，經由像素驅動線31(圖6)連接垂直驅動部12(圖6)，分別供給作為驅動信號(TRG1、RST1、SEL1)之脈衝。

此處，讀出側垂直信號線22S連接於讀出側垂直重置輸入線61S、電流鏡電路51之讀出側PMOS電晶體511S之汲極、及該差動像素讀出電路50之輸出端子53。

又，讀出側垂直重置輸入線61S連接於讀出側垂直信號線22S，且連接於所選擇之讀出像素100S之浮動擴散區域121S，即放大電晶體114S之輸入端子，當重置電晶體113S接通時，將該差動像素讀出電路50之輸出信號負反饋。

參照像素100R除了光電二極體(PD)等光電轉換部111R以外，還具有例如傳輸電晶體112R、重置電晶體113R、放大電晶體114R、及選擇電晶體115R之4個像素電晶體。

作為光電轉換部111R之光電二極體係其一端即陽極電極接地，其另一端即陰極電極連接於傳輸電晶體112R之源極。傳輸電晶體112R之汲極分別連接於重置電晶體113R之源極及放大電晶體114R之閘極，該連接點構成浮動擴散區域(FD)121R。

重置電晶體113R之汲極連接於參照側垂直重置輸入線61R。放大電晶體114R之源極連接於參照側垂直電流供給線62R。放大電晶體114R之汲極連接於選擇電晶體115R之源極，選擇電晶體115R之汲極連接於參照側垂直信號線22R。

對傳輸電晶體112R之閘極、重置電晶體113R之閘極及選擇電晶體115R之閘極，經由像素驅動線31(圖6)連接垂直驅動部12(圖6)，分別供給作為驅動信號(TRG2、RST2、SEL2)之脈衝。

此處，參照側垂直信號線22R連接於電流鏡電路51之參照側PMOS電晶體511R之汲極及閘極、以及讀出側PMOS電晶體511S之閘極。

又，參照側垂直重置輸入線61R連接於電源Vrst，於重置時，對通過該配線選擇之參照像素100R之浮動擴散區域121R，即放大電晶體114R之輸入端子施加任意之輸入電壓信號。

讀出側垂直電流供給線62S及參照側垂直電流供給線62R以連接點(Vcom)互相連接後，連接於固定電流源即負載MOS電路52。

具有如上構成之差動像素讀出電路50中，讀出像素100S之放大電晶體114S、及參照像素100R之放大電晶體114R構成差動放大器(差動放大電路)，由此對應於以讀出像素100S之光電轉換部111S檢測出之信號電荷之電壓信號經由輸出端子53輸出。

(差動像素之驅動例)
接著，參照圖9之時序圖，針對構成圖8所示之差動像素讀出電路50之像素之驅動例進行說明。

再者，圖9之上段係表示於讀出像素100S中，分別施加於選擇電晶體115S、重置電晶體113S、傳輸電晶體112S之閘極之驅動信號SEL1、RST1、TRG1之時序圖。

又，圖9之下段係表示於參照像素100R中，分別施加於選擇電晶體115R、重置電晶體113R、傳輸電晶體112R之閘極之驅動信號TRG2、RST2、SEL2之時序圖。再者，於圖9中，將時間之方向設為自圖中之左側朝向右側之方向。

首先，於時刻t1至時刻t2期間，若施加H位準之脈衝作為驅動信號RST1及驅動信號TRG1，則蓄積於讀出像素100S之光電轉換部111S及浮動擴散區域121S之電荷藉由重置電晶體113S排出。

藉此，目前為止蓄積於光電轉換部111S之電荷被消去，於時刻t至時刻t25期間，新自來自被攝體之光獲得之電荷將蓄積於光電轉換部111S。

接著，於時刻t3至時刻t7期間，若於所選擇之讀出像素100S及參照像素100R，將驅動信號SEL1、SEL2自L位準切換成H位準，則自放大電晶體114S及放大電晶體114R之源極向積極，自負載MOS電路52供給電流。

藉此，將所選擇之讀出像素100S之浮動擴散區域121S之FD電位設為輸入電壓信號之差動放大電路動作，對讀出側垂直信號線22S輸出經放大之電壓信號。該狀態於時刻t7，持續至驅動信號SEL1、SEL2自H位準切換成L位準為止。

再者，於時刻t1至時刻t3期間，參照像素100R之驅動信號SEL2、RST2、TRG2無助於讀出像素100S之信號讀出。

再者，於時刻t3至時刻t4期間，若施加H位準之脈衝作為驅動信號RST1及驅動信號RST2，則於讀出像素100S及參照像素100R，將蓄積於浮動擴散區域121S及浮動擴散區域121R之電荷排出，將信號位準初始化(重置)。

此時，差動像素讀出電路50之輸出端子53通過讀出側垂直重置輸入線61S及重置電晶體113S，電性連接於差動像素讀出電路50之輸入之一即讀出像素100S之浮動擴散區域121S。

其結果，於差動像素讀出電路50中，由於輸出端子53負反饋至一輸入側之浮動擴散區域121S而成為虛擬接地狀態，故以外部施加固定於電源Vrst之另一輸入側之浮動擴散區域121R與浮動擴散區域121S及輸出端子53成為相同電位。

接著，於時刻t4至時刻t5期間，若施加L位準之脈衝作為驅動信號RST1及驅動信號RST2，則於讀出像素100S及參照像素100R中，浮動擴散區域121S與讀出側垂直重置輸入線61S電性切斷，浮動擴散區域121R與參照側垂直重置輸入線61R電性切斷，分別成為浮動狀態。

此時，由於讀出像素100S之浮動擴散區域121S及參照像素100R之浮動擴散區域121R為大致等價之構造，故重置斷開時之電位變動(重置饋通)亦大致相同，浮動擴散區域121S之FD電位及浮動擴散區域121R之FD電位進行大致相同之移動。

因此，來自差動像素讀出電路50之輸出端子53之輸出幾乎未自重置接通時之電壓Vrst變化，該狀態成為差動放大讀出之重置狀態(初始狀態)，該輸出位準設為重置位準(初始位準)。該重置狀態於時刻t5持續至進行信號電荷之傳輸為止，讀出作為重置位準之電壓。

接著，於時刻t5至時刻t6期間，若脈衝狀施加讀出像素100S之驅動信號TRG1，則蓄積於讀出像素100S之光電轉換部111S之電荷藉由傳輸電晶體112S傳輸至浮動擴散區域121S。

並且，於讀出像素100S中，藉由該傳輸之電荷而調變浮動擴散區域121S，若將其作為電壓信號輸入於放大電晶體114S之閘極，則對應於蓄積電荷量之電壓信號輸出至讀出側垂直信號線22S。該信號讀出狀態於時刻t7持續至驅動信號SEL1、SEL2成為L位準為止，於該期間讀出作為信號位準之電壓。

再者，於行信號處理部14(圖6)中，進行藉由取如此讀出之重置位準與信號位準之差分而去除雜訊之相關雙重取樣處理，讀出已去除雜訊之像素信號。

(差動像素讀出電路之其他電路構成例)
(A)將讀出像素及參照像素配置於同一列
圖10係表示將讀出像素及參照像素配置於同一列之情形之構成之電路圖。

圖10係表示於差動像素讀出電路50A中，使用將自拍攝時之被攝體所得之信號蓄積及讀出之有效像素且接近於讀出像素100S之同一列之像素作為配置於像素陣列部11之參照像素100R之例。

此時，有效像素除了信號之蓄積及讀出外，還可切換成參照像素100R，例如可一面藉由像素驅動線31(圖6)及行讀出電路部13(圖6)之切換開關而調換讀出像素100S及參照像素100R之像素對，一面掃描位址對像素陣列部11讀出二維配置之所有有效像素。

再者，於圖10之像素陣列部11中，讀出像素100S及參照像素100R係於同一列左右相鄰配置，但亦可於讀出像素100S與參照像素100R間插入與差動驅動無關之像素。

該情形時，可減少每1行之縱貫配線(垂直信號線22、垂直重置輸入線61及垂直電流供給線62)與AD轉換器之數量，但需要獨立驅動同一列之2個像素之驅動信號(TRG、RST)，故需要增加橫貫像素陣列部11之像素驅動線31之每1列之數量。

又，於圖10之像素陣列部11中，於同一列左右相鄰之讀出像素100S與參照像素100R亦可調換。

(B)將讀出像素及參照像素配置於同一行
圖11係表示將讀出像素及參照像素配置於同一行之情形之構成之電路圖。

圖11係表示於差動像素讀出電路50B中，使用將自拍攝時之被攝體所得之信號蓄積及讀出之有效像素且接近於讀出像素100S之同一行之像素作為配置於像素陣列部11之參照像素100R之例。

此時，有效像素除了信號之蓄積及讀出以外，還可切換成參照像素100R，例如可一面藉由像素驅動線31(圖6)及行讀出電路部13(圖6)之切換開關而調換讀出像素100S及參照像素100R之像素對，一面掃描位址而對像素陣列部11讀出二維配置之所有有效像素。

再者，於圖11之像素陣列部11中，讀出像素100S及參照像素100R係於同一列上下相鄰配置，但亦可於讀出像素100S與參照像素100R間插入與差動驅動無關之像素。

該情形時，橫貫像素陣列部11之像素驅動線31之每1列之數量不增加，但需要增加每1行之縱貫配線(垂直信號線22、垂直重置輸入線61及垂直電流供給線62)及AD轉換器之數量。

又，於圖11之像素陣列部11中，於同一列上下相鄰之讀出像素100S及參照像素100R亦可調換。

(C)將讀出像素及參照像素配置於不同列及行
圖12中表示讀出像素及參照像素雖接近，但配置於不同列及行之情形之構成之電路圖。

圖12係表示於差動像素讀出電路50C中，使用將自拍攝時之被攝體所得之信號蓄積及讀出之有效像素、且接近於讀出像素100S但列及行不同之像素作為配置於像素陣列部12之參照像素100R之例。

再者，於圖12之像素陣列部11中，讀出像素100S及參照像素100R係對角且最接近配置，但亦可於讀出像素100S與參照像素100R間插入與差動驅動無關之像素。

該情形時，每1行之縱貫配線(垂直信號線22、垂直重置輸入線61及垂直電流供給線62)與圖10所示之構成相同，但因需要將第1非對角像素100-1與第2非對角像素100-2之像素對、即非活性之非對角之像素對、讀出像素100S及參照像素100R之驅動信號(SEL、TRG、RST)獨立驅動，故需要增加橫貫像素陣列部11之像素驅動線31之每1列之數量。

又，於圖12之像素陣列部11中，列及行不同且相鄰之讀出像素100S及參照像素100R亦可調換。

(D)於每一行配置參照專用像素
圖13係表示於每一行配置參照專用像素之情形之構成之電路圖。

圖13係表示於差動像素讀出電路50D中，以作為配置於像素陣列部11之參照像素100R之於每一行配置之參照專用像素，及二維配置之進行信號讀出之有效像素構成像素對(差動對)之例。

此處，於像素陣列部11中，參照像素100R係參照專用像素，且係與在其周邊針對每一行配置之有效像素等價之像素。又，於像素陣列部11中，二維配置之所有有效像素藉由像素驅動線31僅作為讀出像素100S掃描，並讀出其信號。

(D)於每一行配置參照專用虛設像素
圖14係表示於每一行配置參照專用虛設像素之情形之構成之電路圖。

圖14係表示於差動像素讀出電路50E中，以作為配置於像素陣列部11之參照像素100R之於每一行配置之參照專用虛設像素、及二維配置之進行信號讀出之有效像素構成像素對(差動對)之例。

此處，於像素陣列部11中，參照像素100R係參照專用虛設像素，且係顯示與在其周邊針對每一行配置之有效像素相同之重置饋通特性之模擬像素。又，於像素陣列部11中，二維配置之所有有效像素藉由像素驅動線31僅作為讀出像素100S掃描，並讀出其信號。

此處，參照像素100R作為參照專用虛設像素，例如可設為對有效像素實施遮光之像素，或不具備光電二極體等光電轉換部111R之像素。

再者，作為參照像素100R，可設為除了對有效像素實施遮光，或不具備光電轉換部111R以外之構成，具有與作為有效像素之讀出像素100S相同之佈局構成之像素。又，作為參照像素100R，成為與作為有效像素之讀出像素100S不同之佈局構成，但亦可設為以重置饋通特性與讀出像素100S相同之方式進行調整之模擬像素。

(F)使用共射共基放大型電流鏡電路之構成
圖15係表示使用共射共基放大型電流鏡電路之構成之電路圖。

圖15係表示於差動像素讀出電路50F中，構成共射共基放大型電流鏡電路54作為行讀出電路部13之電流鏡電路之例。

於圖15之差動像素讀出電路50F中，與圖8所示之差動像素讀出電路50相比，於上段之行讀出電路部13中，取代電流鏡電路51，設有共射共基放大型電流鏡電路54。

於共射共基放大型電流鏡電路54中，與讀出側PMOS電晶體541S與參照側PMOS電晶體541R之對一起設置有讀出側PMOS電晶體542S與參照側PMOS電晶體542R之對，構成共射共基放大型電流鏡電路。

即，讀出側PMOS電晶體541S之汲極與讀出側PMOS電晶體542S之源極連接，讀出側PMOS電晶體542S之汲極連接於輸出端53及讀出側垂直信號線22S。

另一方面，參照側PMOS電晶體541R之汲極連接於參照側PMOS電晶體541R之閘極、讀出側PMOS電晶體541S之閘極、及參照側PMOS電晶體542R之源極。又，參照側PMOS電晶體542R之汲極連接於參照側PMOS電晶體542R之閘極、讀出側PMOS電晶體542S之閘極、及參照側垂直信號線22R。

(G)可切換讀出像素與參照像素之構成
圖16及圖17係表示可切換讀出像素與參照像素之構成之電路圖。

圖16係表示作為差動像素讀出電路50G-1而言之藉由行讀出電路部13之開關SW切換前之配置於像素陣列部11之像素之構成例。另一方面，圖17係表示作為差動像素讀出電路部50G-2而言之藉由行讀出電路部13之開關SW切換後之配置於像素陣列部11之像素之構成例。

於圖16之差動像素讀出電路50G-1中，例示有二維配置於像素陣列部11之像素中相鄰配置於同一列之第1像素100-1及第2像素100-2。又，於上段之行讀出電路部13中，藉由開關SW1至SW8進行開關動作，而於像素陣列部11中，第1像素100-1設為讀出像素100S，第2像素100-2設為參照像素100R。

另一方面，於圖17之差動像素讀出電路50G-2中，上段之行讀出電路部13中，藉由開關SW1至SW8進行開關動作，而於像素陣列部11中，第1像素100-1設為參照像素100R，第2像素100-2設為讀出像素100S。

即，於差動像素讀出電路50G中，藉由上段之行讀出電路部13之開關SW1至SW8進行開關動作，而於像素陣列部11中，將第1像素100-1自讀出像素100S(圖16)切換成參照像素100R(圖17)，將第2像素100-2自參照像素100R(圖16)切換成讀出像素100S(圖17)。

換言之，於差動像素讀出電路50G中，可說藉由切換設置於上段之行讀出電路部13之開關SW1至SW8，雖然形成差動對之像素對(差動對)之關係相同，但讀出像素100S之構成與參照像素100R之構成被調換。

(可切換之像素之驅動例)
此處，參照圖18之流程圖，針對圖16及圖17所示之可切換之像素之驅動例進行說明。

再者，圖18之上段係表示於第1像素100-1、第2像素100-2中，分別施加於選擇電晶體115、重置電晶體113、傳輸電晶體112之閘極之驅動信號SEL1、RST1、TRG1及驅動信號SEL2、RST2、TRG2之時序圖。

另一方面，圖18之下段係表示於上段之行讀出電路部13中表示開關SW1至SW8之接通/斷開之時序之SW1至SW8之時序圖。再者，於圖18中，將時間之方向設為自圖中之左側朝向右側之方向。

首先，於時刻t1至時刻t2期間，開關SW8成為接通狀態，進而，若施加H位準之脈衝作為驅動信號RST1及驅動信號TRG1，則將蓄積於第1像素100-1之光電轉換部111及浮動擴散區域121之電荷排出。

藉此，於第1像素100-1中，目前為止蓄積於光電轉換部111之電荷被消去，於時刻t1至時刻t7期間，新自來自被攝體之光獲得之電荷蓄積於光電轉換部111。

接著，於時刻t3至時刻t4期間，開關SW5成為接通狀態，若施加H位準之脈衝作為驅動信號RST2及驅動信號TRG2，則將蓄積於第2像素100-2之光電轉換部111及浮動擴散區域121之電荷排出。

藉此，於第2像素100-2中，目前為止蓄積於光電轉換部111之電荷被消去，於時刻t1至時刻t12期間，新自來自被攝體之光獲得之電荷蓄積於光電轉換部111。

接著，於時刻t5至時刻t14期間，若於所選擇之第1像素100-1及第2像素100-2將驅動信號SEL1、SEL2自L位準切換成H位準，則自第1像素100-1及第2像素100-2之放大電晶體114之源極向汲極，自負載MOS電路52供給電流。

進而，於時刻t5至時刻t9期間，若將開關SW2、SW3、SW5、SW8設為接通狀態，則所選擇之第1像素100-1及第2像素100-2、行讀出電路部13之電流鏡電路51，與將讀出像素100S設為第1像素100-1，將參照像素100R設為第2像素100-2之差動像素讀出電路(例如，圖8之差動像素讀出電路50)等價。

藉此，將所選擇之第1像素100-1及第2像素100-2之浮動擴散區域121之FD電位差設為輸入電壓信號放大並輸出至垂直信號線22。

接著，於時刻t5至時刻t6期間，若施加H位準之脈衝作為驅動信號RST1及驅動信號RST2，則於第1像素100-1及第2像素100-2，將蓄積於浮動擴散區域121之電荷排出，將信號位準初始化(重置)。

該重置狀態持續至時刻t7為止，於該期間，讀出作為第1像素100-1之重置位準之電壓。

於時刻t7至時刻t8期間，若施加H位準之脈衝作為驅動信號TRG1，則於第1像素100-1中，將蓄積於光電轉換部111之電荷藉由傳輸電晶體112傳輸至浮動擴散區域121。

而且，於第1像素100-1中，藉由該傳輸之電荷而調變浮動擴散區域121，若將其作為電壓信號輸入於放大電晶體114之閘極，則對應於蓄積電荷量之電壓信號輸出至垂直信號線22。

該信號讀出狀態於時刻t9持續至開關SW2、SW3、SW5、SW8成為斷開狀態為止，於該期間，讀出作為第1像素100-1之信號位準之電壓。

接著，於時刻t10至時刻t14期間，若將開關SW1、SW4、SW6、SW7設為接通狀態，則所選擇之第1像素100-1及第2像素100-2、行讀出電路部13之電流鏡電路51，與將讀出像素100S設為第2像素100-2，將參照像素100R設為第2像素100-2之差動像素讀出電路(例如，圖8之差動像素讀出電路50)等價。

接著，於時刻t10至時刻t11期間，若施加H位準之脈衝作為驅動信號RST1及驅動信號RST2，則於第1像素100-1及第2像素100-2，將蓄積於浮動擴散區域121之電荷排出，將信號位準初始化(重置)。

該重置狀態持續至時刻t12為止，於該期間，讀出作為第2像素100-2之重置位準之電壓。

於時刻t12至時刻t13期間，若施加H位準之脈衝作為驅動信號TRG2，則於第2像素100-2中，將蓄積於光電轉換部111之電荷藉由傳輸電晶體112傳輸至浮動擴散區域121。

而且，於第1像素100-2中，藉由該傳輸之電荷而調變浮動擴散區域121，若將其作為電壓信號輸入於放大電晶體114之閘極，則對應於蓄積電荷量之電壓信號輸出至垂直信號線22。

該信號讀出狀態於時刻t14持續至開關SW1、SW4、SW6、SW7成為斷開狀態為止，於該期間，讀出作為第2像素100-2之信號位準之電壓。

再者，於行信號處理部14(圖6)中，對於第1像素100-1及第2像素100-2之各者，進行藉由取如此讀出之重置位準與信號位準之差分而去除雜訊之相關雙重取樣處理，讀出已去除雜訊之像素信號。

(H)可切換SF模式與差動模式之構成
但，為獲得高轉換效率，差動型放大讀出較佳為例如於明時，以動態範圍較大之源極隨耦型讀出進行讀出。即，有可藉由適當切換源極隨耦型讀出(以下稱為SF模式)與差動型放大讀出(以下稱為差動模式)，而進行更佳讀出之情形。

圖19至圖21係表示可切換SF模式與差動模式之構成之電路圖。

圖19係表示作為像素讀出電路50H-1而言之藉由行讀出電路部13之開關SW切換成SF模式之配置於像素陣列部11之像素之構成例。另一方面，圖20及圖21係表示作為像素讀出電路50H-2、50H-3而言之藉由行讀出電路部13之開關SW切換成差動模式之配置於像素陣列部11之像素之構成例。

於圖19之像素讀出電路50H-1中，例示二維配置於像素陣列部11之像素中相鄰配置於同一列之第1像素100-1及第2像素100-2。

於圖19之像素讀出電路50H-1中，行讀出電路部13之開關SW0、SW11至SW17、SW21至SW27進行開關動作而轉移至SF模式，藉此對第1像素100-1及第2像素100-2獨立進行源極隨耦型讀出。

再者，於圖19之像素讀出電路50H-1中，電路之配線中以粗線所強調之部分係SF模式下之動作時設為有效之部分。

另一方面，於圖20之像素讀出電路50H-2中，行讀出電路部13之開關SW0、SW11至SW17、SW21至SW27進行開關動作而轉移至差動模式，藉此於像素陣列部11中，將第1像素100-1設為讀出像素100S，將第2像素100-2設為參照像素100R，進行第1像素100-1之差動型放大讀出。

再者，於圖20之像素讀出電路50H-2中，電路之配線中以粗線所強調之部分係SF模式下之動作時設為有效之部分。

又，於圖21之像素讀出電路50H-3中，行讀出電路部13之開關SW0、SW11至SW17、SW21至SW27進行開關動作而轉移至差動模式，藉此於像素陣列部11中，將第1像素100-1設為參照像素100R，將第2像素100-2設為讀出像素100S，進行第2像素100-2之差動型放大讀出。

再者，於圖21之像素讀出電路50H-3中，電路之配線中以粗線所強調之部分係差動模式下之動作時設為有效之部分。

如此，於像素讀出電路50H中，藉由行讀出電路部13之開關SW0、SW11至SW17、SW21至SW27進行開關動作，而於像素陣列部11中，將第1像素100-1除了切換成對應於SF模式之像素(圖19)以外，還切換成對應於差動模式之讀出像素100S(圖20)或參照像素100R(圖21)，將第2像素100-2除了切換成對應於SF模式之像素(圖19)以外，還切換成對應於差動模式之參照像素100R(圖20)或讀出像素100S(圖21)。

換言之，於像素讀出電路50H中，藉由切換設置於行讀出電路部13之開關SW0、SW11至SW17、SW21至SW27，不僅於進行源極隨耦型讀出，而且於進行差動型放大讀出時，亦可調換形成差動對之像素對(差動對)之構成。

(SF模式之驅動例)
此處，參照圖22之流程圖，針對切換成圖19所示之SF模式之像素之驅動例進行說明。

再者，圖22之上段係表示於第1像素100-1、第2像素100-2中，分別施加於選擇電晶體115、重置電晶體113、傳輸電晶體112之閘極之驅動信號SEL1、RST1、TRG1及驅動信號SEL2、RST2、TRG2之時序圖。

另一方面，圖22之下段係表示於行讀出電路部13中，表示開關SW0、SW11至SW17、及SW21至SW27之接通/斷開之時序之SW0、SW11至SW17、SW21至SW27之時序圖。再者，於圖22中，時間之方向設為自圖中之左側朝向右側之方向。

但，為方便說明，以圖22之時序圖與上述圖18所示之時序圖基本對應之方式描述，但於圖22之驅動例中，尤其於時刻t至時刻t35期間及時刻t10至時刻t14期間之驅動無助於第1像素100-1及第2像素100-2之讀出之方面，與圖18之驅動例不同。

首先，於時刻t1至時刻t2期間，開關SW17、SW27成為接通狀態，進而，若施加H位準之脈衝作為驅動信號RST1、RST2及驅動信號TRG1、TRG2，則將蓄積於第1像素100-1及第2像素100-2之光電轉換部111及浮動擴散區域121之電荷排出。

藉此，於第1像素100-1及第2像素100-2中，目前為止蓄積於光電轉換部111之電荷被消去，於時刻t1至時刻t7期間，新自來自被攝體之光獲得之電荷蓄積於光電轉換部111。

接著，於時刻t5至時刻t9期間，若於所選擇之第1像素100-1及第2像素100-2，將驅動信號SEL1、SEL2自L位準切換成H位準，則自第1像素100-1及第2像素100-2之放大電晶體114之源極向汲極，自負載MOS電路52供給電流。

進而，於時刻t5至時刻t9期間，若將開關SW12、SW14、SW27及開關SW22、SW24、SW27設為接通狀態，且將其以外之開關SW設為斷開狀態，則所選擇之第1像素100-1及第2像素100-2之讀出電路與源極隨耦型讀出電路成為等價。

藉此，於所選擇之第1像素100-1及第2像素100-2中，將浮動擴散區域121之FD電位設為輸入電壓信號放大並輸出至垂直信號線22。

接著，於時刻t5至時刻t6期間，若施加H位準之脈衝作為驅動信號RST1及驅動信號RST2，則於第1像素100-1及第2像素100-2中，將蓄積於浮動擴散區域121之電荷排出，將信號位準初始化(重置)。

該重置狀態持續至時刻t7為止，於該期間，讀出作為第1像素100-1及第2像素100-2之重置位準之電壓。

於時刻t7至時刻t8期間，若施加H位準之脈衝作為驅動信號TRG1及驅動信號TRG2，則於第1像素100-1及第2像素100-2中，將蓄積於光電轉換部111之電荷藉由傳輸電晶體112傳輸至浮動擴散區域121。

而且，於第1像素100-1及第2像素100-2中，藉由該傳輸之電荷而調變浮動擴散區域121，若將其作為電壓信號輸入於放大電晶體114之閘極，則對應於蓄積電荷量之電壓信號輸出至垂直信號線22。

該信號讀出狀態於時刻t9持續至開關SW12、SW14、SW17及開關SW22、SW24、SW27設為斷開狀態為止，於該期間，讀出作為第1像素100-1及第2像素100-2之信號位準之電壓。

(差動模式之驅動例)
接著，參照圖23之時序圖，針對切換成圖20及圖21所示之差動模式之像素之驅動例進行說明。

再者，圖23之上段係表示於第1像素100-1、第2像素100-2中，分別施加於選擇電晶體115、重置電晶體113、傳輸電晶體112之閘極之驅動信號SEL1、RST1、TRG1及驅動信號SEL2、RST2、TRG2之時序圖。

另一方面，圖23之下段係表示於行讀出電路部13中，表示開關SW0、SW11至SW17、SW21至SW27之接通/斷開之時序之SW0、SW11至SW17、SW21至SW27之時序圖。再者，於圖23中，時間之方向設為自圖中之左側朝向右側之方向。

但，為方便說明，以圖23之時序圖與上述圖18所示之時序圖基本對應之方式描述，但圖23之驅動例與圖18之驅動例相比，不僅需要切換讀出像素100S與參照像素100R，而且亦需要切換SF模式與差動模式，故開關SW之數量增加，其開關控制不同。

即，於圖23之時序圖中，施加H位準之脈衝作為驅動信號SEL1、RST1、TRG1及驅動信號SEL2、RST2、TRG2之時序與圖18之流程圖相同。

另一方面，於圖23之時序圖中，於時刻t5至時刻t9期間，開關SW0、SW11至SW17及開關SW21至SW27中，開關SW0、SW13、SW15、SW21、SW23、SW26成為接通狀態，其以外之開關成為斷開狀態。藉此，於像素陣列部11中，將第1像素100-1設為讀出像素100S，將第2像素100-2設為參照像素100R，進行第1像素100-1之差動型放大讀出。

又，於圖23之時序圖中，於時刻t10至時刻t14期間，開關SW0、SW11至SW17及開關SW21至SW27中，開關SW0、SW11、SW13、SW16、SW23、SW25成為接通狀態，其以外之開關SW成為斷開狀態。藉此，於像素陣列部11中，將第1像素100-1設為參照像素100R，將第2像素100-2設為讀出像素100S，進行第2像素100-2之差動型放大讀出。

如上所述，於像素讀出電路50H中，於行讀出電路部13中，可藉由開關SW0、SW11至SW17及開關SW21至SW27進行開關動作，而容易地切換差動模式下之讀出與SF模式下之讀出。因此，例如可於明時切換成動態範圍較大之源極隨耦型讀出。

(以第1實施形態之構成所得之效果)
接著，一面參照圖24，一面說明作為第1實施形態採用以外部施加及負反饋設定重置電壓之構成而獲得之效果。

再者，圖24之上段係表示於讀出像素100S中，分別施加於選擇電晶體115S、重置電晶體113S、傳輸電晶體112S之閘極之驅動信號SEL1、RST1、TRG1之時序圖。

又，圖24之中段係表示於參照像素100R中，分別施加於選擇電晶體115R、重置電晶體113R、傳輸電晶體112R之閘極之驅動信號TRG2、RST2、SEL2之時序圖。

由於圖24之上段及中段之時序圖與上述圖9所示之時序圖相同，故適當省略其說明，但圖24之時序圖之下段係表示VVRD、VFD、VVSL、VCOM之電壓波形之時序圖。

但，VVRD表示施加於垂直重置輸入線(VRD)61之電壓之波形，V表示浮動擴散區域(FFDD)121之FD電壓(FD電位)之波形，VVSL表示施加於連接於輸出端子53之垂直信號線(VSL)22之電壓(VSL電位)之波形，VCOM表示施加於連接於負載MOS電路52之垂直電流供給線62之電壓之波形。

此處，若著眼於時刻t3至時刻t4期間，則當施加H位準之脈衝作為驅動信號RST1及驅動信號RST2時，於讀出像素100S及參照像素100R，將蓄積於浮動擴散區域121S及浮動擴散區域121R之電荷排出，將信號位準初始化(重置)。

此時，於差動像素讀出電路50中，輸出端子53通過讀出側垂直重置輸入線61S及重置電晶體113S，電性連接於浮動擴散區域121S。其結果，於差動像素讀出電路50中，由於輸出端子53負反饋於一輸入側之浮動擴散區域121S而成為虛擬接地狀態，故以外部施加固定於電源Vrst之另一輸入側之浮動擴散區域121R、浮動擴散區域121S及輸出端子53成為相同電位。

其後，於時刻t4至時刻t5期間，若施加L位準之脈衝作為驅動信號RST1及驅動信號RST2，則於讀出像素100S及參照像素100R中，浮動擴散區域121S與讀出側垂直重置輸入線61S電性切斷，浮動擴散區域121R與參照側垂直重置輸入線61R電性切斷，分別成為浮動狀態。

因此，來自差動像素讀出電路50之輸出端子53之輸出幾乎不自重置接通時之電壓Vrst變化，該狀態成為差動放大讀出之重置狀態(初始狀態)，該輸出位準設為重置位準(初始位準)。該重置狀態於時刻t5持續至進行信號電荷之傳輸為止，讀出作為重置位準之電壓。

如此，藉由進行差動放大讀出，而可實現高轉換效率(放大率)，並且可抑制因重置饋通所致之重置位準脫離可讀出範圍，但於第1實施形態中，進而採用以外部施加及負反饋設定重置電壓之構成，藉此可將重置時讀出像素100S之FD電位(FD電壓)控制在期望值。

例如，於高轉換效率(放大率)之放大電路中，已知動作點對於傳輸不利，但藉由將讀出像素100S之電位控制在期望值，而可進行自光電轉換部111S之電荷傳輸，且可設定將像素之輸出電壓之振幅取較大之初始FD電壓。

以上，已針對第1實施形態進行說明。

＜4.第2實施形態＞
接著，一面參照圖25至圖32，一面針對作為第2實施形態之藉由差動型放大讀出而實現高轉換效率(放大率)，並且用以抑制雜訊增加之構成進行說明。

(像素讀出電路之構成例)
圖25係表示第2實施形態之像素讀出電路之構成例之電路圖。

於圖25中，像素讀出電路由配置於像素陣列部11之像素100、包含PMOS電晶體511之電流鏡電路51及對像素供給恆定電流之負載MOS電路52構成。

於像素陣列部11中，若以像素100-ij表示像素100之i列j行，則像素100-11除了具有光電二極體(PD)等光電轉換部111以外，還具有例如傳輸電晶體112、重置電晶體113、放大電晶體114、及選擇電晶體115之4個像素電晶體。

於像素100-11中，重置電晶體113之汲極連接於重置輸入線61-1。放大電晶體114之源極連接於垂直電流供給線62-1。放大電晶體114之汲極連接於選擇電晶體115S之源極，選擇電晶體115之汲極連接於垂直信號線22-1。

對傳輸電晶體112之閘極、重置電晶體113之閘極及選擇電晶體115之閘極，經由像素驅動線31(圖6)連接垂直驅動部12(圖6)，分別供給作為驅動信號(TRGi、RSTi、SELi)之脈衝。

又，像素100-12與像素100-11同樣地，除了具有光電轉換部111以外，還具有4個像素電晶體，但對傳輸電晶體112、重置電晶體113及選擇電晶體115之閘極供給驅動信號(TRGj、RSTj、SELj)之方面不同。

即，於像素陣列部11中，各像素100包含相同構成，但供給於傳輸電晶體112、重置電晶體113及選擇電晶體115之閘極之驅動信號例如於奇數行之像素與偶數行之像素不同。

更具體而言，對奇數行像素100-1或像素100-13供給驅動信號(TRGi、RSTi、SELi)，對偶數行像素100-12或像素100-14供給驅動信號(TRGj、RSTj、SELj)。

此處，於圖25之像素讀出電路設置開關SFEN、開關DAEN、開關DAS1及開關DAS2，藉由該等開關進行接通/斷開之開關動作，而切換SF模式與差動模式。

又，於圖25之像素讀出電路，於上段及下段設置開關DAHZ，藉由上段之開關DAHZ成為接通狀態，而以橫連接將包含PMOS電晶體511之對之電流鏡電路51之偏壓電壓連接。另一方面，藉由下段之開關DAHZ成為接通狀態，而以橫連接將由NMOS(Negative-Channel Metal Oxide Semiconductor，負通道金氧化物半導體)電晶體等構成之負載MOS電路52之恆定電流源節點連接

再者，針對切換成差動模式之情形之像素讀出電路之構成，參照後述之圖26及圖27之電路圖進行說明，該驅動例係參照後述之圖29之時序圖進行說明。又，針對切換成SF模式之情形之像素讀出電路之構成，參照圖28之電路圖進行說明，該驅動例係參照後述之圖30之時序圖進行說明。

(差動模式之構成)
圖26及圖27係表示於差動模式時可切換讀出像素與參照像素之構成之電路圖。

圖26及圖27係表示作為像素讀出電路而言之藉由將開關SFET設為斷開狀態，且將開關DAEN設為接通狀態而切換成差動模式之配置於像素陣列部11之像素之構成之例。

又，於圖26之像素讀出電路中，藉由將開關DAS1設為接通狀態，且將開關DAS2設為斷開狀態，而將配置於像素陣列部11之像素中例如奇數行像素100-11及像素100-13設為參照像素100R，將偶數行像素100-12及像素100-14設為讀出像素100S。藉此，進行差動型放大讀出。

另一方面，於圖27之像素讀出電路中，藉由將開關DAS1設為斷開狀態，且將開關DAS2設為斷開狀態，而將配置於像素陣列部11之像素中例如奇數行像素100-11及像素100-13設為讀出像素100S，將偶數行像素100-12及像素100-14設為參照像素100R。藉此，進行差動型放大讀出。

此處，於圖26及圖27之像素讀出電路中，上段之開關DAHZ成為接通狀態，包含PMOS電晶體511之對之電流鏡電路51之偏壓電壓係以橫連接而連接(圖中之HC1)。又，下段之開關DAHZ成為接通狀態，由NMOS電晶體等構成之負載MOS電路52之恆定電流節點係以橫連接而連接(圖中之HC2)。

藉由進行此種橫連接，於各參照像素100R之放大電晶體114R中，其源極側及汲極側之兩者接線，對應於橫連接數量而抑制於各橫連接節點所產生之雜訊。

此處，藉由進行橫連接HC1及橫連接HC2中之至少一連接，而可抑制於橫連接節點所產生之雜訊，但可藉由進行橫連接HC1及橫連接HC2之兩者，而更提高雜訊之抑制效果。

又，不限於用以實現橫連接HC1之上段之所有開關DAHZ成為接通狀態之情形，即使開關DAHZ之一部分成為接通狀態，亦可抑制於橫連接節點所產生之雜訊，但橫連接HC1之橫連接數愈多，愈可更提高雜訊之抑制效果。同樣地，藉由用以實現橫連接HC2之上段之DAHZ之全部或一部分成為接通狀態，而可抑制於橫連接節點所產生之雜訊。

即，橫連接之單位係行數愈多，雜訊抑制效果變得愈大，但不限於連接配置於像素陣列部11之像素排列之所有像素對(差動對)之情形，只要可以2行以上之單位進行橫連接，即可獲得雜訊降低之效果。

例如，亦可按R(紅色)、G(綠色)、B(藍色)之色分離連接，或根據視角於複數個區域進行橫連接，或根據模式切換該等區域。於上段或下段之開關DAHZ中，可根據供給於各開關之DAHZ信號而完成開關動作，任意切開橫連接。

如此，於像素讀出電路中，參照像素100R之放大電晶體114R中，可將其全部或一部分之源極側、汲極側或源極側與汲極側之兩者接線。

再者，於圖26之像素讀出電路中，於像素100-11或像素100-13等參照像素100R中，垂直信號線22連接於電流鏡電路51之PMOS電晶體511-1之汲極及閘極、以及PMOS電晶體511-2之閘極。

於圖26之參照像素100R中，垂直重置輸入線61連接於電源Vrst，於重置時，對通過該配線選擇之浮動擴散區域121R，即放大電晶體114之輸入端子施加任意之輸入電壓信號。

又，於圖26之像素讀出電路中，於像素100-12或像素100-14等讀出像素100S中，垂直信號線22連接於垂直重置輸入線61、電流鏡電路51之PMOS電晶體511-2之汲極、及輸出端子Vout。

於圖26之讀出像素100S中，垂直重置輸入線61連接於垂直信號線22，且連接於所選擇之讀出像素100之浮動擴散區域121，即放大電晶體114之輸入端子，當重置電晶體113接通時，將該像素讀出電路之輸出信號負反饋。

另一方面，於圖27之像素讀出電路中，於像素100-11或像素100-13等讀出像素100S中，垂直信號線22連接於垂直重置輸入線61、電流鏡電路51之PMOS電晶體511-2之汲極、及輸出端子Vout。

於圖27之讀出像素100S中，垂直重置輸入線61連接於垂直信號線22，且連接於所選擇之讀出像素100之浮動擴散區域121，即放大電晶體114之輸入端子，當重置電晶體113接通時，將像素讀出電路之輸出信號負反饋。

再者，於圖27之像素讀出電路中，於像素100-12或像素100-14等參照像素100R中，垂直信號線22連接於電流鏡電路51之PMOS電晶體511-2之汲極及閘極、以及PMOS電晶體511-1之閘極。

於圖27之參照像素100R中，垂直重置輸入線61連接於電源Vrst，於重置時，對通過該配線選擇之參照像素100R之浮動擴散區域121，即放大電晶體114之輸入端子施加任意之輸入電壓信號。

即，於圖26及圖27之像素讀出電路中，具有與上述第1實施形態之差動像素讀出電路(例如，圖8之差動像素讀出電路50)相同之構成，藉由該差動型放大讀出，不僅可實現高轉換效率，並且抑制因重置饋通所致之重置位準脫離可讀出範圍，而且亦可將重置時之讀出像素100S之FD電位控制在期望值。

(SF模式之構成)
圖28係表示SF模式時之像素讀出電路之構成例之電路圖。

圖28係表示作為像素讀出電路而言之藉由將開關SFEN設為接通狀態，且將開關DAEN、DAS1、DAS2設為斷開狀態而切換成SF模式之配置於像素陣列部11之像素之構成之例。

於圖28之像素讀出電路中，藉由將開關SFEN設為接通狀態，且將開關DAEN、DAS1、DAS2設為斷開狀態，而對配置於像素陣列部11之所有像素，即像素100-11至像素100-14之各者獨立進行源極隨耦型讀出。

再者，於圖28之像素讀出電路中，上段及下段之開關DAHZ成為斷開狀態，不進行如差動模式之情形般之橫連接之連接。

(差動模式之驅動例)
此處，參照圖29之時序圖，針對切換成圖26及圖27所示之差動模式之像素之驅動例進行說明。

再者，圖29之上段係表示於像素100-11及像素100-12中，分別施加於選擇電晶體115、重置電晶體113、傳輸電晶體112之閘極之驅動信號SELi、RSTi、TRGi及驅動信號SELj、RSTj、TRGj之時序圖。

又，圖29之中段係表示表示開關SFEN、DAEN、DAS1、DAS2、DAHZ之接通/斷開之時序之SFEN、DAEN、DAS1、DAS2、DAEN之時序圖。再者，圖29之下段係表示輸出端子Voutk、Voutk+1之電壓波形之時序圖。再者，於圖29中，時間之方向設為自圖中之左側朝向右側之方向。

再者，於圖29之時序圖中，省略圖18或圖23之時序圖之時刻t1至時刻t5期間所示之動作，但實際上，進行與該時刻t1至時刻t5期間所示之動作相同之動作。

於時刻t1至時刻t11期間，若於像素100-11及像素100-12將驅動信號SELi、SELj切換成H位準，則自像素100-11及像素100-12之放大電晶體114之源極向汲極，自負載MOS電路52供給電流。

進而，於時刻t1至時刻t6期間，若將開關DAEN、DAS1設為接通狀態，則所選擇之像素100-11及像素100-12及電流鏡電路51，與將讀出像素100S設為像素100-12，且將參照像素100R設為像素100-11之差動像素讀出電路成為等價。

藉此，將所選擇之像素100-11及像素100-12之浮動擴散區域121之FD電位差設為輸入電壓信號放大並輸出至垂直信號線22。

接著，於時刻t2至時刻t3期間，若施加H位準之脈衝作為驅動信號RSTi及驅動信號RSTj，則於像素100-11及像素100-12，將蓄積於浮動擴散區域121之電荷排出，將信號位準初始化(重置)。

該重置狀態持續至時刻t4為止，於該期間，讀出作為像素100-12之重置位準之電壓。

於時刻t4至時刻t5期間，若施加H位準之脈衝作為驅動信號TRGj，則於像素100-12中，將蓄積於光電轉換部111之電荷藉由傳輸電晶體112傳輸至浮動擴散區域121。

而且，於像素100-12中，藉由該傳輸之電荷而調變浮動擴散區域121，若將其作為電壓信號輸入於放大電晶體114之閘極，則對應於蓄積電荷量之電壓信號輸出至垂直信號線22。

該信號讀出狀態於時刻t6持續至開關DAS1設為斷開狀態為止，於該期間，讀出作為像素100-12之信號位準之電壓(圖中之Vout+1之電壓波形)。

接著，於時刻t6至時刻t11期間，若代替開關DAS1成為斷開狀態，而將開關DAS2設為接通狀態，且將開關DAEN、DAS2設為接通狀態，則所選擇之像素100-11及像素100-12及電流鏡電路51，與將參照像素100R設為像素100-12，且將讀出像素100S設為像素100-11之差動像素讀出電路成為等價。

接著，於時刻t7至時刻t8期間，若施加H位準之脈衝作為驅動信號RSTi及驅動信號RSTj，則於像素100-11及像素100-12，將蓄積於浮動擴散區域121之電荷排出，將信號位準初始化(重置)。

該重置狀態持續至時刻t9為止，於該期間，讀出作為像素100-11之重置位準之電壓。

於時刻t9至時刻t10期間，若施加H位準之脈衝作為驅動信號TRGi，則於像素100-11中，將蓄積於光電轉換部111之電荷藉由傳輸電晶體112傳輸至浮動擴散區域121。

而且，於像素100-12中，藉由該傳輸之電荷調變浮動擴散區域121，若將其作為電壓信號輸入於放大電晶體114之閘極，則對應於蓄積電荷量之電壓信號輸出至垂直信號線22。

該信號讀出狀態於時刻t11持續至開關DAS2設為斷開狀態為止，於該期間，讀出作為像素100-12之信號位準之電壓(圖中之Voutk之電壓波形)。

此處，於時刻t1至時刻t11期間，開關DAHZ始終成為接通狀態，包含PMOS電晶體511之對之電流鏡電路51之偏壓電壓係以橫連接而連接，再者，由NMOS電晶體等構成之負載MOS電路52之恆定電流源節點係以橫連接而連接。因此，對應於橫連接數抑制於各橫連接節點所產生之雜訊。

再者，於行信號處理部14(圖6)中，對於像素100-11及像素100-12之各者，進行藉由取如此讀出之重置位準與信號位準之差分而去除雜訊之相關雙重取樣處理，讀出已去除雜訊之像素信號。

如此，藉由將開關SFEN設為斷開狀態，且將開關DAEN設為接通狀態而切換成差動模式，進行差動型放大讀出。又，藉由使開關DAS1及開關DAS2排他性地切換接通/斷開，而可進行交替切換讀出像素100S與參照像素100R之讀出。

又，藉由開關DAHZ成為接通狀態，而以橫連接將包含PMOS電晶體511之對之電流鏡電路51之偏壓電壓連接，且以橫連接將成為讀出像素100S與參照像素100R之像素對(差動對)之共通電壓之恆定電流源節點連接，藉此可對應於橫連接數抑制於各橫連接節點所產生之雜訊。

(SF模式之驅動例)
此處，參照圖30之時序圖，針對切換成圖28所示之SF模式之像素之驅動例進行說明。

再者，於圖30中，驅動信號SELi、RSTi、TRGi、驅動信號SELj、RSTj、TRGj、開關SFEN、DAEN、DAS1、DAS2、DAHZ、及輸出端子Voutk、Voutk+1之輸出波形之時序圖與圖29所示之時序圖對應。

於時刻t1至時刻t6期間，若將驅動信號SELi切換成H位準，則自像素100-11之放大電晶體114之源極向汲極，自負載MOS電路52供給電流。

再者，於時刻t1至時刻t6期間，藉由將開關SFEN設為接通狀態，另一方面，將開關DAEN、DAS1、DAS2設為斷開狀態，而所選擇之像素100-11之讀出電路與源極隨耦型讀出電路成為等價。藉此，於所選擇之像素100-11，將浮動擴散區域121之FD電位設為輸入電壓信號放大並輸出至垂直信號線22。

於時刻t2至時刻t3期間，若施加H位準之脈衝作為驅動信號RSTi，則於像素100-11，將蓄積於浮動擴散區域121之電荷排出，將信號位準初始化(重置)。

該重置狀態持續至時刻t4，於該期間，讀出作為像素100-11之重置位準之電壓。

於時刻t4至時刻t5期間，若施加H位準之脈衝作為驅動信號TRGi，則於像素100-11中，將蓄積於光電轉換部111之電荷藉由傳輸電晶體112傳輸至浮動擴散區域121。

而且，於像素100-11中，藉由該傳輸之電荷而調變浮動擴散區域121，若將其作為電壓信號輸入於放大電晶體114之閘極，則對應於蓄積電荷量之電壓信號輸出至讀出側垂直信號線22。

該信號讀出狀態持續至時刻t6為止，於該期間，讀出作為像素100-11之信號位準之電壓(圖中之Voutk之電壓波形)。

接著，於時刻t6至時刻t11期間，若將驅動信號SELi切換成L位準，進而將驅動信號SELj切換成H位準，則自像素100-12之放大電晶體114之源極向汲極，自負載MOS電路52供給電流。

再者，於時刻t6至時刻t11期間，與時刻t1至時刻t6期間同樣地，持續將開關SFEN設為接通狀態，且將開關DAEN、DAS1、DAS2設為斷開狀態之狀態，故所選擇之像素100-12之讀出電路與源極隨耦型讀出電路成為等價。

接著，於時刻t7至時刻t8期間，若施加H位準之脈衝作為驅動信號RSTj，則以像素100-12，將蓄積於浮動擴散區域121之電荷排出，將信號位準初始化(重置)。

該重置狀態持續至時刻t9為止，於該期間，讀出作為像素100-12之重置位準之電壓。

於時刻t9至時刻t10期間，若施加H位準之脈衝作為驅動信號TRGj，則於像素100-12中，將蓄積於光電轉換部111之電荷藉由傳輸電晶體112傳輸至浮動擴散區域121。

該信號讀出狀態持續至時刻t11為止，於該期間，讀出作為像素100-12之信號位準之電壓(圖中之Voutk+1之電壓波形)。

再者，SF模式之驅動之情形時，於圖30之時刻t1至時刻t11期間，由於開關DAHZ成為斷開狀態，故對於電流鏡電路51之偏壓電壓，或負載MOS電路52之恆定電流源節點，未完成橫連接之連接。

又，於行信號處理部14(圖6)中，對於像素100-11及像素100-12之各者，進行藉由取如此讀出之重置位準與信號位準之差分而去除雜訊之相關雙重取樣處理，讀出已去除雜訊之像素信號。

(差動模式之其他構成)
圖31係表示差動模式時讀出像素及參照像素之個數不同之情形之構成之電路圖。

上述圖26及圖27所示之差動模式之構成中，讀出像素100S與參照像素100R之數量成為1：1之關係。此處，對於參照像素100R，於進行橫連接之情形時，參照像素100R之個數未必需要與讀出像素100S之個數相同。

例如，於圖31中，像素100-11或像素100-13等奇數行像素成為參照像素100R，但藉由不使用參照像素100-13，而參照像素100R之個數與讀出像素100S之個數不同。

對於此種構成例如進行如下控制。即，於圖31之構成中，若以開關DAEN'、DAS1'表示開關DAEN、DAS1中相對於參照像素100-13之開關DAEN、DAS1，則當相對於參照像素100-13以外之其他像素100之開關DAEN、DAS1為接通狀態時，若將相對於參照像素100-13之開關DAEN'、DAS1'設為斷開狀態，則可不使用參照像素100-13而自橫連接切斷。

再者，於圖31中，相對於參照像素100-13之開關DAEN'、DAS1'係開關DAEN'設為2處，開關DAS1'設為1處。又，若不使用參照像素100-13，則相對於參照像素100-13之負載MOS電路52(圖中之虛線框A內之負載MOS電路52)成為斷開狀態。

如此，藉由不使用參照像素100R之一部分，而可不連接以橫連接來連接之參照像素100R之一部分，從而可減少其個數。此時，可使不使用之參照像素100R之數量之負載MOS電路52設為斷開狀態，從而可削減消耗電力。

又，此時，由於參照像素100R之雜訊削減效果相對於參照像素100R之個數N為1/√N倍，故雖然雜訊降低效果下降，但若連接有充分個數，則參照像素100R之雜訊不成為主導，獲得電力削減效果。

(以第2實施形態之構成所得之效果)
接著，一面參照圖32，一面對作為第2實施形態而採用橫連接之構成所得之效果進行說明。

於第2實施形態中，開關DAHZ成為接通狀態，藉由將電流鏡電路51之偏壓電壓或負載MOS電路52之恆定電流源節點橫連接，而可對應於橫連接數抑制於各橫連接節點所產生之雜訊，其理由如下。

可獲得如下效果，即，雖為藉由差動型放大讀出而將每一電子之垂直信號線(VSL)22之電壓振幅放大，並利用輸入換算(按信號每一電子進行輸入換算)降低於垂直信號線22之後產生之雜訊成分之構造，但抑制因差動對之放大電晶體114所致之雜訊增加。

由於在參照像素100R之放大電晶體114所產生之隨機雜訊於各個參照像素100R並無相關性，故藉由將橫連接之節點接線，可相互抵消而抑制雜訊。

此亦可說與使用使參照像素100R側之放大電晶體114共通化而接線之數量之較大之電晶體等價，藉此抑制因參照像素100R所致之雜訊。

此處，若將連接之參照像素100R之數量設為Npix_ref，則將因參照像素100R所致之雜訊抑制在1/√Npix_ref倍。

例如，於像素陣列部11排列有1920×1080像素之情形時，以行並列讀出信號像素，有與各行成對之參照像素100R之情形時，成為1/√1920≒0.02，上述式(7)之Vn_pix^2相關之2倍係數設為1.02。

此時，作為雜訊，由於√(1.02×Vn_pix^2)≒1.01×V，故可將其影響抑制至1%以下，進而由於係Vn_adc與Vn_afe之均方，故參照像素100R之影響成為可進一步忽略之水準。

圖32係表示將縱軸設為總雜訊(e-rms)，將橫軸設為橫連接之行數(行)之情形時，Vn_adc與Vn_afe之和為100(μVrms)，Vn_pix為100(μVrms)，ηfd為100(μV/e^－ )，ηvsl為400(μV/e^－ )之情形時之參照像素100R之連接數與總雜訊Vn_total之關係。自圖32之關係明白，參照像素100R之連接數愈多，雜訊抑制效果愈大。

以上，已針對第2實施形態進行了說明。

＜5.第3實施形態＞
上述第1實施形態中，CMOS影像感測器10隨著進行讀出之讀出列移動，參照像素之列亦移動，始終將讀出像素附近之像素設為參照像素。於有效區域之像素，產生因製造上之尺寸不均等所致之特性不均，但藉由始終將讀出像素附近之像素設為參照像素，而獲得可排除因有效區域之拓樸所致之轉換效率等之特性不均或面內差等之效果。於該第3實施形態中，例示將讀出像素附近之像素設為參照像素時之讀出像素-參照像素之位置關係之具體例。

圖33係表示本技術之第3實施形態之差動模式之讀出像素及參照像素之位置關係之一例之圖。該圖表示像素每一行之讀出列時間單位之存取順序。該圖係圖11所例示之參照像素位於讀出像素之該行之有效像素區域之實例。又，於圖33中，2輸入1輸出之1個開關SW1a相當於圖16所例示之開關SW1及SW2。又，於行信號處理部14，於每一行設置有ADC141。

讀出像素位於參照像素之1列前之列位址，隨著讀出像素之滾動讀出，以維持讀出像素與參照像素之相對位置關係之方式存取參照像素。於該例中，選擇於1列前之時序下讀出結束之像素作為參照像素。藉由系統控制部16控制像素之存取，且藉由垂直驅動部12發送驅動信號。

以下，將包含有效像素之列稱為「有效像素列」。又，將包含讀出像素之列稱為「讀出列」，將包含參照像素之列稱為「參照列」。垂直驅動部12依序選擇有效像素列作為讀出列，選擇相鄰於該讀出列之列作為參照列。藉由行讀出電路部13讀出將該等讀出列與參照列之差分放大之信號。

圖34係表示本技術之第3實施形態之讀出像素及參照像素不相鄰之情形時之兩者之位置關係之一例之圖。該圖係參照列不相鄰於讀出列之例。若將不與讀出像素共有垂直信號線之像素設為參照像素，則無需如該圖般相鄰。又，如該圖所示，參照像素亦可選擇讀出未結束之像素。以輸出讀出像素之信號之垂直信號線連接於ADC114之方式控制開關SW1a。

圖35係表示本技術之第3實施形態之讀出像素及參照像素於列方向相鄰之情形時之兩者之位置關係之一例之圖。該圖顯示像素每2行之讀出列時間單位之存取順序。該圖係參照像素相對於讀出像素位於水平方向之相鄰位置之例，表示圖10所例示之參照像素位於讀出像素之同列之有效像素區域之實例。垂直驅動部12一面調換讀出像素及參照像素，一面維持同列進行讀出存取。

例如，垂直驅動部12於讀出第i列之情形時，選擇i列內之奇數行作為讀出像素，選擇該列內之偶數行作為參照像素。而且，行讀出電路部13藉由差動放大電路進行i列內之奇數行之讀出。接著，垂直驅動部12選擇i列內之偶數行作為讀出像素，選擇該列內之奇數行作為參照像素。即，垂直驅動部12於列內調換讀出像素與參照像素。而且，行讀出電路部13藉由差動放大電路進行i列內之奇數行之讀出。接著，若水平同步信號之週期即水平同步週期經過，則垂直驅動部12選擇i+1列內之奇數行作為讀出像素，選擇該列內之偶數行作為參照像素。以下，重複相同之控制。

此處，水平同步信號之頻率高於垂直同步信號。垂直同步信號係表示讀出1個訊框之時序之週期信號，水平同步信號係表示讀出訊框內之列之時序之週期信號。

圖36係表示本技術之第3實施形態之讀出像素及參照像素之位置關係之不同例之圖。該圖係參照像素相對於讀出像素位於水平方向之相鄰位置之情形、與於斜方向位於相鄰位置之情形相混。且表示圖10所例示之參照像素位於讀出像素之同列之有效區域之實例，及圖12所例示之參照像素位於與讀出像素不同列不同行之有效像素區域之實例。一面將參照像素維持為於上一列讀出結束之像素，一面進行讀出存取。

例如，垂直驅動部12於讀出第i列之情形時，選擇i列內之奇數行作為讀出像素，選擇i-1列內之偶數行(換言之為斜下方之像素)作為參照像素。而且，行讀出電路部13藉由差動放大電路進行i列內之奇數行之讀出。接著，垂直驅動部12選擇i列內之偶數行作為讀出像素，選擇該列內之奇數行作為參照像素。而且，行讀出電路部13藉由差動放大電路進行i列內之偶數行之讀出。接著，若水平同步週期經過，則垂直驅動部12選擇i+1列內之奇數行作為讀出像素，選擇i列內之偶數行作為參照像素。以下重複相同之控制。

如此，根據本技術之第3實施形態，由於選擇有效像素作為參照像素，讀出將讀出像素及參照像素各者之電位之差分放大之信號，故無需配置虛設像素或遮光像素。

＜6.第4實施形態＞
上述第1實施形態中，於每一像素配置有浮動擴散區域、選擇電晶體，但像素數愈多，像素陣列部11之電路規模愈增大。該第4實施形態之CMOS影像感測器10於相鄰之複數個像素共有浮動擴散區域之方面與第1實施形態不同。

圖37係表示本技術之第4實施形態之像素之一構成例之圖。該圖之a係表示像素區塊230之一構成例之電路圖。該圖之b係簡化像素區塊230之圖。

於像素陣列部11，二維格子狀排列有複數個像素區塊230。於像素區塊230之各者，於行方向排列像素210及220。

像素210具備光電轉換部211、傳輸電晶體212、重置電晶體213、浮動擴散區域214、放大電晶體215及選擇電晶體216。像素220具備光電轉換部221及傳輸電晶體222。

傳輸電晶體212係按照垂直驅動部12之控制，自光電轉換部211向浮動擴散區域214傳輸電荷者。傳輸電晶體222係按照垂直驅動部12之控制，自光電轉換部221向浮動擴散區域214傳輸電荷者。

浮動擴散區域214係將傳輸之電荷轉換成電壓信號者。再者，浮動擴散區域214係申請專利範圍所記載之電荷電壓轉換部之一例。

重置電晶體213係按照垂直驅動部12之控制而重置浮動擴散區域214者。

選擇電晶體216係按照垂直驅動部12之控制，將電壓信號向垂直信號線VSL輸出者。

如此，相鄰之一對像素共有浮動擴散區域214、放大電晶體215及選擇電晶體216。因此，以下將共有浮動擴散區域214(FD：Floating Diffusion)之像素區塊230之列稱為「FD列」。

圖38係表示本技術之第4實施形態之差動模式之讀出像素及參照像素之位置關係之一例之圖。該圖係FD2像素共有構造之例。讀出像素為PD(Photo Diode，光電二極體)單位，但參照像素於不打開傳輸電晶體之情況下與PD無關係，故以FD單位圖示。該圖表示像素每1行之讀出列時間單位之存取順序。參照像素一面維持與讀出像素之FD相對性之位置關係一面進行存取。

例如，垂直驅動部12於讀出第i列FD列之情形時，選擇該i列內之一對有效像素列之一者作為讀出列，選擇第i-1列之FD列內之一對有效像素列之兩者作為參照列。而且，行讀出電路部13藉由差動放大電路進行讀出列之讀出。接著，若經過水平同步週期，則垂直驅動部12選擇第i列之FD列內之一對有效像素列之另一者作為讀出列，選擇像素區塊230之第i-1列之FD列內之一對有效像素列之兩者作為參照列。而且，行讀出電路部13藉由差動放大電路進行讀出列之讀出。接著，若經過水平同步週期，則選擇第i+1列之FD列內之一對有效像素列之一者作為讀出列，選擇第i列之FD列內之一對有效像素列之兩者作為參照列。以下，重複相同之控制。

如此，根據本技術之第4實施形態，由於垂直驅動部12配置共有浮動擴散區域之一對像素，自該等依序讀出電壓信號，故與不共有浮動擴散區域之情形相比，可削減像素陣列部11之電路規模。

＜7.第5實施形態＞
於上述第4實施形態中，逐列依序讀出有效像素列，但列數愈多，直至1訊框之讀出結束為止之時間愈長。該第5實施形態之CMOS影像感測器10於同時讀出2列之方面與第4實施形態不同。

圖39係表示本技術之第5實施形態之行讀出電路部13之一構成例之方塊圖。於該第5實施形態之行讀出電路部13，於每一行配置有單位讀出電路300。

圖40係表示本技術之第5實施形態之單位讀出電路之一構成例之電路圖。該單位讀出電路300具備多工器311、開關321、331、341及351、PMOS電晶體322、332、342及352。又，單位讀出電路300具備開關323至325、開關333至334、開關343及344、開關353及354、負載MOS電路313。

又，於像素陣列部11配線有垂直重置輸入線VRD0至VRD3、及垂直信號線VSL0至VSL3。

第4m(m係整數)列之FD列內之重置電晶體213連接於垂直重置輸入線VRD0，該列內之選擇電晶體216連接於垂直信號線VSL0。又，第4m+1列之FD列內之重置電晶體213連接於垂直重置輸入線VRD1，該列內之選擇電晶體216連接於垂直信號線VSL1。同樣地，第4m+2列之FD列內之重置電晶體213連接於垂直重置輸入線VRD2，該列內之選擇電晶體216連接於垂直信號線VSL2。第4m+3列之FD列內之重置電晶體213連接於垂直重置輸入線VRD3，該列內之選擇電晶體216連接於垂直信號線VSL3。又，行內之全像素經由連接點VCOM連接於負載MOS電路313。

多工器311係按照垂直驅動部12之控制，將垂直信號線VSL0至3中之2者連接於輸出端子Vout_n 及Vout_n+1 者。將像素信號經由該等輸出端子向行信號處理部14輸出。

開關321係按照垂直驅動部12之控制，將垂直重置輸入線VRD0連接於電源Vrst者。同樣地，開關331、341及351係按照垂直驅動部12之控制，將垂直重置輸入線VRD1、VRD2及VRD3之各者連接於電源Vrst者。

PMOS電晶體322、332、342及352並聯連接於電源VDD。又，該等電晶體之閘極相連接。PMOS電晶體322之汲極連接於垂直信號線VSL0，PMOS電晶體332之汲極連接於垂直信號線VSL1。PMOS電晶體342之汲極連接於垂直信號線VSL2，PMOS電晶體352之汲極連接於垂直信號線VSL3。

開關323係按照垂直驅動部12之控制，使PMOS電晶體322之閘極及汲極短路者。同樣地，開關333、343及353係按照垂直驅動部12之控制，使PMOS電晶體332、342及352各者之閘極及汲極短路者。

開關324係按照垂直驅動部12之控制，連接垂直重置輸入線VRD0及垂直信號線VSL0者。同樣地，開關334、344及354係按照垂直驅動部12之控制，連接垂直重置輸入線VRD1、VRD2及VRD3與垂直信號線VSL1、VSL2及VSL3者。

開關325係按照垂直驅動部12之控制，將包含開關321等或PMOS電晶體322等之電流鏡電路之偏壓電壓經由水平信號線368以橫連接而連接者。

又，像素區塊230各者之放大電晶體215之源極側、汲極側或源極側與汲極側之兩者之節點係於各行間連接(接線)。

垂直驅動部12同時選擇相鄰之一對有效像素列作為讀出列，選擇相鄰於該等讀出列之一對FD列(換言之，2對有效像素列)作為參照列。垂直驅動部12將開關321、331、341及351中對應於參照列之一對開關設為接通狀態，將其餘設為斷開狀態。又，垂直驅動部12將開關323、333、343及353中對應於參照列之一對開關設為接通狀態，將其餘設為斷開狀態。垂直驅動部12將開關324、334、344及354中對應於讀出列之一對開關設為接通狀態，將其餘設為斷開狀態。又，垂直驅動部12於差動讀出期間將開關325設為接通狀態。

再者，行讀出電路部13不進行SF模式之讀出，但亦可構成為追加開關而進行SF模式及差動模式之切換。該情形時，如圖19或圖20所例示，追加將垂直重置輸入線VRD0等之連接目的地切換成電源VDD之開關(SW27)。進而，只要追加將負載MOS電路313之連接目的地自放大電晶體切換成垂直信號線VSL0等之開關(SW23及SW24)，及將放大電晶體之連接目的地切換成電源VDD之開關(SW17、SW22)即可。

圖41係表示本技術之第5實施形態之讀出像素及參照像素之位置關係之一例之圖。該圖係於FD2像素共有構造進行讀出像素2列同時讀出之實例。由於進行2列同時讀出，故於相對於2個讀出像素以2個參照像素構成2個差動對之情形時，每1行像素配置2個ADC。該圖中，一個參照像素相對於1個讀出像素隔開2列FD，2個參照像素相對於2個讀出像素隔開2列FD。各參照像素一面維持與各讀出像素之FD之相對性之位置關係一面進行存取。

例如，於每一行配置有ADC141-1及141-2。垂直驅動部12選擇第i+1列FD列之上側之像素列及第i+2列FD列之下側之像素列作為讀出列，選擇第i列及第i－1列之FD列作為參照列。多工器311將4條垂直信號線中對應於讀出列之2條連接於ADC141-1及141-2。

接著，若經過水平同步週期，則垂直驅動部12選擇第i+2列FD列之上側之像素列、及第i+3列FD列之下側之像素列作為讀出列，選擇第i+1列及第i列之FD列作為參照列。以下，重複相同之控制。

如此，根據本技術之第5實施形態，由於同時選擇共有FD之一對列作為讀出列，故與逐列讀出之情形相比可提高讀出速度。

＜8.第6實施形態＞
上述第5實施形態中，垂直驅動部12選擇一對有效像素列作為讀出列，選擇一對FD列(換言之，2對有效像素列)作為參照列。但，該構成中，需要於每一行配線4條垂直信號線及垂直重置輸入線，與逐個選擇有效像素列之第1實施形態相比，導致垂直方向之配線數增大。該第6實施形態之CMOS影像感測器10藉由選擇1個FD列(換言之，一對有效像素列)作為參照列，而削減垂直方向之配線數之方面與第1實施形態不同。

圖42係表示本技術之第6實施形態之單位讀出電路300之一構成例之電路圖。該第6實施形態之單位讀出電路300於未設置PMOS電晶體352、開關351、353及354之方面與第5實施形態不同。

又，未於像素陣列部11配線垂直重置輸入線VRD3及垂直信號線VSL3。多工器311將垂直信號線VSL0至VSL2之任意2條連接於輸出端子Vout_n 及Vout_n+1 。

而且，垂直驅動部12同時選擇相鄰之一對有效像素列作為讀出列，選擇相鄰於該等讀出列之一個FD列(換言之，一對有效像素列)作為參照列。

再者，行讀出電路部13不進行SF模式之讀出，但亦可構成為追加開關而進行SF模式及差動模式之切換。該情形時，如圖19或圖20所例示，只要追加將垂直重置輸入線VRD0等之連接目的地切換成電源VDD之開關等即可。

圖43係表示本技術之第6實施形態之讀出像素及參照像素之位置關係之一例之圖。該圖係於FD2像素共有構造進行讀出像素2列同時讀出之實例。由於進行2列同時讀出，故相對於2個讀出像素以1個參照像素構成差動對。參照像素亦可相對於讀出像素數較少。該圖中，參照像素相對於1個讀出像素隔開2列FD，參照像素相對於2個讀出像素隔開1列FD。各參照像素一面維持與各讀出像素之FD之相對性之位置關係一面進行存取。

例如，垂直驅動部12選擇第i列FD列上側之像素列及第i+1列FD列下側之像素列作為讀出列，選擇第i－1列FD列作為參照列。接著，若經過水平同步週期，則垂直驅動部12選擇第i+1列FD列上側之像素列及第i+2列FD列下側之像素列作為讀出列，選擇第i列FD列作為參照列。以下，重複相同之控制。

如此，根據本技術之第6實施形態，由於垂直驅動部12選擇1個FD列(一對有效像素列)作為參照列，故與選擇一對FD列作為參照列之第5實施形態相比，可削減垂直方向之配線數。

＜9.第7實施形態＞
上述第1實施形態中，調換讀出像素及參照像素，但需要將用以調換該等像素之多個開關配置於行讀出電路部13，該等開關部分，行讀出電路部13之電路規模增大。該第7實施形態之CMOS影像感測器10於固定參照像素之位置，不進行調換讀出像素及參照像素之控制之方面與第1實施形態不同。

圖44係表示本技術之第7實施形態之讀出像素及參照像素之位置關係之一例之圖。該圖選擇參照像素專用之虛設像素，或位於有效像素之垂直方向端之有效像素作為參照像素而構成差動對。且係圖13及圖14所例示之電路構成例相關之存取例。如該等圖所例示，由於無需調換參照像素及讀出像素，故於行讀出電路部13中，未設置用以調換之開關。不論讀出像素之讀出，參照像素之絕對位置皆固定於虛設像素。

例如，於下端之I(I係整數)列排列虛設像素，I列以外之區域相當於有效像素區域。垂直驅動部12選擇第i列有效像素列作為讀出列，選擇第I列虛設列作為參照列。而且，行讀出電路部13藉由差動放大電路進行i列之讀出。接著，若經過水平同步週期，則垂直驅動部12選擇第i+1列有效像素列作為讀出列，選擇第I列虛設列作為參照列。以下，重複相同之控制。

如此，根據本技術之第7實施形態，由於固定參照像素之位置，不調換讀出像素及參照像素地進行讀出，故無需用以調換讀出像素及參照像素之開關，可削減電路規模。

＜10.第8實施形態＞
上述第7實施形態中，參照像素之位置係固定。但於參照像素之位置固定之情形時，閾值電壓Vth等之不均或洩漏等較大之虛設像素所處之行的輸出與其他行之偏移、增益等輸出特性不同，成為縱向條紋狀之固定圖案雜訊。該第8實施形態之CMOS影像感測器10於每當讀出時變更參照像素之位置之方面與第7實施形態不同。

圖45係表示本技術之第8實施形態之CMOS影像感測器10之一例之圖。第8實施形態之垂直驅動部12具備讀出列選擇部121及參照列選擇部122。又，於第8實施形態之像素陣列部11，設置有二維格子狀排列有複數個有效像素240之有效像素區域111，及二維格子狀排列有複數個虛設像素250之虛設像素區域112。第8實施形態之系統控制部16具備亂數產生部161及時序控制部162。再者，像素陣列部11係申請專利範圍所記載之像素部之一例。

時序控制部162係控制垂直驅動部12、行讀出電路部13、行信號處理部14及水平驅動部15各者之動作時序者。該時序控制部162產生水平同步信號並供給於垂直驅動部12及亂數產生部161。

亂數產生部161係與水平同步信號同步產生亂數者。該亂數產生部161每當經過水平同步信號之週期時，使用線性反饋移位暫存器等產生虛擬亂數，供給於參照列選擇部122。

讀出列選擇部121係與水平同步信號同步選擇讀出列者。該讀出列選擇部121每當經過水平同步信號之週期時，依序選擇有效像素列作為讀出列。所選擇之有效像素產生對應於受光量之FD電位作為信號電位。

參照列選擇部122係與水平同步信號同步選擇參照列者。該參照列選擇部122每當經過水平同步信號之週期時，基於亂數(換言之隨機地)選擇與上次不同之虛設列作為此次之虛設列。所選擇之參照像素產生特定之FD電位作為參照電位。再者，參照列選擇部122隨機選擇參照列，但只要可選擇與上次不同之參照列，則不限於該構成。例如，參照列選擇部122亦可以固定順序選擇與上次不同之虛設列作為參照列。

行讀出電路部13針對每一行讀出對應於參照電位與信號電位之差分之信號作為像素信號。再者，行讀出電路部13係申請專利範圍所記載之讀出電路部之一例。

圖46係表示本技術之第8實施形態之讀出像素及參照像素之位置關係之一例之圖。該圖表示每1像素行具有3個虛設像素之情形之時間方向之像素存取順序。虛設像素係不依賴於有效像素而隨機選擇3個中之任一個作為參照像素構成差動對。藉由系統控制部16產生隨機之像素位址信號。

例如，於I列、I-1列至I-3列之3列排列虛設像素250，於除此以外之列排列有效像素240。垂直驅動部12選擇第i列有效像素列作為讀出列，基於亂數選擇第I-2列虛設列作為參照列。接著，若經過水平同步信號之週期，則垂直驅動部12選擇第i+1列有效像素列作為讀出列，基於亂數選擇第I-1列虛設列作為參照列。以下，重複相同之控制。

圖47係表示本技術之第8實施形態之訊框單位之讀出像素及參照像素之位置關係之一例之圖。該圖表示即使於訊框單位中亦將參照像素設為隨機之例。時間係訊框單位，表示讀出第某i列時之每一訊框之參照像素之位置。雖讀出相同讀出像素，但虛設像素係於每一訊框隨機選擇3個中之任一個作為參照像素構成差動對。藉由系統控制部16產生隨機之像素位址信號。

例如，垂直驅動部12於第p訊框中選擇第i列有效像素列作為讀出列，基於亂數選擇第I-2列虛設列作為參照列。接著，若經過垂直同步信號，則垂直驅動部12於第p+1訊框中選擇第i列有效像素列作為讀出列，基於亂數選擇第I-1列虛設列作為參照列。以下，重複相同之控制。如上述，較佳為不僅於水平同步信號之每一週期(列)變更參照列，亦於垂直同步信號之每一週期(訊框)變更參照列。

如此，根據本技術之第8實施形態，由於每當讀出讀出列時變更參照列之位置，故與將參照列之位置設為固定之情形相比，可減輕固定圖案雜訊。

＜11.第9實施形態＞
上述第8實施形態中，雖隨機選擇虛設列作為參照列，但該構成中，需要配置複數個虛設列，像素陣列部11內之有效像素區域之比例降低虛設區域之量。該第9實施形態之CMOS影像感測器10於隨機選擇有效像素列作為參照列之方面與第8實施形態不同。

圖48係表示本技術之第9實施形態之訊框單位之讀出像素及參照像素之位置關係之一例之圖。該第9實施形態之參照列選擇部122於隨機選擇讀出列附近之有效像素列之任一者作為參照列之方面與第8實施形態不同。

該圖係表示於有效像素內選擇參照像素之情形時，以訊框單位隨機存取參照像素之例。時間係訊框單位，表示讀出第某i列時之每一訊框之參照像素之位置。雖讀出相同讀出像素，但參照像素係於每一訊框隨機選擇不與讀出像素共有垂直信號線之附近的有效像素之任一者作為參照像素構成差動對。藉由系統控制部16產生隨機之像素位址信號。例如，參照列相對於讀出列之位址相對性地自－3列、－1列、+1列、+3列之任一者隨機選擇。

例如，垂直驅動部12每當選擇讀出列時，隨機選擇參照列。又，於第p訊框中選擇第i列有效像素列作為讀出列，基於亂數選擇第i+1列有效像素列作為參照列。接著，若經過垂直同步信號之週期，則垂直驅動部12於第p+1訊框中選擇第i列有效像素列作為讀出列，基於亂數選擇第i+1列有效像素列作為參照列。以下，重複相同之控制。

如此，根據本技術之第9實施形態，由於可選擇有效像素列作為參照列，故可削減虛設列。藉此，可提高像素陣列部11內有效像素之比例。

＜12.第10實施形態＞
上述第2實施形態中，選擇一對有效像素作為參照像素及讀出像素進行差動讀出，但有因暗電流而圖像資料之畫質降低之虞。例如，光進入其他像素時，差動型放大器之同相節點變動，因橫方向之偏移而產生稱為條紋之橫紋。當強光進入有效像素，輸出信號振幅較大時，因放大器電晶體或PMOS主動負載之通道長調變效應而差動放大器之電流失去均衡。而且，於該有效像素中，經由橫連接之節點自其他像素奪取電流或被奪取電流，從而發揮調整電流均衡之作用。藉此，於強光未進入(例如黑位準)之像素輸出帶有偏移而產生條紋。該第10實施形態之CMOS影像感測器10於自一對遮光像素進行差動讀出，修正黑位準之偏移之方面與第1實施形態不同。

圖49係表示本技術之第10實施形態之CMOS影像感測器之一例之圖。該第10實施形態中，未於系統控制部16配置亂數產生部161。又，第10實施形態之垂直驅動部12配置有有效像素列選擇部123及遮光像素列選擇部124。又，於第10實施形態之像素陣列部11，設置有效像素區域111、及二維格子狀排列有複數個虛設像素260之遮光像素區域113。

有效像素列選擇部123選擇於水平方向相鄰之一對有效像素240之一者作為讀出像素，且選擇另一者作為參照像素。又，遮光像素列選擇部124選擇於水平方向相鄰之一對有效像素260之一者作為讀出像素，且選擇另一者作為參照像素。

圖50係表示本技術之第10實施形態之單位讀出電路300之一構成例之電路圖。於第10實施形態之行讀出電路部13，於每2行配置有單位讀出電路300。

第10實施形態之單位讀出電路300具備多工器311及312、開關321、331、341及351、PMOS電晶體322、332、342及352。又，單位讀出電路300具備開關323至325、開關333至334、開關343至345、開關353及354、負載MOS電路313及314、開關365。

又，對應於像素陣列部11內之單位讀出電路300之每2行，配線有垂直重置輸入線VRD0、VRD1、VRD2及VRD3、垂直信號線VSL0、VSL1、VSL2及VSL3。

垂直重置輸入線VRD0及垂直信號線VSL0連接於有效像素區域內之奇數行。垂直重置輸入線VRD2及垂直信號線VSL2連接於遮光像素區域內之奇數行。又，垂直重置輸入線VRD1及垂直信號線VSL1連接於有效像素區域內之偶數行。垂直重置輸入線VRD3及垂直信號線VSL3連接於遮光像素區域內之偶數行。

多工器311按照垂直驅動部12之控制，將垂直信號線VSL0及VSL1之一者連接於輸出端子Vout_ks 。多工器312按照垂直驅動部12之控制，將垂直信號線VSL2及VSL3之一者連接於輸出端子Vout_kd 。

負載MOS電路313經由連接點VCOM1連接於有效像素區域內之2行，負載MOS電路314經由連接點VCOM2連接於遮光像素區域內之2行。

開關365按照垂直驅動部12之控制，將連接點VCOM1與連接點VCOM2連接。又，連接點VCOM2係以橫連接經由水平信號線369而連接。

開關321及331、PMOS電晶體322及332、開關323及325、開關333及334構成左側之電流鏡電路，其餘元件構成右側之電流鏡電路。

而且，左側之電流鏡電路連接於垂直重置輸入線VRD0及VRD1、垂直信號線VSL0及VSL1，將於水平方向相鄰之一對有效像素240之一者設為讀出有效像素，將另一者設為參照有效像素而構成差動放大電路。另一方面，左側之電流鏡電路連接於垂直重置輸入線VRD2及VRD3、垂直信號線VSL2及VSL3，將於水平方向相鄰之一對遮光像素260之一者設為讀出遮光像素，將另一者設為參照遮光像素而構成差動放大電路。

又，於差動讀出期間，垂直驅動部12將開關365控制為接通狀態。又，於差動讀出期間，於將參照有效像素之電位平均化時，垂直驅動部12將開關325設為接通狀態，於將參照遮光像素之電位平均化時，垂直驅動部12將開關345設為接通狀態。

根據上述構成，將參照像素之放大電晶體之源極或汲極，或其兩者之節點與遮光像素之放大電晶體之源極或汲極，或兩者之節點以橫連接而連接。

又，多工器311將自一對有效像素差動讀出之信號作為有效信號輸出至行信號處理部14，多工器312將自一對遮光像素差動讀出之信號設為遮光像素信號輸出至行信號處理部14。此處，藉由橫連接之構成，將參照有效像素及參照遮光像素各者之電位平均化，將對應於該平均化而得之電位與讀出有效像素之FD電位之差分之信號作為有效像素信號讀出。同樣地，將對應於該平均化之電位與讀出遮光像素之FD電位之差分之信號作為遮光像素信號讀出。

圖51係表示本技術之第10實施形態之行信號處理部14之一構成例之方塊圖。該第10實施形態之行信號處理部14於每一單位讀出電路300具備ADC141-1及141-2。又，行信號處理部14具備條紋修正部142。該條紋修正部142具備加算平均處理部143及減算處理部144。

ADC141-1係將來自輸出端子Vout_ks 之類比之有效像素信號轉換成數位信號Ds_k 供給於減算處理部144者。ADC141-2係將來自輸出端子Vout_kd 之類比之遮光像素信號轉換成數位信號Dd_k 供給於加算平均處理部143者。

加算平均處理部143係算出經AD轉換之遮光像素信號(Dd_k )各者之平均值作為黑位準之偏移者。加算平均處理部143將算出之偏移Dd_ave 供給於減算處理部144。

減算處理部144係自經AD轉換之有效像素信號之各者減去偏移Dd_ave 並輸出至信號處理部17者。藉此，修正黑位準之偏移。

藉由橫連接而受害像素數/入侵像素數比變大，條紋得以改善。若於水平方向配置遮光像素，則可修正偏移。但，該情形時，像素陣列部11之面積增大。相對於此，於CMOS影像感測器10中，由於沿用現有之垂直方向之遮光像素，故可抑制像素陣列部11之面積或配線之增大。

圖52係表示本技術之第10實施形態之追加有水平信號線368之單位讀出電路之一構成例之電路圖。又，亦追加有開關346及356。開關346係按照垂直驅動部12之控制，將連接於遮光像素之垂直信號線VSL2連接於水平信號線368者。開關356係按照垂直驅動部12之控制，將連接於遮光像素之垂直信號線VSL3連接於水平信號線368者。經由水平信號線368，與垂直信號線VSL2或VSL3相鄰之行橫連接。

於將對應於垂直信號線VSL2之遮光像素設為讀出遮光像素之情形時，垂直驅動部12將開關346設為接通狀態，將開關356設為斷開狀態。又，於將對應於垂直信號線VSL3之遮光像素設為讀出遮光像素之情形時，垂直驅動部12將開關346設為斷開狀態，將開關356設為接通狀態。藉此，除了各行之參照像素之FD電位以外，還將各行之讀出遮光像素之FD電位平均化。

如此，根據本技術之第10實施形態，由於自一對遮光像素進行差動讀出，算出黑位準之偏移，故可藉由其偏移之減算而抑制條紋。

＜13.變化例＞
(積層型之構成)
圖53係表示可應用本技術之積層型固體攝像裝置之構成例之圖。

圖53A係表示非積層型固體攝像裝置之概略構成例。CMOS影像感測器10(圖6)如圖33A所示，具有1片裸片(半導體基板)811。於該裸片811，搭載有二維配置有像素之像素區域812、進行像素之驅動等各種控制之控制電路813、及用以進行信號處理之邏輯電路814。

圖53B及圖53C係表示積層型固體攝像裝置之概略構成例。CMOS影像感測器10(圖6)如圖33B及5圖33C所示，積層感測器裸片821及邏輯裸片824之2片裸片並電性連接而構成為1個半導體晶片。

於圖53B中，於感測器裸片821搭載有像素區域812及控制電路813，於邏輯裸片824搭載有包含進行信號處理之信號處理電路之邏輯電路814。

於圖53C中，於感測器裸片821搭載有像素區域812，於邏輯裸片824搭載有控制電路813及邏輯電路814。

(信號處理裝置之構成)
上述說明中，以CMOS影像感測器10等固體攝像裝置為一例進行了說明，但本技術不限於固體攝像裝置，可應用於進行各種信號處理之信號處理裝置。再者，於讀出像素100S及參照像素100R中，作為浮動擴散(FD)之浮動擴散區域121S及浮動擴散區域121R可說為取樣保持電路。即，讀出側放大電晶體114S係對應於來自複數個輸入通道之各者之輸入信號而設置，且將經由取樣保持電路輸入之輸入信號放大者，參照側放大電晶體114R係與讀出側放大電晶體114S之各者成對者。

＜14.電子機器之構成＞
圖54係表示具有應用本技術之固體攝像裝置之電子機器之構成例之方塊圖。電子機器1000例如係數位靜態相機或攝像機等攝像裝置、或智慧型手機或平板型終端等攜帶終端裝置等電子機器。

電子機器1000係由固體攝像裝置1001、DSP電路1002、訊框記憶體1003、顯示部1004、記錄部1005、操作部1006及電源部1007構成。又，於電子機器1000中，DSP電路1002、訊框記憶體1003、顯示部1004、記錄部1005、操作部1006及電源部1007係經由匯流排線1008互相連接。

固體攝像裝置1001係與上述CMOS影像感測器10對應，對二維狀配置於像素陣列部11之複數個像素進行差動型放大讀出或源極隨耦型讀出。

此處，差動型放大讀出時，可構成為將參照像素之重置電壓設為外部施加，讀出像素之重置電壓自垂直信號線22S進行負反饋。又，於差動型放大讀出時，可將參照像素之放大電晶體之源極側、汲極側、或源極側與汲極側兩者之節點於像素陣列部之各行間連接(接線)。

DSP電路1002係處理自固體攝像裝置101供給之信號之相機信號處理電路。DSP電路1002輸出對來自固體攝像裝置101之信號進行處理所得之圖像資料。訊框記憶體1003以訊框單位暫時保持藉由DSP電路1002處理之圖像資料。

顯示部1004包含例如液晶面板或有機EL(Electro Luminescence：電致發光)面板等面板型顯示裝置，顯示固體攝像裝置1001所拍攝之動態圖像或靜態圖像。記錄部1005將固體攝像裝置100所拍攝之動態圖像或靜態圖像之圖像資料記錄於半導體記憶或硬碟等記錄媒體。

操作部1006按照使用者之操作，輸出電子機器1000具有之各種功能相關之操作指令。電源部1007將成為DSP電路1002、訊框記憶體1003、顯示部1004、記錄部1005及操作部1006之動作電源之各種電源適當地供給至該等供給對象。

電子機器1000如上般構成。本技術如上說明般應用於固體攝像裝置1001。具體而言，CMOS影像感測器10可應用於固體攝像裝置1001。

藉由將本技術應用於固體攝像裝置1001，而可構成為於差動型放大讀出時，將參照像素之重置電壓設為外部施加，讀出像素之重置電壓自垂直信號線22S進行負反饋。因此，藉由差動型放大讀出，不僅可實現高轉換效率(放大率)，並且抑制因重置饋通所致之重置位準脫離可讀出範圍，而且亦可將重置時讀出像素之浮動擴散區域之電位控制在期望值。

又，藉由將本技術應用於固體攝像裝置1001，於差動型放大讀出時，可將參照像素之放大電晶體之源極側、汲極側、或源極側與汲極側兩者之節點於像素陣列部之各行間連接(接線)。因此，藉由差動型放大讀出，可實現高轉換效率(放大率)，並且抑制雜訊增加。

＜15.固體攝像裝置之使用例＞
圖55係表示應用本技術之固體攝像裝置之使用例之圖。

CMOS影像感測器例如可如下般，使用於感測可視光、紅外光、紫外光、X射線等光之各種實例中。即，如圖22所示，不僅於拍攝供鑒賞用之圖像之鑒賞領域，即使於例如交通領域、家電領域、醫療、保健領域、安全領域、美容領域、體育領域或農業領域等中使用之裝置，亦可使用CMOS影像感測器10。

具體而言，於鑒賞領域中，於例如數位相機或智慧型手機、附相機功能之行動電話等用以拍攝供鑒賞用之圖像之裝置(例如圖34之電子機器1000)，可使用CMOS影像感測器10。

於交通領域中，於例如為了自動停止等安全駕駛、駕駛者之狀態辨別等而拍攝汽車之前方或後方、周圍、車內等之車載用相機、監視行駛車輛或道路之監視相機、進行車輛間等之測距之測距感測器等供交通用之裝置，可使用CMOS影像感測器10。

於家電領域中，於例如為了拍攝使用者之手勢來進行遵循該手勢之機器操作而供電視接收機或冰箱、空調等家電用之裝置，可使用CMOS影像感測器10。又，於醫療、保健領域中，於例如內視鏡或進行利用紅外光受光之血管拍攝之裝置等供醫療或保健用之裝置，可使用CMOS影像感測器10。

於安全領域中，於例如防盜用監視相機、人物認證用相機等供安全用之裝置，可使用CMOS影像感測器10。於美容領域中，於例如拍攝皮膚之皮膚測定器或拍攝頭皮之顯微鏡等供美容用之裝置，可使用CMOS影像感測器10。

於體育領域中，於例如面向體育用途等之運動型相機或穿戴式相機等供體育用之裝置，可使用CMOS影像感測器10。又，於農業領域中，於例如用以監視旱田或農作物之狀態之相機等供農業用之裝置，可使用CMOS影像感測器10。

＜16.對移動體之應用例＞
本揭示之技術(本技術)可應用於各種製品。例如，本揭示之技術亦可作為搭載於汽車、電動汽車、混合動力電動汽車、機車、自行車、個人移動車、飛機、無人機、船舶、機器人等任一種移動體之裝置實現。

圖56係表示可應用本揭示之技術之移動體控制系統之一例即車輛控制系統之概略構成例之方塊圖。

車輛控制系統12000具備經由通信網路12001連接之複數個電子控制單元。於圖56所示之例中，車輛控制系統12000具備驅動系統控制單元12010、主體系統控制單元12020、車外資訊檢測單元12030、車內資訊檢測單元12040、及綜合控制單元12050。又，作為綜合控制單元12050之功能構成，圖示有微電腦12051、聲音圖像輸出部12052、及車載網路I/F(Interface：介面)12053。

驅動系統控制單元12010遵循各種程式而控制與車輛之驅動系統關聯之裝置之動作。例如，驅動系統控制單元12010作為內燃機或驅動用馬達等用以產生車輛之驅動力之驅動力產生裝置、用以將驅動力傳遞至車輪之驅動力傳遞機構、調節車輛舵角之轉向機構、及產生車輛之制動力之控制裝置等控制裝置發揮功能。

主體系統控制單元12020遵循各種程式而控制裝備於車體之各種裝置之動作。例如，主體系統控制單元12020作為無鑰匙門禁系統、智能鑰匙系統、電動窗裝置、或頭燈、尾燈、剎車燈、方向燈、霧燈等各種燈之控制裝置發揮功能。該情形時，可對主體系統控制單元12020輸入自代替鑰匙之可攜帶式機器發送之電波或各種開關之信號。主體系統控制單元12020受理該等電波或信號之輸入，控制車輛之門鎖裝置、電動窗裝置、燈等。

車外資訊檢測單元12030檢測搭載有車輛控制系統12000之車輛外部之資訊。例如，於車外資訊檢測單元12030連接有攝像部12031。車外資訊檢測單元12030使攝像部12031拍攝車外之圖像，並且接收拍攝之圖像。車外資訊檢測單元12030亦可基於接收到之圖像，進行人、車、障礙物、標識或路面上之文字等物體檢測處理或距離檢測處理。

攝像部12031係接收光並輸出對應於該光之受光量之電性信號之光感測器。攝像部12031亦可將電性信號作為圖像輸出，亦可作為測距之資訊輸出。又，攝像部12031接收之光可為可見光，亦可為紅外線等非可見光。

車內資訊檢測單元12040檢測車內之資訊。於車內資訊檢測單元12040連接有例如檢測駕駛者之狀態之駕駛者狀態檢測部12041。駕駛者狀態檢測部12041包含例如拍攝駕駛者之相機，車內資訊檢測單元12040可基於自駕駛者狀態檢測部12041輸入之檢測資訊，算出駕駛者之疲勞程度或注意力集中程度，亦可判斷駕駛者是否打瞌睡。

微電腦12051可基於以車外資訊檢測單元12030或車內資訊檢測單元12040取得之車內外之資訊，運算驅動力產生裝置、轉向機構或制動裝置之控制目標值，對驅動系統控制單元12010輸出控制指令。例如，微電腦12051可進行以實現包含避免車輛之碰撞或緩和衝擊、基於車輛距離之跟隨行駛、車速維持行駛、車輛之碰撞警告或車輛之車道偏離警告等之ADAS(Advanced Driver Assistance System:先進駕駛輔助系統)之功能為目的之協調控制。

又，微電腦12051可藉由基於車外資訊檢測單元12030或車內資訊檢測單元12040所取得之車輛周圍之資訊，控制驅動力產生裝置、轉向機構或制動裝置等，而進行以不拘於駕駛者之操作自動行駛之自動駕駛為目的之協調控制。

又，微電腦12051可基於車外資訊檢測單元12030所取得之車外之資訊，對主體系統控制單元12020輸出控制指令。例如，微電腦12051可根據車外資訊檢測單元12030檢測出之前方車或對向車之位置而控制頭燈，進行以謀求將遠光燈切換成近光燈等防眩為目的之協調控制。

聲音圖像輸出部12052向可對車輛之搭乘者或車外於視覺上或聽覺上通知資訊之輸出裝置發送聲音及圖像中之至少一者之輸出信號。於圖56之例中，作為輸出裝置，例示有擴音器12061、顯示部12062及儀錶板12063。顯示部12062亦可包含例如車載顯示器及抬頭顯示器之至少一者。

圖57係表示攝像部12031之設置位置之例之圖。

於圖57中，作為攝像部12031，具有攝像部12101、12102、12103、12104、12105。

攝像部12101、12102、12103、12104、12105設置於例如車輛12100之前保險桿、側後視鏡、後保險桿、後門及車室內之擋風玻璃之上部等位置。前保險桿所具備之攝像部12101及車室內之擋風玻璃之上部所具備之攝像部12105主要取得車輛12100前方之圖像。側後視鏡所具備之攝像部12102、12103主要取得車輛12100側方之圖像。後保險桿或後門所具備之攝像部12104主要取得車輛12100後方之圖像。車室內之擋風玻璃之上部所具備之攝像部12105主要使用於前方車輛或行人、障礙物、信號機、交通標識或車道線等之檢測。

再者，圖57係表示攝像部12101至12104之攝像範圍之一例。攝像範圍12111表示設置於前保險桿之攝像部12101之攝像範圍，攝像範圍12112、12113分別表示設置於側後視鏡之攝像部12102、12103之攝像範圍，攝像範圍12114表示設置於後保險桿或後門之攝像部12104之攝像範圍。例如，藉由使攝像部12101至12104所拍攝之圖像資料重疊，而獲得自上方觀察車輛12100之俯瞰圖像。

攝像部12101至12104之至少一者亦可具有取得距離資訊之功能。例如，攝像部12101至12104之至少一者可為包含複數個攝像元件之攝影機，亦可為具有相位差檢測用像素之攝像元件。

例如，微電腦12051基於自攝像部12101至12104取得之距離資訊，求得至攝像範圍12111至12114內之各立體物之距離，與該距離之時間變化(相對於車輛12100之相對速度)，藉此可抽取尤其位於車輛12100之行進路上之最近立體物、且於與車輛12100大致相同之方向以特定速度(例如為0 km/h以上)行駛之立體物作為前方車。再者，微電腦12051可設定於前方車之近前應預先確保之車間距離，進行自動剎車控制(亦包含跟隨停止控制)或自動加速控制(亦包含跟隨起動控制)等。可如此地進行不拘於駕駛者之操作而以自動行駛之自動駕駛等為目的之協調控制。

例如，微電腦12051基於自攝像部12101至12104所得之距離資訊，將立體物相關之立體物資訊分類成2輪車、普通車輛、大型車輛、行人、電線桿等其他立體物並抽取，使用於障礙物之自動回避。例如，微電腦12051可將車輛12100周邊之障礙物識別為車輛12100之駕駛員可視認之障礙物與難以視認之障礙物。而且，微電腦12051判斷表示與各障礙物碰撞之危險度之碰撞危險性，於碰撞危險性為設定值以上，有可能碰撞之狀況時，經由擴音器12061或顯示部12062對駕駛員輸出警報，或經由驅動系統控制單元12010進行強制減速或回避轉向，藉此可進行用以避免碰撞之駕駛支援。

攝像部12101至12104之至少一者亦可為檢測紅外線之紅外線相機。例如，微電腦12051可藉由判斷於攝像部12101至12104之攝像圖像中是否存在行人而辨別行人。該行人之辨別係藉由例如抽取作為紅外線相機之攝像部12101至12104之攝像圖像之特徵點之步驟，及對表示物體輪廓之一連串特徵點進行圖案匹配處理來判別是否為行人之步驟而進行。若微電腦12051判斷於攝像部12101至12104之攝像圖像中存在行人，並辨別出行人，則聲音圖像輸出部12052以於該辨別出之行人重疊顯示用以強調之方形輪廓線之方式，控制顯示部12062。再者，聲音圖像輸出部12052亦可以將表示行人之圖標等顯示於期望之位置之方式控制顯示部12062。

以上，針對應用本揭示之技術之車輛控制系統之一例進行說明。本揭示之技術可應用於以上說明之構成中之攝像部12101。具體而言，圖1之CMOS影像感測器10可應用於攝像部12031。藉由對攝像部12031應用本揭示之技術，藉由差動型之放大讀出，不僅可實現高轉換率(放大率)，並且抑制因重置饋通所致之重置位置脫離可讀出範圍，亦可將重置時之讀出像素之FD電位控制在期望值，或可抑制雜訊增加，故例如可取得更高品質之攝像圖像，更準確地辨別行人等障礙物。

再者，上述實施形態係表示用以將本技術具體化之一例者，實施形態之事項、與申請專利範圍之發明特定事項分別具有對應之關係。同樣地，申請專利範圍之發明特定事項、與附有與其相同之名稱之本技術之實施形態之事項分別具有對應之關係。但，本技術並非限定於實施形態，可於不脫離其主旨之範圍內藉由對實施形態實施多種變化而具體化。

再者，本說明書中記載之效果僅為示例，並未限定，又，亦可有其他效果。

再者，本技術亦可採用如以下之構成。
(1)一種固體攝像裝置，其具備：
像素部，其設有各自包含複數個像素之複數個列；
讀出列選擇部，其每當經過特定週期時選擇上述複數個列之任一者作為讀出列，使上述讀出列內之上述複數個像素各者產生對應於受光量之信號電位；
參照列選擇部，其每當經過上述特定週期時自上述複數個列之中選擇與上次不同之列作為此次之參照列，使上述參照列內之上述複數個像素各者產生特定之參照電位；及
讀出電路部，其讀出對應於上述信號電位與上述參照電位之差之信號。
(2)如上述(1)之固體攝像裝置，其進而具備產生特定之亂數之亂數產生部，
上述參照列選擇部基於上述亂數選擇上述參照列。
(3)如上述(1)或(2)之固體攝像裝置，其中
上述複數個列含有包含進行光電轉換之有效像素之有效像素列及包含不進行光電轉換之虛設像素之虛設像素列，
上述讀出列選擇部選擇上述有效像素列之任一者作為上述讀出列，
上述參照列選擇部選擇上述虛設像素列之任一者作為上述參照列。
(4)如上述(1)或(2)之固體攝像裝置，其中
上述複數個列含有包含進行光電轉換之有效像素之有效像素列，
上述讀出列選擇部選擇上述有效像素列作為上述讀出列，
上述參照列選擇部選擇上述有效像素列中與上述讀出列不同之列作為上述參照列。
(5)如上述(4)之固體攝像裝置，其中
上述參照列選擇部選擇於與特定方向垂直之方向上相鄰於上述讀出列之有效像素列作為上述參照列。
(6)如上述(4)之固體攝像裝置，其中
上述參照列選擇部選擇於與上述特定方向垂直之方向上相對於上述讀出列之特定之相對位置之上述有效像素列作為上述參照列。
(7)如上述(4)之固體攝像裝置，其中
上述讀出列選擇部選擇任一有效像素列作為上述讀出列，
上述參照列選擇部選擇於與上述特定方向垂直之方向上相對於上述讀出列之特定之相對位置之上述有效像素列作為上述參照列。
(8)如上述(4)之固體攝像裝置，其中
上述讀出列選擇部選擇不共有電荷電壓轉換部之一對有效像素列作為上述讀出列，
上述參照列選擇部選擇分別共有上述電荷電壓轉換部之2對有效像素列作為上述參照列。
(9)如上述(4)之固體攝像裝置，其中
上述讀出列選擇部選擇不共有電荷電壓轉換部之一對有效像素列作為上述讀出列，
上述參照列選擇部選擇共有上述電荷電壓轉換部之一對有效像素列作為上述參照列。
(10)如上述(1)至(9)中任一項之固體攝像裝置，其中
上述特定週期為水平同步信號之週期，
上述參照列選擇部每當經過頻率低於上述水平同步信號之特定之垂直同部信號之週期時，選擇與對應於上次之上述讀出列之上述參照列不同之列作為上述參照列。
(11)如上述(1)至(10)中任一項之固體攝像裝置，其中
上述讀出列內之上述複數個像素各者具備對應於來自複數個輸入通道之各者之輸入信號而設置、且將經由取樣保持電路而輸入之上述輸入信號放大之讀出側放大電晶體，
上述參照列內之上述複數個像素各者具備與上述讀出側放大電晶體各者成對之參照側放大電晶體，
於上述讀出側放大電晶體側之取樣保持電路，設定上述讀出側放大電晶體之輸出作為負反饋，於上述參照側放大電晶體側之取樣保持電路設定任意之電壓。
(12)如上述(11)之固體攝像裝置，其中
上述複數個像素各者構成為包含：
光電轉換部；
傳輸電晶體，其傳輸經上述光電轉換部光電轉換後之電荷；
電荷電壓轉換部，其將藉由上述傳輸電晶體傳輸之電荷轉換成電壓信號；及
重置電晶體，其重置上述電荷電壓轉換部。
(13)如上述(12)之固體攝像裝置，其中
上述複數個像素各者進而具有選擇上述像素之選擇電晶體，
上述選擇電晶體選擇含有上述讀出側放大電晶體之讀出像素、與含有上述參照側放大電晶體之參照像素之任意之對。
(14)如上述(12)或(13)之固體攝像裝置，其中
以行單位讀出含有上述參照側放大電晶體之參照像素。
(15)如上述(12)至(14)中任一項之固體攝像裝置，其中
於含有上述參照側放大電晶體之參照像素中，將上述傳輸電晶體及上述電荷電壓轉換部係與進行信號之蓄積及讀出之有效像素相同地構成。
(16)如上述(12)至(15)中任一項之固體攝像裝置，其中
上述複數個像素各者可進行源極隨耦型讀出，
上述讀出電路部進而具備切換源極隨耦型讀出與差動型放大讀出的切換部。
(17)如上述(12)至(15)中任一項之固體攝像裝置，其中
上述讀出電路部進而具有切換部，其切換含有上述讀出側放大電晶體之讀出像素、與含有上述參照側放大電晶體之參照像素。
(18)如上述(17)之固體攝像裝置，其中
上述讀出電路部於藉由與上述參照側放大電晶體之差動對而讀出於上述讀出側放大電晶體中經由上述傳輸電晶體讀出之信號後，將上述讀出側放大電晶體及上述參照側放大電晶體之接線互補地切換，藉由與切換前之上述讀出側放大電晶體之差動對，讀出於切換前之上述參照側放大電晶體中經由上述傳輸電晶體讀出之信號。
(19)如上述(17)或(18)之固體攝像裝置，其中
上述切換部將進行信號之蓄積及讀出之有效像素附近之有效像素設為含有上述參照側放大電晶體之參照像素。
(20)如上述(12)至(19)中任一項之固體攝像裝置，其中
複數個參照側放大電晶體將其全部或一部分之源極側、汲極側或源極側與汲極側兩者接線。
(21)如上述(1)之固體攝像裝置，其中
上述讀出列內之上述複數個像素各者具備對應於來自複數個輸入通道各者之輸入信號而設置，且將經由取樣保持電路輸入之上述輸入信號放大之讀出側放大電晶體，
上述參照列內之上述複數個像素各者具備與上述讀出側放大電晶體各者成對之參照側放大電晶體，
複數個參照側放大電晶體將其全部或一部分之源極側、汲極側或源極側與汲極側兩者接線。
(22)如上述(21)之固體攝像裝置，其中
上述輸入通道包含於矩陣狀地二維配置於像素陣列部之像素中，
上述複數個像素各者構成為含有：
光電轉換部；
傳輸電晶體，其傳輸經上述光電轉換部光電轉換後之電荷；
電荷電壓轉換部，其將藉由上述傳輸電晶體傳輸之電荷轉換成電壓信號；及
重置電晶體，其重置上述電荷電壓轉換部。
(23)如上述(22)之固體攝像裝置，其中
上述像素各者進而具有選擇上述像素之選擇電晶體，
上述選擇電晶體選擇含有上述讀出側放大電晶體之讀出像素、與含有上述參照側放大電晶體之參照像素之任意的對。
(24)如上述(22)或(23)之固體攝像裝置，其中
以行單位讀出含有上述參照側放大電晶體之參照像素，
接線有上述參照側放大電晶體之上述參照像素之數與含有上述讀出側放大電晶體之讀出像素之數相同，或少於上述讀出像素之數。
(25)如上述(22)至(24)中任一項之固體攝像裝置，其中
於含有上述參照側放大電晶體之參照像素中，上述傳輸電晶體及上述電荷電壓轉換部係與進行信號之蓄積及讀出之有效像素相同地構成。
(26)如上述(22)至(25)中任一項之固體攝像裝置，其中
上述複數個像素之各者可進行源極隨耦型讀出，
上述讀出電路部進而具有切換源極隨耦型讀出與差動型放大讀出的切換部。
(27)如上述(22)至(25)之固體攝像裝置，其中
上述讀出電路部進而具有切換含有上述讀出側放大電晶體之讀出像素、與含有上述參照側放大電晶體之參照像素的切換部。
(28)如上述(27)之固體攝像裝置，其中
於藉由與上述參照側放大電晶體之差動對而讀出於上述讀出側放大電晶體中經由上述傳輸電晶體讀出之信號後，將上述讀出側放大電晶體及上述參照側放大電晶體之接線互補地切換，而藉由與切換前之上述讀出側放大電晶體之差動對，讀出於切換前之上述參照側放大電晶體中經由上述傳輸電晶體讀出之信號。
(29)如上述(27)或(28)之固體攝像裝置，其中
上述切換部將進行信號之蓄積及讀出之有效像素附近之有效像素設為含有上述參照側放大電晶體之參照像素。
(30)如上述(22)至(29)中任一項之固體攝像裝置，其中
上述輸入信號經由取樣保持電路被輸入至上述讀出側放大電晶體、及上述參照側放大電晶體，
於上述讀出側放大電晶體側之取樣保持電路，設定上述差動放大電路之輸出作為負反饋，
於上述參照側放大電晶體側之取樣保持電路，設定任意之電壓。
(31)如上述(22)至(30)中任一項之固體攝像裝置，其中
上述讀出電路部進而具備開關，其於接通狀態之情形時，將上述複數個參照側放大電晶體之全部或一部分之源極側、汲極側或源極側與汲極側之兩者接線。
(32)一種固體攝像裝置，其具備：
像素部，其設有各自進行光電轉換之複數個有效像素，及各自不進行光電轉換之複數個遮光列；
有效像素列選擇部，其將上述複數個有效像素中之一對有效像素之一者設為讀出有效像素，使該讀出有效像素產生對應於受光量之電位，且將上述一對有效像素之另一者設為參照有效像素，使該參照有效像素產生特定之電位；
遮光像素列選擇部，其將上述複數個遮光像素中之一對遮光像素之一者設為讀出遮光像素，使該讀出遮光像素產生對應於暗電流之電位，且將上述一對遮光像素之另一者設為參照遮光像素，使該參照遮光像素產生特定之電位；及
讀出電路，其讀出對應於上述讀出有效像素之電位與將上述參照有效像素及上述參照遮光像素各者之電位平均化而得之電位之差的信號，且讀出對應於上述讀出遮光像素之電位與上述平均化而得之電位之差的信號。

10‧‧‧CMOS影像感測器

11‧‧‧像素陣列部

12‧‧‧垂直驅動部

13‧‧‧行讀出電路部

14‧‧‧行信號處理部

15‧‧‧水平驅動部

16‧‧‧系統控制部

17‧‧‧信號處理部

18‧‧‧資料儲存部

22、22R、22S‧‧‧垂直信號線

22-1‧‧‧垂直信號線

31‧‧‧像素驅動線

32‧‧‧垂直像素配線

50‧‧‧差動像素讀出電路

50A～50F‧‧‧差動像素讀出電路

50G-1‧‧‧差動像素讀出電路

50G-2‧‧‧差動像素讀出電路部

50H-1～50H-3‧‧‧像素讀出電路

51‧‧‧電流鏡電路

52‧‧‧負載MOS電路

53‧‧‧輸出端子

54‧‧‧共射共基放大型電流鏡電路

61、61R、61S‧‧‧垂直重置輸入線

62、62R、62S‧‧‧垂直電流供給線

61-1‧‧‧重置輸入線

62-1‧‧‧垂直電流供給線

100‧‧‧像素

100-1‧‧‧第1非對角像素

100-2‧‧‧第2非對角像素

100R‧‧‧參照像素

100S‧‧‧讀出像素

111‧‧‧有效像素區域

111R‧‧‧光電轉換部

111S‧‧‧光電轉換部

112‧‧‧虛設像素區域

112R‧‧‧傳輸電晶體

112S‧‧‧傳輸電晶體

113‧‧‧遮光像素區域

113R‧‧‧重置電晶體

113S‧‧‧重置電晶體

114‧‧‧放大電晶體

114R‧‧‧放大電晶體

114S‧‧‧放大電晶體

115‧‧‧選擇電晶體

115R‧‧‧選擇電晶體

115S‧‧‧選擇電晶體

121‧‧‧讀出列選擇部

121R‧‧‧浮動擴散區域

121S‧‧‧浮動擴散區域

122‧‧‧參照列選擇部

123‧‧‧有效像素列選擇部

124‧‧‧遮光像素列選擇部

141、141-1、141-2‧‧‧ADC

142‧‧‧條紋修正部

143‧‧‧加算平均處理部

144‧‧‧減算處理部

161‧‧‧亂數產生部

162‧‧‧時序控制部

210、220‧‧‧像素

211、221‧‧‧光電轉換部

212、222‧‧‧傳輸電晶體

213‧‧‧重置電晶體

214‧‧‧浮動擴散區域

215‧‧‧放大電晶體

216‧‧‧選擇電晶體

230‧‧‧像素區塊

240‧‧‧有效像素

250‧‧‧虛設像素

260‧‧‧遮光像素

300‧‧‧單位讀出電路

311、312‧‧‧多工器

313、314‧‧‧負載MOS電路

321、323～325、331、333、334、341、343～346、351、353、354、356、365‧‧‧開關

322、332、342、352‧‧‧PMOS電晶體

368、369‧‧‧水平信號線

511-1‧‧‧PMOS電晶體

511-2‧‧‧PMOS電晶體

511R‧‧‧參照側PMOS電晶體

511S‧‧‧讀出側PMOS電晶體

541R‧‧‧參照側PMOS電晶體

541S‧‧‧讀出側PMOS電晶體

542R‧‧‧參照側PMOS電晶體

542S‧‧‧讀出側PMOS電晶體

811‧‧‧裸片

812‧‧‧像素區域

813‧‧‧控制電路

814‧‧‧邏輯電路

821‧‧‧感測器裸片

824‧‧‧邏輯裸片

900、900-11、900-12‧‧‧像素

900-21、900-22‧‧‧像素

911‧‧‧光電轉換部

913‧‧‧重置電晶體

914‧‧‧放大電晶體

921‧‧‧浮動擴散區域

922‧‧‧垂直信號線

931‧‧‧類比電路

932‧‧‧類比數位轉換電路

1000‧‧‧電子機器

1001‧‧‧固體攝像裝置

1002‧‧‧DSP電路

1003‧‧‧訊框記憶體

1004‧‧‧顯示部

1005‧‧‧記錄部

1006‧‧‧操作部

1007‧‧‧電源部

1008‧‧‧匯流排線

12000‧‧‧車輛控制系統

12001‧‧‧通信網路

12010‧‧‧驅動系統控制單元

12020‧‧‧主體系統控制單元

12030‧‧‧車外資訊檢測單元

12031‧‧‧攝像部

12040‧‧‧車內資訊檢測單元

12041‧‧‧駕駛者狀態檢測部

12050‧‧‧綜合控制單元

12051‧‧‧微電腦

12052‧‧‧聲音圖像輸出部

12053‧‧‧車載網路I/F

12061‧‧‧擴音器

12062‧‧‧顯示部

12063‧‧‧儀錶板

12100‧‧‧車輛

12101～12105‧‧‧攝像部

12111～12114‧‧‧攝像範圍

Cfd‧‧‧寄生電容之合計

Cgd‧‧‧與VSL節點之寄生電容量

DAEN、DAHZ‧‧‧開關

DAS1、DAS2‧‧‧開關

FD‧‧‧浮動擴散區域

RST、RST1、RST2、RSTi、RSTj、SEL、SEL1、SEL2、SELi、SELj、TRG、TRG1、TRG2、TRGi、TRGj‧‧‧驅動信號

SFEN、SW0～SW27‧‧‧開關

SW1a‧‧‧開關

t1～t15‧‧‧時序

Vcom‧‧‧連接點

VDD‧‧‧電源

Vout、Voutk、Voutk+1‧‧‧輸出端子

VRD1、VRD2、VRD3‧‧‧垂直重置輸入線

Vrst‧‧‧電源

VSL0～VSL3‧‧‧垂直信號線

圖1係表示源極隨耦型讀出之構成之雜訊之產生部位之電路圖。

圖2係表示無像素共有之情形之構成之電路圖。

圖3係表示有像素共有之情形之構成之電路圖。

圖4係表示差動型放大讀出之構成之雜訊之產生部位之電路圖。

圖5係說明重置饋通及差動動作點之問題之圖。

圖6係表示應用本技術之固體攝像裝置之一實施形態之構成例之圖。

圖7係表示像素之構成例之電路圖。

圖8係表示第1實施形態之差動像素讀出電路之構成例之電路圖。

圖9係表示構成差動像素讀出電路之像素之驅動例之時序圖。

圖10係表示將讀出像素及參照像素配置於同一列之情形之構成之電路圖。

圖11係表示將讀出像素及參照像素配置於同一行之情形之構成之電路圖。

圖12係表示讀出像素及參照像素雖接近，但配置於不同列及行之情形之構成之電路圖。

圖13係表示每一行配置參照專用像素之情形之構成之電路圖。

圖14係表示每一行配置參照專用虛設像素之情形之構成之電路圖。

圖15係表示使用共射共基放大型電流鏡電路之構成之電路圖。

圖16係表示可切換讀出像素與參照像素之構成之電路圖。

圖17係表示可切換讀出像素與參照像素之構成之電路圖。

圖18係表示可以讀出像素及參照像素切換之像素之驅動例之時序圖。

圖19係表示切換成SF模式之像素之構成之電路圖。

圖20係表示切換成差動模式之像素之構成之電路圖。

圖21係表示切換成差動模式之像素之構成之電路圖。

圖22係表示切換成SF模式之像素之驅動例之時序圖。

圖23係表示切換成差動模式之像素之驅動例之時序圖。

圖24係說明藉由採用第1實施形態所得之效果之圖。

圖25係表示第2實施形態之像素讀出電路之構成例之電路圖。

圖26係表示差動模式時之像素讀出電路之構成例之電路圖。

圖27係表示差動模式時之像素讀出電路之構成例之電路圖。

圖28係表示SF模式時之像素讀出電路之構成例之電路圖。

圖29係表示切換成差動模式之像素之驅動例之時序圖。

圖30係表示切換成SF模式之像素之驅動例之時序圖。

圖31係表示差動模式時，讀出像素與參照像素之個數不同之情形之構成之電路圖。

圖32係說明採用第2實施形態所得之效果之圖。

圖33係表示本技術之第3實施形態之差動模式之讀出像素及參照像素之位置關係之一例之圖。

圖34係表示本技術之第3實施形態之讀出像素及參照像素不相鄰之情形時兩者之位置關係之一例之圖。

圖35係表示本技術之第3實施形態之讀出像素及參照像素於列方向相鄰之情形時兩者之位置關係之一例之圖。

圖36係表示本技術之第3實施形態之讀出像素及參照像素之位置關係之不同例之圖。

圖37係表示本技術之第4實施形態之像素之一構成例之圖。

圖38係表示本技術之第4實施形態之差動模式之讀出像素及參照像素之位置關係之一例之圖。

圖39係表示本技術之第5實施形態之行讀出電路部之一構成例之方塊圖。

圖40係表示本技術之第5實施形態之單位讀出電路之一構成例之電路圖。

圖41係表示本技術之第5實施形態之讀出像素及參照像素之位置關係之一例之圖。

圖42係表示本技術之第6實施形態之單位讀出電路之一構成例之電路圖。

圖43係表示本技術之第6實施形態之讀出像素及參照像素之位置關係之一例之圖。

圖44係表示本技術之第7實施形態之讀出像素及參照像素之位置關係之一例之圖。

圖45係表示本技術之第8實施形態之固體攝像裝置之一例之圖。

圖46係表示本技術之第8實施形態之讀出像素及參照像素之位置關係之一例之圖。

圖47係表示本技術之第8實施形態之訊框單位之讀出像素及參照像素之位置關係之一例之圖。

圖48係表示本技術之第9實施形態之訊框單位之讀出像素及參照像素之位置關係之一例之圖。

圖49係表示本技術之第10實施形態之CMOS影像感測器之一例之圖。

圖50係表示本技術之第10實施形態之單位讀出電路之一構成例之電路圖。

圖51係表示本技術之第10實施形態之行信號處理部之一構成例之方塊圖。

圖52係表示本技術之第10實施形態之追加水平信號線之單位讀出電路之一構成例之電路圖。

圖53係表示可應用本技術之積層型固體攝像裝置之構成例之圖。

圖54係表示具有應用本技術之固體攝像裝置之電子機器之構成例之方塊圖。

圖55係表示應用本技術之固體攝像裝置之使用例之圖。

圖56係表示車輛控制系統之概略構成之一例之方塊圖。

圖57係表示車外資訊檢測部及攝像部之設置位置之一例之說明圖。

Claims

一種固體攝像裝置，其具備：像素部，其設有各自包含複數個像素之複數個列；讀出列選擇部，其每當經過特定週期時選擇上述複數個列之任一者作為讀出列，使上述讀出列內之上述複數個像素各者產生對應於受光量之信號電位；參照列選擇部，其每當經過上述特定週期時自上述複數個列之中選擇與上次不同之列作為此次之參照列，使上述參照列內之上述複數個像素各者產生特定之參照電位；及讀出電路部，其讀出對應於上述信號電位與上述參照電位之差之信號。
如請求項1之固體攝像裝置，其進而具備產生特定之亂數之亂數產生部，上述參照列選擇部基於上述亂數選擇上述參照列。
如請求項1之固體攝像裝置，其中上述複數個列含有包含進行光電轉換之有效像素之有效像素列及包含不進行光電轉換之虛設像素之虛設像素列，上述讀出列選擇部選擇上述有效像素列之任一者作為上述讀出列，上述參照列選擇部選擇上述虛設像素列之任一者作為上述參照列。
如請求項1之固體攝像裝置，其中上述複數個列含有包含進行光電轉換之有效像素之有效像素列，上述讀出列選擇部選擇上述有效像素列作為上述讀出列，上述參照列選擇部選擇上述有效像素列中與上述讀出列不同之列作為上述參照列。
如請求項4之固體攝像裝置，其中上述參照列選擇部選擇於與特定方向垂直之方向上相鄰於上述讀出列之有效像素列作為上述參照列。
如請求項4之固體攝像裝置，其中上述參照列選擇部選擇於與上述特定方向垂直之方向上相對於上述讀出列之特定之相對位置之上述有效像素列作為上述參照列。
如請求項4之固體攝像裝置，其中上述讀出列選擇部選擇任一有效像素列作為上述讀出列，上述參照列選擇部選擇於與上述特定方向垂直之方向上相對於上述讀出列之特定之相對位置之上述有效像素列作為上述參照列。
如請求項4之固體攝像裝置，其中上述讀出列選擇部選擇不共有電荷電壓轉換部之一對有效像素列作為上述讀出列，上述參照列選擇部選擇分別共有上述電荷電壓轉換部之2對有效像素列作為上述參照列。
如請求項4之固體攝像裝置，其中上述讀出列選擇部選擇不共有電荷電壓轉換部之一對有效像素列作為上述讀出列，上述參照列選擇部選擇共有上述電荷電壓轉換部之一對有效像素列作為上述參照列。
如請求項1之固體攝像裝置，其中上述特定週期為水平同步信號之週期，上述參照列選擇部每當經過頻率低於上述水平同步信號之特定之垂直同部信號之週期時，選擇與對應於上次之上述讀出列之上述參照列不同之列作為上述參照列。
如請求項1之固體攝像裝置，其中上述讀出列內之上述複數個像素各者具備對應於來自複數個輸入通道各者之輸入信號而設置、且將經由取樣保持電路而輸入之上述輸入信號放大之讀出側放大電晶體，上述參照列內之上述複數個像素各者具備與上述讀出側放大電晶體各者成對之參照側放大電晶體，於上述讀出側放大電晶體側之取樣保持電路，設定上述讀出側放大電晶體之輸出作為負反饋，於上述參照側放大電晶體側之取樣保持電路設定任意之電壓。
如請求項11之固體攝像裝置，其中上述複數個像素各者構成為包含：光電轉換部；傳輸電晶體，其傳輸經上述光電轉換部光電轉換後之電荷；電荷電壓轉換部，其將藉由上述傳輸電晶體傳輸之電荷轉換成電壓信號；及重置電晶體，其重置上述電荷電壓轉換部。
如請求項12之固體攝像裝置，其中上述複數個像素各者進而具有選擇上述像素之選擇電晶體，上述選擇電晶體選擇含有上述讀出側放大電晶體之讀出像素、與含有上述參照側放大電晶體之參照像素之任意之對。
如請求項12之固體攝像裝置，其中以行單位讀出含有上述參照側放大電晶體之參照像素。
如請求項12之固體攝像裝置，其中於含有上述參照側放大電晶體之參照像素中，將上述傳輸電晶體及上述電荷電壓轉換部與進行信號之蓄積及讀出之有效像素相同地構成。
如請求項12之固體攝像裝置，其中上述複數個像素各者可進行源極隨耦型讀出，上述讀出電路部進而具備切換源極隨耦型讀出與差動型放大讀出的切換部。
如請求項12之固體攝像裝置，其中上述讀出電路部進而具有切換部，其切換含有上述讀出側放大電晶體之讀出像素、與含有上述參照側放大電晶體之參照像素。
如請求項17之固體攝像裝置，其中上述讀出電路部於藉由與上述參照側放大電晶體之差動對而讀出於上述讀出側放大電晶體中經由上述傳輸電晶體讀出之信號後，將上述讀出側放大電晶體及上述參照側放大電晶體之接線互補地切換，藉由與切換前之上述讀出側放大電晶體之差動對，讀出於切換前之上述參照側放大電晶體中經由上述傳輸電晶體讀出之信號。
如請求項18之固體攝像裝置，其中上述切換部將進行信號之蓄積及讀出之有效像素附近之有效像素設為含有上述參照側放大電晶體之參照像素。
如請求項12之固體攝像裝置，其中複數個參照側放大電晶體將其全部或一部分之源極側、汲極側或源極側與汲極側兩者接線。
如請求項1之固體攝像裝置，其中上述讀出列內之上述複數個像素各者具備對應於來自複數個輸入通道各者之輸入信號而設置，且將經由取樣保持電路輸入之上述輸入信號放大之讀出側放大電晶體，上述參照列內之上述複數個像素各者具備與上述讀出側放大電晶體各者成對之參照側放大電晶體，複數個參照側放大電晶體將其全部或一部分之源極側、汲極側或源極側與汲極側兩者接線。
如請求項21之固體攝像裝置，其中上述輸入通道包含於矩陣狀地二維配置於像素陣列部之像素中，上述複數個像素各者構成為含有：光電轉換部；傳輸電晶體，其傳輸經上述光電轉換部光電轉換後之電荷；電荷電壓轉換部，其將藉由上述傳輸電晶體傳輸之電荷轉換成電壓信號；及重置電晶體，其重置上述電荷電壓轉換部。
如請求項22之固體攝像裝置，其中上述像素各者進而具有選擇上述像素之選擇電晶體，上述選擇電晶體選擇含有上述讀出側放大電晶體之讀出像素、與含有上述參照側放大電晶體之參照像素之任意之對。
如請求項22之固體攝像裝置，其中以行單位讀出含有上述參照側放大電晶體之參照像素，接線有上述參照側放大電晶體之上述參照像素之數與含有上述讀出側放大電晶體之讀出像素之數相同，或少於上述讀出像素之數。
如請求項22之固體攝像裝置，其中於含有上述參照側放大電晶體之參照像素中，上述傳輸電晶體及上述電荷電壓轉換部係與進行信號之蓄積及讀出之有效像素相同地構成。
如請求項22之固體攝像裝置，其中上述複數個像素各者可進行源極隨耦型讀出，上述讀出電路部進而具有切換源極隨耦型讀出與差動型放大讀出的切換部。
如請求項22之固體攝像裝置，其中上述讀出電路部進而具有切換含有上述讀出側放大電晶體之讀出像素、與含有上述參照側放大電晶體之參照像素的切換部。
如請求項27之固體攝像裝置，其中於藉由與上述參照側放大電晶體之差動對而讀出於上述讀出側放大電晶體中經由上述傳輸電晶體讀出之信號後，將上述讀出側放大電晶體及上述參照側放大電晶體之接線互補地切換，而藉由與切換前之上述讀出側放大電晶體之差動對，讀出於切換前之上述參照側放大電晶體中經由上述傳輸電晶體讀出之信號。
如請求項27之固體攝像裝置，其中上述切換部將進行信號之蓄積及讀出之有效像素附近之有效像素設為含有上述參照側放大電晶體之參照像素。
如請求項22之固體攝像裝置，其中上述輸入信號經由取樣保持電路被輸入至上述讀出側放大電晶體及上述參照側放大電晶體，於上述讀出側放大電晶體側之取樣保持電路，設定上述差動放大電路之輸出作為負反饋，於上述參照側放大電晶體側之取樣保持電路設定任意之電壓。
如請求項22之固體攝像裝置，其中上述讀出電路部進而具備開關，其於接通狀態之情形時，將上述複數個參照側放大電晶體之全部或一部分之源極側、汲極側或源極側與汲極側之兩者接線。
一種固體攝像裝置，其具備：像素部，其設有各自進行光電轉換之複數個有效像素、及各自不進行光電轉換之複數個遮光列；有效像素列選擇部，其將上述複數個有效像素中之一對有效像素之一者設為讀出有效像素，使該讀出有效像素產生對應於受光量之電位，且將上述一對有效像素之另一者設為參照有效像素，使該參照有效像素產生特定之電位；遮光像素列選擇部，其將上述複數個遮光像素中之一對遮光像素之一者設為讀出遮光像素，使該讀出遮光像素產生對應於暗電流之電位，且將上述一對遮光像素之另一者設為參照遮光像素，使該參照遮光像素產生特定之電位；及讀出電路，其讀出對應於上述讀出有效像素之電位與將上述參照有效像素及上述參照遮光像素各者之電位平均化而得之電位之差的信號，並且讀出對應於上述讀出遮光像素之電位與上述平均化而得之電位之差的信號。