TW202105751A - 電容結構 - Google Patents

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Abstract

本發明揭露了一種電容結構，其包含有一金屬氧化物半導體電容以及一金屬氧化物金屬電容，其中該金屬氧化物半導體電容的閘極、源極以及汲極為以一第一金屬層來製作的一第一指狀結構，且該金屬氧化物金屬電容至少包含以一第二金屬層來製作的一第二指狀結構，且該第二金屬層與該第一金屬層為垂直相鄰的金屬層。

Description

電容結構
本發明係有關於電容結構，尤指一種結合金屬氧化物半導體電容(metal-oxide-semiconductor capacitor，MOS capacitor)與金屬氧化物金屬電容(metal-oxide-metal，MOM capacitor)的電容結構。
在積體電路的佈局中，電容通常會佔據相當大的面積，因而影響到了晶片的製造成本。因此，為了在有限的空間內具有較高的電容值，先前技術中通常會使用MOM電容來達到此一目的，然而，傳統的設計並無法充分利用到每一個金屬層，因而無法設計出最佳的電容值。
因此，本發明的目的之一在於提出一種結合金屬氧化物半導體電容以及MOM電容的電容結構，其可以充分地利用每一個金屬層以在有限空間內設計出最高的電容值，以解決先前技術中的問題。
在本發明的一個實施例中，揭露了一種電容結構，其包含有一金屬氧化物半導體電容以及一金屬氧化物金屬電容，其中該金屬氧化物半導體電容的閘極、源極以及汲極為以一第一金屬層來製作的一第一指狀(finger-shaped)結構，且該金屬氧化物金屬電容至少包含以一第二金屬層來製作的一第二指狀結構，且該第二金屬層與該第一金屬層為垂直相鄰的金屬層。
在本發明的一個實施例中，揭露了一種電容結構，其包含有：一具有離子摻雜的基板、一第一金屬層用以製作於該基板上的一第一指狀結構、一第二金屬層用以製作於的一第二指狀結構，其中該第二金屬層與該第一金屬層為垂直相鄰的金屬層。
第1圖為根據本發明一實施例之電容結構100的示意圖。如第1圖所示，電容結構100包含了一金屬氧化物半導體電容110、一MOM電容120以及兩個端點N1、N2，其中金屬氧化物半導體電容110係使用一金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)作為一電容器，且在本實施例中，金屬氧化物半導體電容110係為一金屬氧化物半導體可變電容(MOS varactor)。在電容結構100中，由於當兩個端點N1、N2之間的跨壓高於一臨界值時，金屬氧化物半導體電容110會具有較佳的電容值，再加上MOM電容120在其餘可用的金屬層提供額外的電容值，因此可以讓電容結構100在有限的空間內具有最佳的電容值。
具體來說，參考第2~5圖，其中第2圖為根據本發明一實施例之電容結構100中第一金屬層的示意圖，第3圖為根據本發明一實施例之電容結構100中第二金屬層的示意圖，第4圖為根據本發明一實施例之電容結構100中第三金屬層的示意圖，以及第5圖為根據本發明一實施例之電容結構100的上視圖。在第2圖中，金屬氧化物半導體電容110係以第一金屬層來實作，其中金屬氧化物半導體電容110的閘極、源極與汲極為以第一金屬層來製作的一第一指狀結構。詳細來說，第2圖所示的第一指狀結構包含了彼此電性隔絕的一第一部分210以及一第二部分220，其中第一部分210係作為金屬氧化物半導體電容110的閘極，第二部分220係作為金屬氧化物半導體電容110的源極與汲極，且第一部分210與第二部分220係交錯排列。在本實施例中，第一部分210係電性連接到端點N1，且第二部分220係電性連接到端點N2，以構成金屬氧化物半導體電容110。舉例來說，端點N1係電性連接到電源節點(power node)，端點N2係電性連接到接地節點(ground node)。需注意的是，作為金屬氧化物半導體電容110之源極與汲極的第二部分220係製作於具有離子摻雜的一基板202之上(例如，第二部分220下方的區域可以是重摻雜區域)，且作為金屬氧化物半導體電容110之閘極的第一部分210係透過一氧化層製作於基板202之上。基板202可依設計需求，電性連接到端點N1或N2其中之一，而由於基板202的結構部分並非是本發明的重點，故相關細節在此不贅述。
在第3圖中，MOM電容120係包含了以第二金屬層來實作的一第二指狀結構，其中第二金屬層係垂直相鄰於第一金屬層，亦即第二金屬層與第一金屬層在垂直方向之間僅具有絕緣層而不具有其他的金屬層。在本實施例中，第二金屬層係堆疊在第一金屬層的垂直上方，然本發明不限於此。第3圖所示的第二指狀結構包含了彼此電性隔絕的一第一部分310以及一第二部分320。在本實施例中，第二指狀結構的第一部分310與該第一指狀結構的第一部分210實質上重疊，且第二指狀結構的第一部分310與第一指狀結構的第一部分210透過多個貫通孔(via)彼此連接，電性連接到端點N1；以及第二指狀結構的第二部分320與第一指狀結構的第二部分220實質上重疊，且第二指狀結構的第二部分320與第一指狀結構的第二部分220透過多個貫通孔彼此連接，電性連接到端點N2。此外，在一實施例中，由上視圖來看，第二指狀結構的長度大於第一指狀結構的長度。
在第4圖中，MOM電容120亦包含了以第三金屬層來實作的一第三指狀結構，其中第三金屬層係垂直相鄰於第二金屬層，亦即第二金屬層與第三金屬層在垂直方向之間僅具有絕緣層而不具有其他的金屬層。在本實施例中，第三金屬層係堆疊在第二金屬層的垂直上方，然本發明不限於此。第4圖所示的第三指狀結構包含了彼此電性隔絕的一第一部分410以及一第二部分420。在本實施例中，第三指狀結構的第一部分410與第一指狀結構的第一部分210實質上重疊，且第三指狀結構的第一部分410與第一指狀結構的第一部分210以及第二指狀結構的第一部分310透過多個貫通孔彼此連接，電性連接到端點N1；以及第三指狀結構的第二部分420與第一指狀結構的第二部分220實質上重疊，且第三指狀結構的第二部分420與第一指狀結構的第二部分220以及第二指狀結構的第二部分320透過多個貫通孔彼此連接，電性連接到端點N2。此外，在一實施例中，由上視圖來看，第三指狀結構的長度大於第一指狀結構的長度。
在第2~5圖所示的實施例中，電容結構100係只包含了三層金屬層，但本發明並不以此為限。在本發明的另一實施例中，電容結構100中MOM電容120亦可包含其他金屬層，例如與第三金屬層垂直相鄰的第四金屬層或是其他金屬層，所製作的指狀結構，以使得MOM電容120具有更高的電容值。
在第5圖所示的實施例中，第二金屬層所製作的第二指狀結構係與第三金屬層所製作的第三指狀結構係與第一金屬層所製作的第一指狀結構實質重疊，然而，本發明並不以此為限。在本發明的其他實施例中，第二金屬層所製作的第二指狀結構可以只有部分與第一金屬層所製作的第一指狀結構重疊，且第三金屬層所製作的第三指狀結構可以只有部分與第一金屬層所製作的第一指狀結構重疊，這些設計上的變化均應屬於本發明的範疇。
第6圖為根據本發明一實施例之電容結構100的剖面圖，其中圖示的編號602、604、606、608係為製作在半導體基板上之閘極、氧化層、以及重摻雜區域。在第6圖中，閘極602、重摻雜區域606、重摻雜區域608分別透過連接部(例如，接點(contact))連接到第一金屬層所製作之第一指狀結構的第一部分210以及第二部分220，第一部分210則透過貫通孔連接到第二金屬層所製作之第二指狀結構的第一部分310以及第三金屬層所製作之第三指狀結構的第一部分410，且第二部分220則透過貫通孔連接到第二金屬層所製作之第二指狀結構的第二部分320以及第三金屬層所製作之第三指狀結構的第二部分420。在本實施例中，第一部分210/310/410係連接到電源節點(VDD)，而第二部分220/320/420係連接到接地節點(GND)。在第6圖所示的剖面圖中，在垂直方向上彼此相鄰的金屬層之間不具有電容值，如第7圖所示，第一部分210、310、410之間不具有電容值，且第二部分220、320、420之間也不具有電容值，而以第一部分310為例，第一部分310會與第二部分220、320、420之間形成多方向的電容值，因此可以有效地提升電容結構100的電容值。
在傳統之包含金屬氧化物半導體電容以及MOM電容的電容結構中，由於第二金屬層以及第三金屬層會被使用來連接金屬氧化物半導體電容的電極、或是用來連接金屬氧化物半導體電容的電極與MOM電容，因此考量到第二金屬層以及第三金屬層具有多條連接線的問題，第二金屬層以及第三金屬層傳統上並不會被設計為具有第3~4圖所示的指狀結構，且MOM電容需要使用其他的金屬層來實作。相對地，在本發明實施例之第5圖所示之電容結構100中，金屬氧化物半導體電容110的第一金屬層被設計為與MOM電容120金屬層類似的指狀結構，且第一金屬層的第一指狀結構被分為彼此電性隔絕的第一部分210及第二部分220。第一部分210作為金屬氧化物半導體電容110的閘極，第二部分220作為金屬氧化物半導體電容110的源極與汲極。因此，可額外使用第二金屬層與第三金屬層來製作MOM電容120。更進一步地，由於第二金屬層與第三金屬層製作的MOM電容120係具有與第一金屬層類似的指狀結構，因此可以大幅增加MOM電容120與金屬氧化物半導體電容110之間的電容值，進而提升了電容結構100的整體電容值。在一實際的模擬範例中，假設傳統之包含金屬氧化物半導體電容以及MOM電容的電容結構在133μm2 面積下具有電容值0.32 pf (pico-farad)，而本發明實施例之電容結構100在同樣的面積下係具有電容值0.46 pf，多了約40%的電容值，因此有助於在晶片面積日趨縮小的情形下得到最大的電容值。
簡要歸納本發明，在本發明之包含金屬氧化物半導體電容以及MOM電容的電容架構中，透過使用第二金屬層與第三金屬層來製作MOM電容，且金屬氧化物半導體電容與MOM電容具有類似的指狀結構，可以充分地利用到每 一個金屬層，讓晶片在有限空間內具有最高的電容值。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:電容結構 110:金屬氧化物半導體電容 120:MOM電容 202:基板 210:第一指狀結構的第一部分 220:第一指狀結構的第二部分 310:第二指狀結構的第一部分 320:第二指狀結構的第二部分 410:第三指狀結構的第一部分 420:第三指狀結構的第二部分 602:閘極 604:氧化層 606、608:重摻雜區域 N1、N2:端點
第1圖為根據本發明一實施例之電容結構的示意圖。 第2圖為根據本發明一實施例之電容結構中第一金屬層的示意圖。 第3圖為根據本發明一實施例之電容結構中第二金屬層的示意圖。 第4圖為根據本發明一實施例之電容結構中第三金屬層的示意圖。 第5圖為根據本發明一實施例之電容結構的上視圖。 第6圖為根據本發明一實施例之電容結構的剖面圖 第7圖為第6圖所示之電容結構之電容示意圖。
100:電容結構

Claims (10)

  1. 一種電容結構，包含有： 一金屬氧化物半導體電容(metal-oxide-semiconductor capacitor，MOS capacitor)，其中該金屬氧化物半導體電容的閘極、源極以及汲極為以一第一金屬層來製作的一第一指狀結構；以及 一金屬氧化物金屬電容(metal-oxide-metal，MOM capacitor)，其中該金屬氧化物金屬電容至少包含以一第二金屬層來製作的一第二指狀結構，且該第二金屬層與該第一金屬層為垂直相鄰的金屬層。
  2. 如申請專利範圍第1項所述之電容結構，其中該第二指狀結構與該第一指狀結構實質上重疊，且該第二指狀結構的長度大於該第一指狀結構。
  3. 如申請專利範圍第1項所述之電容結構，其中該金屬氧化物金屬電容另包含以一第三金屬層來製作的一第三指狀結構，該第三金屬層與該第二金屬層為垂直相鄰的金屬層，且該第三指狀結構、該第二指狀結構與該第一指狀結構實質上重疊。
  4. 如申請專利範圍第1項所述之電容結構，其中該第一指狀結構包含不彼此連接的一第一部分以及一第二部分，該第二指狀結構包含不彼此連接的一第一部分以及一第二部分，該第一指狀結構的該第一部分與該第二指狀結構的該第一部分透過至少一第一貫通孔彼此電性連接以作為該電容結構的一第一端點，且該第一指狀結構的該第二部分與該第二指狀結構的該第二部分透過至少一第二貫通孔彼此電性連接以作為該電容結構的一第二端點。
  5. 如申請專利範圍第4項所述之電容結構，其中該第一指狀結構的該第一部分為該金屬氧化物半導體電容的閘極，且該第一指狀結構的該第二部分為該金屬氧化物半導體電容的源極與汲極。
  6. 如申請專利範圍第4項所述之電容結構，其中該金屬氧化物金屬電容另包含以一第三金屬層來製作的一第三指狀結構，且該第三金屬層與該第二金屬層為垂直相鄰的金屬層；以及其中該第三指狀結構包含不彼此連接的一第一部分以及一第二部分，該第一指狀結構的該第一部分、第二指狀結構的該第一部分以及該第三指狀結構的該第一部分該透過該至少一第一貫通孔彼此電性連接以作為該電容結構的該第一端點，且該第一指狀結構的該第二部分、第二指狀結構的該第二部分以及該第三指狀結構的該第二部分該透過該至少一第二貫通孔彼此電性連接以作為該電容結構的該第二端點。
  7. 如申請專利範圍第1項所述之電容結構，其中該金屬氧化物半導體電容的閘極、源極以及汲極係透過連接部與該第一金屬層電性連接，且該第一金屬層為位於同一平面上的金屬層。
  8. 如申請專利範圍第1項所述之電容結構，其中該第一金屬層與該第二金屬層中垂直相鄰的部分之間不具有電容值。
  9. 一種電容結構，包含有： 一具有離子摻雜的基板； 一第一金屬層用以製作於該基板上的一第一指狀結構，其中該第一指狀結構與該基板係構成一金屬氧化物半導體電容；以及 一第二金屬層用以製作一第二指狀結構，其中該第二金屬層與該第一金屬層為垂直相鄰的金屬層。
  10. 如申請專利範圍第9項所述之電容結構，其中該第一指狀結構包含不彼此連接的一第一部分以及一第二部分，該第一部分係作為該金屬氧化物半導體電容的閘極，該第二部分係作為該金屬氧化物半導體電容的源極以及汲極；該第二指狀結構包含不彼此連接的一第一部分以及一第二部分，該第一指狀結構的該第一部分與該第二指狀結構的該第一部分透過至少一第一貫通孔彼此電性連接以作為該電容結構的一第一端點，且該第一指狀結構的該第二部分與該第二指狀結構的該第二部分透過至少一第二貫通孔彼此電性連接以作為該電容結構的一第二端點；以及該第二指狀結構與該第一指狀結構實質上重疊。
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Publication number Priority date Publication date Assignee Title
EP4007001A1 (en) * 2020-11-30 2022-06-01 NXP USA, Inc. Integrated capacitors in an integrated circuit
CN115528024A (zh) * 2021-06-25 2022-12-27 瑞昱半导体股份有限公司 紧凑的电容结构

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209240B2 (en) * 2012-10-16 2015-12-08 Sandisk Technologies Inc. Metal-oxide-metal capacitor structure
TWI580057B (zh) * 2013-08-13 2017-04-21 聯華電子股份有限公司 半導體電容
CN105575959B (zh) * 2014-11-21 2018-06-15 威盛电子股份有限公司 集成电路装置

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