TW202425332A - 包括對準標記的半導體裝置 - Google Patents

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TW202425332A
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semiconductor
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drain
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羅炯住
宋宇彬
梁辰旭
尹喆珍
原田佳尚
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體裝置，包含：基底，包含主動圖案；通道圖案，位於主動圖案上，通道圖案包含彼此間隔開且豎直堆疊的多個半導體圖案；源極/汲極圖案，連接至多個半導體圖案；貫穿圖案，穿透源極/汲極圖案；金屬半導體化合物層，位於源極/汲極圖案與貫穿圖案之間；閘極電極，位於多個半導體圖案上，閘極電極包含位於多個半導體圖案中的相鄰半導體圖案之間的內部電極及位於多個半導體圖案的最上部半導體圖案上的外部電極；主動觸點，位於貫穿圖案上；以及第一金屬層，位於主動觸點上，第一金屬層包含連接至主動觸點的電力佈線及第一佈線。

Description

包括對準標記的半導體裝置
本揭露的實例實施例是關於一種半導體裝置，且更尤其是關於一種包含場效電晶體的半導體裝置。 [相關申請案的交叉參考]
本申請案是基於2022年12月14日在韓國智慧財產局申請的韓國專利申請案第10-2022-0174700號且主張所述申請案的優先權，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
半導體裝置可包含積體電路，所述積體電路包含金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field effect transistors；MOSFET）。由於半導體裝置的大小及設計規則已減少，故MOSFET的大小亦已按比例縮小。半導體裝置的操作特性可因MOSFET按比例縮小而劣化。因此，對於半導體裝置進行進一步研究以克服由高整合密度所引起的限制且改良性能。
此背景技術部分中所揭露的資訊在達成本申請案的實施例的過程之前或期間已被本發明人知曉或得出，或為在達成實施例的過程中所獲取的技術資訊。因此，所述資訊可含有未形成已由公眾知曉的先前技術的資訊。
本發明提供一種具有改良電特性且改良可靠性的半導體裝置。
額外態樣將部分地闡述於以下描述中且部分地將自描述中顯而易見，或可藉由實踐所呈現的實施例來獲悉。
根據實例實施例的態樣，半導體裝置可包含：基底，包含主動圖案；通道圖案，位於主動圖案上，通道圖案包含彼此間隔開且豎直堆疊的多個半導體圖案；源極/汲極圖案，連接至多個半導體圖案；貫穿圖案，穿透源極/汲極圖案；層間絕緣層，位於源極/汲極圖案上；金屬半導體化合物層，位於源極/汲極圖案與貫穿圖案之間；閘極電極，位於多個半導體圖案上，閘極電極包含多個半導體圖案中的相鄰半導體圖案之間的內部電極及位於多個半導體圖案的最上部半導體圖案上的外部電極；主動觸點，位於貫穿圖案上；以及第一金屬層，位於主動觸點上，所述第一金屬層包含連接至主動觸點的電力佈線及第一佈線，其中貫穿圖案的上部表面低於層間絕緣層的上部表面。
根據實例實施例的態樣，半導體裝置可包含：基底，包含主動圖案；通道圖案，位於主動圖案上，通道圖案包含彼此間隔開且豎直堆疊的多個半導體圖案；源極/汲極圖案，連接至多個半導體圖案；貫穿圖案，穿透源極/汲極圖案；金屬半導體化合物層，位於源極/汲極圖案與貫穿圖案之間；主動觸點，位於貫穿圖案上；以及內埋連接件，位於基底中且連接至貫穿圖案，其中主動觸點可與貫穿圖案對準且可連接至貫穿圖案的上部表面，且內埋連接件可與貫穿圖案對準且可連接至貫穿圖案的底部表面。
根據實例實施例的態樣，半導體裝置可包含：基底，包含主動區；裝置隔離層，界定主動區上的主動圖案；源極/汲極圖案，位於主動圖案上；通道圖案，位於主動圖案上，通道圖案包含彼此間隔開且豎直堆疊的多個半導體圖案；閘極電極，位於多個半導體圖案上，閘極電極包含多個半導體圖案中的相鄰半導體圖案之間的內部電極及位於多個半導體圖案的最上部半導體圖案上的外部電極；閘極絕緣層；位於相鄰半導體圖案與閘極電極之間；閘極間隔件，位於閘極電極的側壁；閘極頂蓋圖案，位於閘極電極的上部表面上；閘極切割圖案，穿透閘極電極；貫穿圖案，穿透源極/汲極圖案且連接至源極/汲極圖案；金屬半導體化合物層，位於源極/汲極圖案與貫穿圖案之間；層間絕緣層，至少部分地覆蓋源極/汲極圖案、閘極頂蓋圖案以及貫穿圖案；主動觸點，穿透層間絕緣層以使得主動觸點連接至貫穿圖案；閘極觸點，穿透層間絕緣層及閘極頂蓋圖案以使得閘極觸點連接至閘極電極；第一金屬層，位於層間絕緣層上，第一金屬層包含分別連接至主動觸點及閘極觸點的電力佈線及第一佈線；第二金屬層，位於第一金屬層上，第二金屬層包含連接至第一金屬層的第二佈線；內埋連接件，自貫穿圖案朝向基底的底部表面延伸；內埋間隔件，位於內埋連接件的側面；背側互連層，位於基底的底部表面上，背側互連層連接至內埋連接件；以及電力傳輸網路層，位於背側互連層的底部表面上，其中主動觸點、貫穿圖案以及內埋連接件可與彼此在垂直於基底的表面的方向上對準。
在下文中，將參考隨附圖式詳細地描述本發明的實例實施例。在圖式中針對相同組件使用相同附圖標號，且將省略對所述組件的冗餘描述。本文中所描述的實施例為實例實施例，且因此，本揭露不限於此且可以各種其他形式實現。
如本文中所使用，諸如「…中的至少一者」的表述在位於元件清單之前時修飾整個元件清單，而並不修飾清單中的個別元件。舉例而言，表述「a、b以及c中的至少一者」應理解為僅包含a、僅包含b、僅包含c、包含a及b兩者、包含a及c兩者、包含b及c兩者或包含a、b以及c中的所有。
圖1、圖2以及圖3為示出根據本揭露的實施例的半導體裝置的邏輯單元的圖式。
參考圖1，可提供單高度單元SHC。第一低電力佈線VPR1及第二低電力佈線VPR2可設置於基底100的下部部分上。第一低電力佈線VPR1可為通路，經由所述通路提供源極電壓VSS（例如，接地電壓）。第二低電力佈線VPR2可為通路，經由所述通路提供汲極電壓VDD（例如，電源電壓）。
可在第一低電力佈線VPR1與第二低電力佈線VPR2之間界定單高度單元SHC。單高度單元SHC可包含一個p型金屬氧化物半導體場效電晶體（MOSFET）（p-type metal-oxide-semiconductor field effect transistor；PMOSFET）區PR及一個n型MOSFET（n-type MOSFET；NMOSFET）區NR。亦即，單高度單元SHC可具有設置於第一低電力佈線VPR1與第二低電力佈線VPR2之間的互補金屬氧化物半導體（complementary metal-oxide semiconductor；CMOS）結構。
PMOSFET區PR及NMOSFET區NR中的各者可在第一方向D1上具有第一寬度。單高度單元SHC在第一方向D1上的長度可界定為第一高度HE1。第一高度HE1可實質上等於第一低電力佈線VPR1與第二低電力佈線VPR2之間的距離（例如，節距）。
單高度單元SHC可構成一個邏輯單元。邏輯單元可指執行特定功能的邏輯元件（例如，AND、OR、XOR、XNOR、反相器等）。亦即，邏輯單元可包含構成邏輯元件的電晶體及將電晶體彼此連接的佈線。
參考圖2，可提供雙倍高度單元DHC。第一低電力佈線VPR1、第二低電力佈線VPR2，以及第三低電力佈線VPR3可設置於基底100上。第二低電力佈線VPR2可安置於第一低電力佈線VPR1與第三低電力佈線VPR3之間。第三低電力佈線VPR3可為通路，經由所述通路提供源極電壓VSS。
可在第一低電力佈線VPR1與第三低電力佈線VPR3之間界定雙倍高度單元DHC。雙倍高度單元DHC可包含第一PMOSFET區PR1、第二PMOSFET區PR2、第一NMOSFET區NR1以及第二NMOSFET區NR2。
第一NMOSFET區NR1可鄰近於第一低電力佈線VPR1。第二NMOSFET區NR2可鄰近於第三低電力佈線VPR3。第一PMOSFET區PR1及第二PMOSFET區PR2可鄰近於第二低電力佈線VPR2。在平面圖中，第二低電力佈線VPR2可安置於第一PMOSFET區PR1與第二PMOSFET區PR2之間。
雙倍高度單元DHC在第一方向D1上的長度可界定為第二高度HE2。第二高度HE2可為圖1的第一高度HE1的約兩倍。雙倍高度單元DHC的第一PMOSFET區PR1及第二PMOSFET區PR2可分組在一起以作為一個PMOSFET區操作。因此，雙倍高度單元DHC的PMOS電晶體的通道大小可大於圖1的單高度單元SHC的PMOS電晶體的通道大小。
舉例而言，雙倍高度單元DHC的PMOS電晶體的通道大小可為單高度單元SHC的PMOS電晶體的通道大小的約兩倍。因此，雙倍高度單元DHC可以比單高度單元SHC（例如，圖1的SHC）更高的速度操作。在本揭露中，圖2中所繪示的雙倍高度單元DHC可界定為多高度單元。多高度單元可包含具有單高度單元SHC的單元高度的約三倍的單元高度的三倍高度單元。
參考圖3，第一單高度單元SHC1、第二單高度單元SHC2以及雙倍高度單元DHC可二維地安置於基底100上。第一單高度單元SHC1可安置於第一低電力佈線VPR1與第二低電力佈線VPR2之間。第二單高度單元SHC2可安置於第二下部電力佈線VPR2與第三下部電力佈線VPR3之間。第二單高度單元SHC2可在第一方向D1上鄰近於第一單高度單元SHC1。
雙高度單元DHC可安置於第一下部電力佈線VPR1與第三下部電力佈線VPR3之間。雙倍高度單元DHC可在第二方向D2上鄰近於第一單高度單元SHC1及第二單高度單元SHC2。
分離結構DB可設置於第一單高度單元SHC1與雙倍高度單元DHC之間及第二單高度單元SHC2與雙倍高度單元DHC之間。雙倍高度單元DHC的主動區可藉由分離結構DB而與第一單高度單元SHC1及第二單高度單元SHC2中的各者的主動區電分離。
圖4為示出根據本揭露的實施例的半導體裝置的平面圖。圖5A、圖5B、圖5C以及圖5D為根據本揭露的實施例的分別沿著圖4的線A-A'、線B-B'、線C-C'以及線D-D'截取的橫截面圖。圖4至圖5D中所示出的半導體裝置為圖3的第一單高度單元SHC1及第二單高度單元SHC2更詳細的實例。
參考圖4及圖5A至圖5D，第一單高度單元SHC1及第二單高度單元SHC2可設置於基底100上。構成邏輯電路的邏輯電晶體可安置於第一單高度單元SHC1及第二單高度單元SHC2中的各者上。基底100可為包含矽、鍺、矽鍺或類似者的半導體基底，或可為化合物半導體基底。舉例而言，基底100可為矽基底。
基底100可具有第一PMOSFET區PR1、第二PMOSFET區PR2、第一NMOSFET區NR1以及第二NMOSFET區NR2。第一PMOSFET區PR1、第二PMOSFET區PR2、第一NMOSFET區NR1以及第二NMOSFET區NR2中的各者可在第二方向D2上延伸。第一單高度單元SHC1可包含第一NMOSFET區NR1及第一PMOSFET區PR1，且第二單高度單元SHC2可包含第二PMOSFET區PR2及第二NMOSFET區NR2。
第一主動圖案AP1及第二主動圖案AP2可由形成於基底100的上部表面上的溝槽TR界定。第一主動圖案AP1可設置於第一PMOSFET區PR1及第二PMOSFET區PR2中的各者上。第二主動圖案AP2可設置於第一NMOSFET區NR1及第二NMOSFET區NR2中的各者上。第一主動圖案AP1及第二主動圖案AP2可在第二方向D2上延伸。第一主動圖案AP1及第二主動圖案AP2可為基底100的部分且可為豎直突出部分。
裝置隔離層ST可填充溝槽TR。裝置隔離層ST可包含氧化矽層。裝置隔離層ST可不覆蓋第一通道圖案CH1及第二通道圖案CH2。
第一通道圖案CH1可設置於第一主動圖案AP1上。第二通道圖案CH2可設置於第二主動圖案AP2上。第一通道圖案CH1及第二通道圖案CH2中的各者可包含依序堆疊的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3。第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可在豎直方向（亦即，第三方向D3）上彼此間隔開。
第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者可包含矽（Si）、鍺（Ge）或矽鍺（SiGe）。舉例而言，第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者可包含結晶矽。第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可為奈米薄片。
多個第一源極/汲極圖案SD1可設置於第一主動圖案AP1上。多個第一凹部RS1可形成於第一主動圖案AP1上。第一源極/汲極圖案SD1可分別設置於第一凹部RS1中。第一源極/汲極圖案SD1可為第一導電類型（例如，p型）的雜質區。第一通道圖案CH1可插入於一對第一源極/汲極圖案SD1之間。亦即，堆疊的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可將一對第一源極/汲極圖案SD1彼此連接。
多個第二源極/汲極圖案SD2可設置於第二主動圖案AP2上。多個第二凹部RS2可形成於第二主動圖案AP2上。第二源極/汲極圖案SD2可分別設置於第二凹部RS2中。第二源極/汲極圖案SD2可為第二導電類型（例如，n型）的雜質區。第二通道圖案CH2可插入於一對第二源極/汲極圖案SD2之間。亦即，堆疊的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可將一對第二源極/汲極圖案SD2彼此連接。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可為經由選擇性磊晶成長（selective epitaxial growth；SEG）製程形成的磊晶圖案。舉例而言，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的各者的上部表面可定位於與第三半導體圖案SP3的上部表面實質上相同的層級處。作為另一實例，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的各者的上部表面可高於第三半導體圖案SP3的上部表面。
第一源極/汲極圖案SD1可包含具有大於基底100的半導體元件的晶格常數的晶格常數的半導體元件（例如，SiGe）。因此，一對第一源極/汲極圖案SD1可為其間的第一通道圖案CH1提供壓縮應力。第二源極/汲極圖案SD2可包含與基底100相同的半導體元件（例如，Si）。
第一源極/汲極圖案SD1中的各者可包含緩衝層BFL及緩衝層BFL上的主層MAL。參考圖5A，緩衝層BFL可覆蓋第一凹部RS1的內壁。在一個實施例中，緩衝層BFL可具有實質上保形的厚度。舉例而言，第一凹部RS1的底部上的緩衝層BFL在第三方向D3上的厚度可實質上等於第一凹部RS1的上部部分上的緩衝層BFL在第二方向D2上的厚度。
在另一實施例中，緩衝層BFL的厚度可自下部部分至上部部分減少。舉例而言，第一凹部RS1的底部上的緩衝層BFL在第三方向D3上的厚度可大於第一凹部RS1的上部部分上的緩衝層BFL在第二方向D2上的厚度。緩衝層BFL可沿著第一凹部RS1的輪廓具有U形。
主層MAL可填充除了緩衝層BFL的第一凹部RS1的剩餘區的大部分。主層MAL的體積可大於緩衝層BFL的體積。緩衝層BFL及主層MAL中的各者可包含矽鍺（SiGe）。緩衝層BFL可含有濃度相對較低的鍺（Ge）。在本揭露的另一實施例中，緩衝層BFL可僅含有矽（Si）而不包含鍺（Ge）。緩衝層BFL中鍺（Ge）的濃度可為約0原子%（atomic%；at%）至約10原子%。
主層MAL可含有濃度相對較高的鍺（Ge）。舉例而言，主層MAL中鍺（Ge）的濃度可為約30原子%至約70原子%。主層MAL中的鍺（Ge）濃度可在第三方向D3上增加。舉例而言，鄰近於緩衝層BFL的主層MAL可具有約40原子%的鍺（Ge）濃度，而主層MAL的上部部分可具有約60原子%的鍺（Ge）濃度。
緩衝層BFL及主層MAL中的各者可包含使第一源極/汲極圖案SD1具有p型的雜質（例如，硼、鎵或銦）。緩衝層BFL及主層MAL中的各者的雜質濃度可為約1x10 18原子/立方公分至約5x10 22原子/立方公分。主層MAL的雜質濃度可大於緩衝層BFL的雜質濃度。
緩衝層BFL可避免基底100（亦即，第一主動圖案AP1）與主層MAL之間及第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3與主層MAL之間的堆疊缺陷。在堆疊缺陷產生時，可提高通道電阻。緩衝層BFL可在用如下文將描述的閘極電極GE的第一內部電極PO1、第二內部電極PO2以及第三內部電極PO3替換第二半導體層SAL的製程期間保護主層MAL。亦即，緩衝層BFL可避免移除第二半導體層SAL的蝕刻材料穿透至主層MAL中且蝕刻主層MAL。
第二源極/汲極圖案SD2中的各者可包含矽（Si）。第二源極/汲極圖案SD2可更包含使第二源極/汲極圖案SD2為n型的雜質（例如，磷、砷或銻）。第二源極/汲極圖案SD2的雜質濃度可為約1x10 18原子/立方公分至約5x10 22原子/立方公分。
半導體裝置可包含多閘極電極GE。閘極電極GE可設置成跨越第一通道圖案CH1及第二通道圖案CH2且在第一方向D1上延伸。閘極電極GE可在第二方向D2上以第一節距配置。閘極電極GE可與第一通道圖案CH1及第二通道圖案CH2豎直地重疊。
閘極電極GE中的各者可包含插入於主動圖案AP1或主動圖案AP2與第一半導體圖案SP1之間的第一內部電極PO1、插入於第一半導體圖案SP1與第二半導體圖案SP2之間的第二內部電極PO2、插入於第二半導體圖案SP2與第三半導體圖案SP3之間的第三內部電極PO3以及位於第三半導體圖案SP3上的外部電極PO4。
參考圖5D，閘極電極GE中的各者（亦即，各閘極電極GE的PO1至PO4）可共同地設置於第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者的上部表面TS、底部表面BS以及的兩個側壁SW上。亦即，根據本實施例的電晶體可為三維場效電晶體（field effect transistor；FET）（例如，多重橋接通道FET（multi-bridge channel FET；MBCFET）、全繞式閘極FET（gate-all-around FET；GAAFET）等），其中所述閘極電極以三維方式包圍通道。
第一單高度單元SHC1可具有在第二方向D2上彼此面對的第一邊界BD1及第二邊界BD2。第一邊界BD1及第二邊界BD2可在第一方向D1上延伸。第一單高度單元SHC1可具有在第一方向D1上彼此面對的第三邊界BD3及第四邊界BD4。第三邊界BD3及第四邊界BD4可在第二方向D2上延伸。
閘極切割圖案CT可在第二方向D2上安置於第一單高度單元SHC1及第二單高度單元SHC2中的各者的邊界上。舉例而言，閘極切割圖案CT可安置於第一單高度單元SHC1的第三邊界BD3及第四邊界BD4上。閘極切割圖案CT可沿著第三邊界BD3以第一節距配置。閘極切割圖案CT可沿著第四邊界BD4一第一節距配置。在平面圖中，第三邊界BD3及第四邊界BD4上的閘極切割圖案CT可經安置以在閘極電極GE上彼此重疊。閘極切割圖案CT可包含諸如氧化矽層、氮化矽層或其組合的絕緣材料。
第一單高度單元SHC1上的閘極電極GE可藉由閘極切割圖案CT與第二單高度單元SHC2上的閘極電極GE分離。閘極切割圖案CT可插入於在第一方向D1上對準的第一單高度單元SHC1上的閘極電極GE與第二單高度單元SHC2上的閘極電極GE之間。亦即，可藉由閘極切割圖案CT將在第一方向D1上延伸的閘極電極分離成多個閘極電極GE。
一對閘極間隔件GS可分別安置於外部電極PO4的兩個側壁上。閘極間隔件GS可在第一方向D1上沿著閘極電極GE延伸。閘極間隔件GS的上部表面可高於閘極電極GE的上部表面。閘極間隔件GS的上部表面可與稍後將描述的第一層間絕緣層110的上部表面共面。閘極間隔件GS可包含SiCN、SiCON以及SiN中的至少一者。作為另一實例，閘極間隔件GS可包含由SiCN、SiCON以及SiN中的至少兩者構成的多層。
閘極頂蓋圖案GP可設置於閘極電極GE上（例如，位於閘極電極GE的外部電極PO4上）。閘極頂蓋圖案GP可沿著閘極電極GE在第一方向D1上延伸。閘極頂蓋圖案GP可包含相對於第一層間絕緣層110及第二層間絕緣層120具有蝕刻選擇性的材料。閘極頂蓋圖案GP可包含SiON、SiCN、SiCON以及SiN中的至少一者。
閘極絕緣層GI可插入於閘極電極GE與第一通道圖案CH1之間以及閘極電極GE與第二通道圖案CH2之間。亦即，閘極絕緣層GI可包含對應於閘極電極GE的各種組件的各種部分。舉例而言，閘極絕緣層GI可包含對應於各閘極電極GE的內部電極及外部電極（PO1至PO4）中的各者的部分。閘極絕緣層GI可覆蓋第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者的上部表面TS、底部表面BS以及側壁SW1及側壁SW2二者。閘極絕緣層GI可覆蓋閘極電極GE下方的裝置隔離層ST的上部表面。
在本揭露的實施例中，閘極絕緣層GI可包含氧化矽層、氮氧化矽層及/或高k介電層。高k層可包含具有高於氧化矽層的介電常數的介電常數的高k材料。舉例而言，高k材料可包含以下中的至少一者：氧化鉿、氧化鉿矽、氧化鉿鋯、氧化鉿鉭、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭以及鈮酸鉛鋅。
在另一實施例中，本揭露的半導體裝置可包含使用負電容器的負電容（negative capacitance；NC）FET。舉例而言，閘極絕緣層GI可包含具有鐵電特性的鐵電材料層及具有順電特性的順電材料層。
鐵電材料層可具有負電容，且順電材料層可具有正電容。舉例而言，當兩個或大於兩個電容器串聯連接且各電容器的電容具有正值時，總電容小於各個別電容器的電容。另一方面，當串聯連接的兩個或大於兩個電容器的電容中的至少一者具有負值時，總電容可具有正值且可大於各個別電容的絕對值。
當具有負電容的鐵電材料層與具有正電容的順電材料層串聯連接時，串聯連接的鐵電材料層及順電材料層的總電容值可增加。使用總電容值的增加，包含鐵電材料層的電晶體可在室溫下具有小於60毫伏/十倍（mV/decade）的次臨界擺幅（subthreshold swing；SS）。
鐵電材料層可具有鐵電特性。鐵電材料層可包含例如氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦以及氧化鉛鋯鈦中的至少一者。此處，作為實例，氧化鉿鋯可為其中鋯（Zr）摻雜有氧化鉿的材料。作為另一實例，氧化鉿鋯可為鉿（Hf）、鋯（Zr）以及氧（O）的化合物。
鐵電材料層可更包含經摻雜的摻雜劑。舉例而言，摻雜劑可包含鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）以及錫（Sn）中的至少一者。取決於包含於鐵電材料層中的鐵電材料的類型，包含於鐵電材料層中的摻雜劑的類型可為不同的。
當鐵電材料層包含氧化鉿時，包含於鐵電材料層中的摻雜劑可包含例如釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）以及釔（Y）中的至少一者。
當摻雜劑為鋁（Al）時，鐵電材料層可包含約3原子%至約8原子%的鋁。此處，摻雜劑的比率可為鋁與鉿及鋁的總和的比率。
當摻雜劑為矽（Si）時，鐵電材料層可包含約2原子%至約10原子%的矽。當摻雜劑為釔（Y）時，鐵電材料層可包含約2原子%至約10原子%的釔。當摻雜劑為釓（Gd）時，鐵電材料層可包含約1原子%至約7原子%的釓。當摻雜劑為鋯（Zr）時，鐵電材料層可包含約50原子%至約80原子%的鋯。
順電材料層可具有順電特性。順電材料層可包含例如氧化矽及具有高介電常數的金屬氧化物中的至少一者。包含於順電材料層中的金屬氧化物可包含例如氧化鉿、氧化鋯或氧化鋁中的至少一者，但不限於此。
鐵電材料層及順電材料層可包含相同材料。鐵電材料層可具有鐵電特性，但順電材料層可不具有鐵電特性。舉例而言，當鐵電材料層及順電材料層包含氧化鉿時，包含於鐵電材料層中的氧化鉿的晶體結構不同於包含於順電材料層中的氧化鉿的晶體結構。
鐵電材料層可具有帶鐵電特性的厚度。鐵電材料層的厚度可為例如約0.5奈米至約10奈米，但不限於此。表示鐵電特性的臨界厚度可針對各鐵電材料而不同，且因此鐵電材料層的厚度可取決於鐵電材料而不同。
舉例而言，閘極絕緣層GI可包含一個鐵電材料層。作為另一實例，閘極絕緣層GI可包含彼此間隔開的多個鐵電材料層。閘極絕緣層GI可具有多層結構，其中多個鐵電材料層及多個順電材料層交替堆疊。
閘極電極GE中的各者可包含第一金屬圖案及位於第一金屬圖案上的第二金屬圖案。第一金屬圖案可設置於閘極絕緣層GI上且可鄰近於第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3。第一金屬圖案可包含用於調節電晶體的臨限電壓的功函數金屬。電晶體的特定臨限電壓可藉由調節第一金屬圖案的厚度及組成而達到。舉例而言，閘極電極GE的第一內部電極PO1、第二內部電極PO2以及第三內部電極PO3可由為功函數金屬的第一金屬圖案形成。
第一金屬圖案可包含金屬氮化物層。舉例而言，第一金屬圖案可包含氮（N）及自由鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）以及鉬（Mo）組成的群組中選出的至少一種金屬。另外，第一金屬圖案可更包含碳（C）。第一金屬圖案可包含多個堆疊的功函數金屬層。
第二金屬圖案可包含具有低於第一金屬圖案的電阻的電阻的金屬。舉例而言，第二金屬圖案可包含自由鎢（W）、鋁（Al）、鈦（Ti）以及鉭（Ta）組成的群組中選出的至少一種金屬。在實施例中，閘極電極GE的外部電極PO4可包含第一金屬圖案及位於第一金屬圖案上的第二金屬圖案。
參考圖5B，內部間隔件IP可設置於第一NMOSFET區NR1及第二NMOSFET區NR2上。亦即，內部間隔件IP可設置於第二主動圖案AP2上。內部間隔件IP可分別插入於閘極電極GE的第一內部電極PO1、第二內部電極PO2以及第三內部電極PO3與第二源極/汲極圖案SD2之間。內部間隔件IP可直接第二源極/汲極圖案SD2。閘極電極GE中的各者的第一內部電極PO1、第二內部電極PO2以及第三內部電極PO3中的各者可藉由內部間隔件IP與第二源極/汲極圖案SD2間隔開。
第一層間絕緣層110可設置於基底100上。第一層間絕緣層110可覆蓋閘極間隔件GS以及第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一層間絕緣層110的上部表面可與閘極頂蓋圖案GP的上部表面及閘極間隔件GS的上部表面實質上共面。覆蓋閘極頂蓋圖案GP的第二層間絕緣層120可安置於第一層間絕緣層110上。第三層間絕緣層130可設置於第二層間絕緣層120上。第四層間絕緣層140可設置於第三層間絕緣層130上。舉例而言，第一層間絕緣層110至第四層間絕緣層140可包含氧化矽層。
在第二方向D2上彼此面對的一對分離結構DB可設置於第一單高度單元SHC1及第二單高度單元SHC2中的各者的兩側上。舉例而言，一對分離結構DB可分別設置於第一單高度單元SHC1的第一邊界BD1及第二邊界BD2上。分離結構DB可在第一方向D1上平行於閘極電極GE延伸。分離結構DB與鄰近於其的閘極電極GE之間的節距可與第一節距相同。
分離結構DB可穿過第一層間絕緣層110及第二層間絕緣層120且可延伸至第一主動圖案AP1及第二主動圖案AP2中。分離結構DB可穿過第一主動圖案AP1及第二主動圖案AP2中的各者的上部部分。分離結構DB可將第一單高度單元SHC1及第二單高度單元SHC2的主動區與相鄰單元的主動區電分離。
參考圖5A至圖5C，可提供穿過第一源極/汲極圖案SD1及第二源極/汲極圖案SD2的貫穿圖案MSV。貫穿圖案MSV可穿過第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的各者且可在第三方向D3上延伸。亦即，貫穿圖案MSV可在第三方向D3上向上延伸至第一層間絕緣層110且向下延伸至基底100（亦即，第一主動圖案AP1及主動圖案AP2）。貫穿圖案MSV可減小與第一源極/汲極圖案SD1及第二源極/汲極圖案SD2的接觸電阻。根據本揭露的貫穿圖案MSV的更詳細描述將稍後參考圖15A至圖16B描述。
金屬半導體化合物層SC（例如，矽化物層）可分別安置於貫穿圖案MSV與第一源極/汲極圖案SD1之間以及貫穿圖案MSV與第二源極/汲極圖案SD2之間。亦即，金屬半導體化合物層SC可形成於貫穿圖案MSV與第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的各者接觸的表面上。貫穿圖案MSV可經由金屬半導體化合物層SC電連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。舉例而言，金屬半導體化合物層SC可包含矽化鈦、矽化鉭、矽化鎢、矽化鎳以及矽化鈷中的至少一者。
可提供穿透第二層間絕緣層120且電連接至第一層間絕緣層110內部的貫穿圖案MSV的主動觸點AC。亦即，主動觸點AC的下部表面可連接至貫穿圖案MSV的上部表面。一對主動觸點AC可分別設置於閘極頂蓋圖案GP的兩側上。在平面圖中，主動觸點AC可具有在第一方向D1上延伸的條形狀。
主動觸點AC可為自對準觸點。亦即，主動觸點AC可使用閘極頂蓋圖案GP、閘極間隔件GS以及貫穿圖案MSV以自對準方式形成。舉例而言，主動觸點AC可覆蓋閘極間隔件GS的側壁的至少一部分。主動觸點AC可覆蓋貫穿圖案MSV的上部表面。主動觸點AC可覆蓋閘極頂蓋圖案GP的上部表面的一部分。主動觸點AC可電連接至包含金屬材料的貫穿圖案MSV。
電連接至閘極電極GE的閘極觸點GC可設置成穿過第二層間絕緣層120及閘極頂蓋圖案GP。在平面圖中，位於第一單高度單元SHC1上的一個閘極觸點GC可經安置以與第一PMOSFET區PR1重疊。亦即，位於第一單高度單元SHC1上的一個閘極觸點GC可設置於第一主動圖案AP1上（參考圖5A）。在平面圖中，位於第一單高度單元SHC1上的一個閘極觸點GC可經安置以與第一NMOSFET區NR1重疊。亦即，位於第一單高度單元SHC1上的一個閘極觸點GC可設置於第二主動圖案AP2上（參考圖5B）。
閘極觸點GC可自由安置於閘極電極GE上而無需限制閘極觸點GC的定位。舉例而言，第二單高度單元SHC2上的閘極觸點GC可分別配置於第二PMOSFET區PR2、第二NMOSFET區NR2以及填充溝槽TR的裝置隔離層ST上（參考圖4）。
作為本揭露的實施例，參考圖5A及圖5B，主動觸點AC的鄰近於閘極觸點GC的上部部分可藉由上部絕緣圖案UIP填充。上部絕緣圖案UIP可避免由閘極觸點GC與相鄰主動觸點AC之間的接觸所導致的短路。
主動觸點AC及閘極觸點GC中的各者可包含導電圖案FM及包圍或至少部分地包圍導電圖案FM的障壁圖案BM。舉例而言，導電圖案FM可包含鋁、銅、鎢、鉬或鈷中的至少一者。障壁圖案BM可覆蓋導電圖案FM的側壁及底部表面。障壁圖案BM可包含金屬層/金屬氮化物層。金屬層可包含鈦、鉭、鎢、鎳、鈷或鉑中的至少一者。金屬氮化物層可包含氮化鈦層（TiN）、氮化鉭層（TaN）、氮化鎢層（WN）、氮化鎳層（NiN）、氮化鈷層（CoN）以及氮化鉑層（PtN）中的至少一者。
第一下部電力佈線VPR1、第二下部電力佈線VPR2以及第三下部電力佈線VPR3可設置於基底100的底部表面100b上。第一下部電力佈線VPR1、第二下部電力佈線VPR2以及第三下部電力佈線VPR3可具有在第二方向D2上延伸的條形狀。
背側互連層BSPR可設置於基底100的底部表面100b上。背側互連層BSPR可包含第一下部電力佈線VPR1、第二下部電力佈線VPR2以及第三下部電力佈線VPR3以及電連接至所述下部電力佈線的多個金屬佈線BSPR_I。背側互連層BSPR可更包含後通孔VI_B。儘管未繪示，但BSPR可包含用於單元之間路由的佈線。
第一下部電力佈線VPR1、第二下部電力佈線VPR2以及第三下部電力佈線VPR3可在第二方向D2上彼此平行延伸。第一下部電力佈線VPR1可安置於第一單高度單元SHC1的第四邊界BD4上。第二下部電力佈線VPR2可安置於第一單高度單元SHC1的第三邊界BD3上。亦即，可在第一下部電力佈線VPR1與第二下部電力佈線VPR2之間界定第一單高度單元SHC1。可在第二下部電力佈線VPR2與第三下部電力佈線VPR3之間界定第二單高度單元SHC2。
參考圖5A至圖5C，背側互連層BSPR可電連接至至少一個貫穿圖案MSV。舉例而言，背側互連層BSPR可電連接至第一PMOSFET區PR1上的貫穿圖案MSV且電連接至第一NMOSFET區NR1的貫穿圖案MSV。背側互連層BSPR可經由內埋連接件BSI電連接至貫穿圖案MSV。作為另一實例，內埋連接件BSI及背側互連層BSPR可整體彼此連接以形成一個電力佈線。
內埋連接件BSI可穿過基底100且連接至貫穿圖案MSV的下部表面。在此情況下，內埋連接件BSI的上部表面可直接連接至貫穿圖案MSV的下部表面。內埋連接件BSI及貫穿圖案MSV中的各者可包含相同或不同的金屬材料。因此，金屬半導體化合物層可不插入於內埋連接件BSI與貫穿圖案MSV之間。
內埋連接件BSI可包含導電圖案。舉例而言，內埋連接件BSI可包含銅、鉬或釕。在本揭露的一個實施例中，內埋連接件BSI可與貫穿圖案MSV自對準。亦即，內埋連接件BSI的中心線與貫穿圖案MSV的中心線可共線對準。
內埋間隔件BSSP可設置於內埋連接件BSI的兩側上。內埋間隔件BSSP可在內埋連接件BSI的兩側保形地沈積。內埋間隔件BSSP可包含絕緣材料。絕緣材料可包含氧化矽、氮化矽、氮氧化矽或其組合。內埋間隔件BSSP可將基底100與內埋連接件BSI隔離。因此，在根據本揭露的半導體裝置中可避免漏電流。
電力傳輸網路層PDN可設置於背側互連層BSPR的底部表面上。電力傳輸網路層PDN可包含電連接至第一下部電力佈線VPR1、第二下部電力佈線VPR2以及第三下部電力佈線VPR3的多個下部佈線。舉例而言，電力傳輸網路層PDN可包含用於將源極電壓VSS施加至第一下部電力佈線VPR1及第三下部電力佈線VPR3的佈線網路。電力傳輸網路層PDN可包含用於將汲極電壓VDD施加至第二下部電力佈線VPR2的佈線網路。
第一金屬層M1可設置於第三層間絕緣層130中。第一金屬層M1可包含第一佈線M1_I。第一金屬層M1的第一佈線M1_I可在第二方向D2上彼此平行延伸。
根據本揭露的實施例，用於將電力供應至單高度單元SHC的電力佈線可以下部電力佈線VPR1至下部電力佈線VPR3的形式安置於基底100下方。因此，在第一金屬層M1中可省略電力佈線。用於信號傳輸的第一佈線M1_I可安置於第一金屬層M1中。第一佈線M1_I可在第一方向D1上以第二節距配置。第二節距可小於第一節距。
第一金屬層M1可更包含第一通孔VI1。第一通孔VI1可分別設置於第一金屬層M1的第一佈線M1_I下方。主動觸點AC及第一金屬層M1的第一佈線M1_I可經由第一通孔VI1電連接。閘極觸點GC及第一金屬層M1的第一佈線M1_I可經由第一通孔VI1電連接。
第一金屬層M1的第一佈線M1_I及其下方的第一通孔VI1可經由分離製程形成。亦即，第一金屬層M1的第一佈線M1_I及第一通孔VI1中的各者可經由單一鑲嵌製程形成。根據實例實施例的半導體裝置可使用小於20奈米的製程形成。
第二金屬層M2可設置於第四層間絕緣層140中。第二金屬層M2可包含多個第二佈線M2_I。第二金屬層M2的第二佈線M2_I中的各者可具有在第一方向D1上延伸的線形狀或條形狀。亦即，第二佈線M2_I可在第一方向D1上彼此平行延伸。
第二金屬層M2可更包含設置於第二佈線M2_I下方的第二通孔VI2。第一金屬層M1的第一佈線M1_I及第二金屬層M2的第二佈線M2_I可經由第二通孔VI2電連接。舉例而言，第二金屬層M2的第二佈線M2_I及其下的第二通孔VI2可經由雙鑲嵌製程一起形成。
第一金屬層M1的第一佈線M1_I及第二金屬層M2的第二佈線M2_I可包含相同或不同的導電材料。舉例而言，第一金屬層M1的第一佈線M1_I及第二金屬層M2的第二佈線M2_I可包含鋁、銅、鎢、鉬、釕或鈷中的至少一種金屬材料。堆疊於第四層間絕緣層140上的金屬層（例如，M3、M4、M5等）可另外安置。堆疊金屬層中的各者可包含用於在單元之間路由的佈線。
圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖9C、圖10A、圖10B、圖10C、圖11A、圖11B、圖11C、圖11D、圖12A、圖12B、圖12C、圖12D、圖13A、圖13B、圖13C、圖14A、圖14B以及圖14C為示出根據本揭露的實施例的製造半導體裝置的方法的橫截面圖。圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A以及圖14A為對應於圖4的線A-A'的橫截面圖。圖8B、圖9B、圖10B、圖11B、圖12B、圖13B以及圖14B為對應於圖4的線B-B'的橫截面圖。圖9C、圖10C、圖11C、圖12C、圖13C以及圖14C為對應於圖4的線C-C'的橫截面圖。圖6B、圖7B、圖11D以及圖12D為對應於圖4的線D-D'的橫截面圖。
參考圖6A及圖6B，可提供包含第一PMOSFET區PR1及第二PMOSFET區PR2以及第一NMOSFET區NR1及第二NMOSFET區NR2的基底100。第一半導體層ACL及第二半導體層SAL可交替堆疊於基底100上。第一半導體層ACL可包含矽（Si）、鍺（Ge）以及矽鍺（SiGe）中的一者，且第二半導體層SAL可包含矽（Si）、鍺（Ge）以及矽鍺（SiGe）。
第二半導體層SAL可包含相對於第一半導體層ACL具有蝕刻選擇性的材料。舉例而言，第一半導體層ACL可包含矽（Si），且第二半導體層SAL可包含矽鍺（SiGe）。第二半導體層SAL中的各者中的鍺（Ge）濃度可為約10原子%至約30原子%。
遮罩圖案可分別形成於基底100的第一PMOSFET區PR1及第二PMOSFET區PR2以及第一NMOSFET區NR1及第二NMOSFET區NR2上。遮罩圖案可具有在第二方向D2上延伸的線形狀或條形狀。
可使用遮罩圖案作為蝕刻遮罩執行圖案化製程以形成界定第一主動圖案AP1及第二主動圖案AP2的溝槽TR。第一主動圖案AP1可形成於第一PMOSFET區PR1及第二PMOSFET區PR2中的各者上。第二主動圖案AP2可形成於第一NMOSFET區NR1及第二NMOSFET區NR2中的各者上。在平面圖中，第一主動圖案AP1及第二主動圖案AP2可具有在第二方向D2上彼此平行延伸的線形狀。
堆疊圖案STP可形成於第一主動圖案AP1及第二主動圖案AP2中的各者上。堆疊圖案STP可包含彼此交替堆疊的第一半導體層ACL及第二半導體層SAL。在圖案化製程期間，堆疊圖案STP可與第一主動圖案AP1及第二主動圖案AP2一起形成。
裝置隔離層ST可形成以填充溝槽TR。絕緣層可形成於基底100的整個表面上以覆蓋第一主動圖案AP1及第二主動圖案AP2以及堆疊圖案STP。可藉由使絕緣層凹陷直至暴露堆疊圖案STP而形成裝置隔離層ST。
裝置隔離層ST可包含諸如氧化矽層的絕緣材料。堆疊圖案STP可在裝置隔離層ST上暴露。亦即，堆疊圖案STP可自裝置隔離層ST豎直突出。
參考圖7A及圖7B，可在基底100上形成與堆疊圖案STP交叉的犧牲圖案PP。犧牲圖案PP中的各者可以在第一方向D1上延伸的線形狀或條形狀形成。犧牲圖案PP可在第二方向D2上以第一節距配置。
形成犧牲圖案PP可包含在基底100的整個表面上形成犧牲層，在犧牲層上形成硬遮罩圖案MP，以及使用硬遮罩圖案MP作為蝕刻遮罩圖案化犧牲層。犧牲層可包含多晶矽。
一對閘極間隔件GS可形成於犧牲圖案PP中的各者的兩個側壁上。形成閘極間隔件GS可包含在基底100的整個表面上保形地形成閘極間隔件層及非等向性地蝕刻閘極間隔件層。閘極間隔件層可包含SiCN、SiCON以及SiN中的至少一者。作為另一實例，閘極間隔件層可為包含SiCN、SiCON以及SiN中的至少兩者的多層。
參考圖8A及圖8B，第一凹部RS1可形成於第一主動圖案AP1上的堆疊圖案STP中。第二凹部RS2可形成於第二主動圖案AP2上的堆疊圖案STP中。當形成第一凹部RS1及第二凹部RS2時，第一主動圖案AP1及第二主動圖案AP2中的各者的兩側上的裝置隔離層ST可進一步凹陷。
可使用硬遮罩圖案MP及閘極間隔件GS作為蝕刻遮罩蝕刻第一主動圖案AP1上的堆疊圖案STP，藉此形成第一凹部RS1。第一凹部RS1可形成於一對犧牲圖案PP之間。第二主動圖案AP2上的堆疊圖案STP中的第二凹部RS2可以與形成第一凹部RS1相同的方法形成。
在相鄰第一凹部RS1之間依序堆疊的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可分別由第一半導體層ACL形成。在相鄰第二凹部RS2之間依序堆疊的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可分別由第一半導體層ACL形成。相鄰第一凹部RS1之間的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可構成第一通道圖案CH1。相鄰第二凹部RS2之間的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可構成第二通道圖案CH2。
參考圖9A至圖9C，第一源極/汲極圖案SD1可分別形成於第一凹部RS1中。可使用第一凹部RS1的內壁作為晶種層執行第一SEG製程以形成緩衝層BFL。緩衝層BFL可使用基底100及藉由第一凹部RS1暴露的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3作為晶種進行生長。舉例而言，第一SEG製程可包含化學氣相沈積（chemical vapor deposition；CVD）製程或分子束磊晶法（molecular beam epitaxy；MBE）製程。
緩衝層BFL可包含具有大於基底100的半導體元件的晶格常數的晶格常數的半導體元件（例如，SiGe）。緩衝層BFL可含有濃度相對較低的鍺（Ge）。在本揭露的另一實施例中，緩衝層BFL可僅含有矽（Si）而不包含鍺（Ge）。緩衝層BFL中鍺（Ge）的濃度可為約0原子%至約10原子%。
可在緩衝層BFL上執行第二SEG製程以形成主層MAL。主層MAL可形成以完全地或幾乎完全地填充第一凹部RS1。主層MAL可含有濃度相對較高的鍺（Ge）。舉例而言，主層MAL中鍺（Ge）的濃度可為30原子%至70原子%。
在本揭露的一個實施例中，可在主層MAL上執行第三SEG製程以形成頂蓋層。頂蓋層可包含矽（Si）。頂蓋層中矽的濃度可為98原子%至100原子%。
當形成緩衝層BFL及主層MAL時，可原位注入導致第一源極/汲極圖案SD1具有p型的雜質（例如，硼、鎵或銦）。作為另一實例，雜質可在第一源極/汲極圖案SD1形成之後植入至第一源極/汲極圖案SD1中。
第二源極/汲極圖案SD2可分別形成於第二凹部RS2中。可使用第二凹部RS2的內壁作為晶種層執行SEG製程以形成第二源極/汲極圖案SD2。舉例而言，第二源極/汲極圖案SD2可包含與基底100相同的半導體元件（例如，Si）。
當形成第二源極/汲極圖案SD2時，可原位注入導致第二源極/汲極圖案SD2具有n型的雜質（例如，磷、砷或銻）。作為另一實例，雜質可在第二源極/汲極圖案SD2形成之後植入至第二源極/汲極圖案SD2中。
在本揭露的一個實施例中，在形成第二源極/汲極圖案SD2之前，可使用絕緣材料替換經由第二凹部RS2暴露的第二半導體層SAL的部分以形成內部間隔件IP。因此，內部間隔件IP可分別形成於第二源極/汲極圖案SD2與第二半導體層SAL之間。
參考圖10A至圖10C，可形成覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2、硬遮罩圖案MP以及閘極間隔件GS的第一層間絕緣層110。舉例而言，第一層間絕緣層110可包含氧化矽層。
可在第一層間絕緣層110上形成硬遮罩圖案且使用硬遮罩圖案作為蝕刻遮罩蝕刻第一層間絕緣層110，藉此形成通孔凹部ME_RS。通孔凹部ME_RS可形成於一對犧牲圖案PP之間。通孔凹部ME_RS可穿過第一源極/汲極圖案SD1及第二源極/汲極圖案SD2的中心。此外，通孔凹部ME_RS可延伸至第一主動圖案AP1及第二主動圖案AP2的上部部分。亦即，通孔凹部ME_RS的底部表面可低於第一主動圖案AP1及第二主動圖案AP2的上部表面。
可自通孔凹部ME_RS的底部表面至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2形成襯裡層。亦即，襯裡層可保形地形成以覆蓋通孔凹部ME_RS的下部部分。襯裡層可包含氧化矽、氮化矽或氮氧化矽。
貫穿圖案MSV可形成於通孔凹部ME_RS中的各者中。形成貫穿圖案MSV可包含藉由金屬材料保形地填充通孔凹部ME_RS以形成金屬貫穿圖案、蝕刻金屬貫穿圖案的上部部分以及在經蝕刻的金屬貫穿圖案上形成通孔絕緣圖案VOX。通孔絕緣圖案VOX的上部表面可與第一層間絕緣層110的上部表面共面。通孔絕緣圖案VOX可包含氮化矽、氧化矽以及氮氧化矽中的至少一者。通孔絕緣圖案VOX可包含與第一層間絕緣層110相同的材料。
貫穿圖案MSV可經由犧牲圖案PP及閘極間隔件GS以自對準的方式形成。貫穿圖案MSV的上部表面可低於犧牲圖案PP的上部表面。貫穿圖案MSV的底部表面可低於第一源極/汲極圖案SD1及第二源極/汲極圖案SD2的下部表面。矽化物層SC可形成於貫穿圖案MSV的兩側上。亦即，矽化物層SC可插入於貫穿圖案MSV與第一源極/汲極圖案SD1及第二源極/汲極圖案SD2之間。
參考圖11A至圖11D，第一層間絕緣層110可經平坦化直至暴露犧牲圖案PP的上部表面為止。第一層間絕緣層110的平坦化可使用回蝕或化學機械研磨（chemical mechanical polishing；CMP）製程執行。在平坦化製程期間，可移除所有硬遮罩圖案MP。因此，第一層間絕緣層110的上部表面可與犧牲圖案PP的上部表面及閘極間隔件GS的上部表面共面。
可使用光微影選擇性地打開犧牲圖案PP的區。舉例而言，可選擇性地打開犧牲圖案PP在第一單高度單元SHC1的第三邊界BD3及第四邊界BD4上的區。可選擇性地蝕刻及移除犧牲圖案PP的打開區。絕緣材料可填充移除犧牲圖案PP的空間以形成閘極切割圖案CT（參考圖11D）。
可選擇性地移除經暴露的犧牲圖案PP。藉由移除犧牲圖案PP，可形成暴露第一通道圖案CH1及第二通道圖案CH2的外部區ORG（參考圖11D）。移除犧牲圖案PP可包含使用選擇性地蝕刻多晶矽的蝕刻劑的濕式蝕刻。
可選擇性地移除經由外部區ORG暴露的第二半導體層SAL以形成內部區IRG（參考圖11D）。可執行用於選擇性地蝕刻第二半導體層SAL的蝕刻製程以僅移除第二半導體層SAL，同時保持第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3的完整。針對具有相對較高鍺濃度的矽鍺，蝕刻製程可具有高蝕刻速率。舉例而言，針對具有大於約10原子%的鍺濃度的矽鍺，蝕刻製程可具有高蝕刻速率。
在蝕刻製程期間，可完全移除第一PMOSFET區PR1及第二PMOSFET區PR2以及第一NMOSFET區NR1及第二NMOSFET區NR2上的第二半導體層SAL。蝕刻製程可為濕式蝕刻。用於蝕刻製程中的蝕刻材料可快速移除具有相對較高鍺濃度的第二半導體層SAL。歸因於緩衝層BFL具有相對較低鍺濃度，在蝕刻製程期間，可保護第一PMOSFET區PR1及第二PMOSFET區PR2上的第一源極/汲極圖案SD1。
返回參考圖11D，可選擇性地移除第二半導體層SAL，且因此可分別保留堆疊於第一主動圖案AP1及第二主動圖案AP2上的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3。第一內部區IRG1、第二內部區IRG2以及第三內部區IRG3可經由移除第二半導體層SAL的區分別形成。
第一內部區IRG1可形成於主動圖案AP1或主動圖案AP2與第一半導體圖案SP1之間，第二內部區IRG2可形成於第一半導體圖案SP1與第二半導體圖案SP2之間，且第三內部區IRG3可形成於第二半導體圖案SP2與第三半導體圖案SP3之間。
參考圖12A至圖12D，閘極絕緣層GI可保形地形成於經暴露的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3上。閘極電極GE可形成於閘極絕緣層GI上。閘極電極GE可包含分別形成於第一內部區IRG1、第二內部區IRG2以及第三內部區IRG3中的第一內部電極PO1、第二內部電極PO2以及第三內部電極PO3，以及形成於外部區ORG中的外部電極PO4。
隨著閘極電極GE凹陷，可降低其高度。在閘極電極GE凹陷的同時，亦可使第一閘極切割圖案CT1及第二閘極切割圖案CT2的上部部分略微地凹陷。閘極頂蓋圖案GP可形成於凹陷的閘極電極GE上。
第二層間絕緣層120可形成於第一層間絕緣層110上。第二層間絕緣層120可包含氧化矽層。可形成穿透第二層間絕緣層120且延伸至第一層間絕緣層110以電連接至貫穿圖案MSV的主動觸點AC。主動觸點AC與貫穿圖案MSV可自對準。電連接至閘極電極GE的閘極觸點GC可形成穿過第二層間絕緣層120及閘極頂蓋圖案GP。
形成主動觸點AC及閘極觸點GC中的各者的可包含形成障壁圖案BM及在障壁圖案BM上形成導電圖案FM。障壁圖案BM可保形地形成且可包含金屬層/金屬氮化物層。導電圖案FM可包含低電阻金屬。
一對分離結構DB可形成於第一單高度單元SHC1及第二單高度單元SHC2中的各者的兩側上。分離結構DB可經由閘極電極GE自第二層間介電層120延伸至主動圖案AP1或主動圖案AP2中。分離結構DB可包含諸如氧化矽層或氮化矽層的絕緣材料。
參考圖13A至圖13C，第三層間絕緣層130可形成於主動觸點AC及閘極觸點GC上。第一金屬層M1可形成於第三層間絕緣層130中。第四層間絕緣層140可形成於第三層間絕緣層130上。第二金屬層M2可形成於第四層間絕緣層140中。
在完成後段（back-end of line；BEOL）製程之後，可翻轉基底100以暴露基底100的底部表面100b。可在基底100的底部表面100b上執行平坦化製程以減小基底100的厚度。
參考圖14A至圖14C，遮罩圖案可形成於基底100的底部表面100b上，且可使用遮罩圖案作為蝕刻遮罩蝕刻基底100（亦即，第一主動圖案AP1及第二主動圖案AP2）以形成內埋連接件BSI。內埋連接件BSI可經形成以接觸貫穿圖案MSV的底部表面。亦即，內埋連接件BSI可經由貫穿圖案MSV自對準。
內埋連接件BSI及貫穿圖案MSV可經由不同製程個別地形成。內埋連接件BSI與貫穿圖案MSV可自對準。內埋連接件BSI及貫穿圖案MSV可包含金屬材料，且因此可降低其間的介面處的接觸電阻。因此，根據本揭露的製造方法的半導體裝置可同時改良可靠性及電特性。
形成內埋連接件BSI可包含藉由蝕刻基底100形成溝槽區，在溝槽區的兩個側壁上均勻沈積絕緣材料，及在溝槽區中及在絕緣材料上保形地填充金屬材料。
形成溝槽區可包含蝕刻覆蓋基底100的下部部分及貫穿圖案MSV的襯裡層LIN（圖15A中）。因此，內埋連接件BSI可接觸貫穿圖案MSV的底部表面且電連接。均勻沈積隔熱材料是為了形成設置在內埋連接件BSI的兩個側壁上的內埋間隔件BSSP（圖5A中）。絕緣材料可為氧化矽、氮化矽或氮氧化矽。內埋連接件BSI可包含金屬材料。舉例而言，內埋連接件BSI可包含銅、鉬或釕。內埋連接件BSI及貫穿圖案MSV可包含相同或不同的金屬材料。
內埋連接件BSI及基底100的底部表面100b可與彼此共面。背側互連層BSPR可形成於共面表面上。背側互連層BSPR可藉由執行圖案化製程形成。背側互連層BSPR可包含第一下部電力佈線VPR1、第二下部電力佈線VPR2以及第三下部電力佈線VPR3（圖4中）以及電連接至所述下部電力佈線的多個金屬佈線BSPR_I。背側互連層BSPR可更包含連接第一下部電力佈線VPR1、第二下部電力佈線VPR2以及第三下部電力佈線VPR3（圖4中）與金屬佈線BSPR_I的後通孔VI_B。BSPR可包含用於單元之間路由的佈線。
電力傳輸網路層PDN可形成於背側互連層BSPR上。電力傳輸網路層PDN可施加源極電壓或汲極電壓至下部電力佈線VPR1、下部電力佈線VPR2以及下部電力佈線VPR3（圖4中）。
圖15A、圖15B以及圖15C為示出根據本揭露的實施例的圖5A的『M』區的實施例的放大圖。圖16A及圖16B為示出根據本揭露的實施例的圖15A的其他實施例的放大圖。
參考圖15A至圖16B，將更詳細地描述貫穿圖案MSV、金屬化合物半導體層SC以及第一源極/汲極圖案SD1。參考圖15A，貫穿圖案MSV可穿過第一源極/汲極圖案SD1。貫穿圖案MSV可穿過第一源極/汲極圖案SD1的中心。貫穿圖案MSV的中心線與第一源極/汲極圖案SD1的中心線可共線。
貫穿圖案MSV可在第三方向D3上自第一源極/汲極圖案SD1延伸。亦即，貫穿圖案MSV可在第三方向D3上向上延伸至第一層間絕緣層110且向下延伸至基底100（亦即，圖5A中的第一主動圖案AP1）。貫穿圖案MSV的上部表面在第三方向D3上的高度層級可界定為第一層級LV1。貫穿圖案MSV的上部表面在第三方向D3上的高度層級可界定為第三層級LV3。
閘極電極GE的外部電極PO4的上部表面在第三方向上的高度層級可界定為第二層級LV2。外部電極PO4的上部表面可與包圍外部電極PO4的閘極絕緣層GI的上部表面共面。共面表面可接觸閘極頂蓋圖案GP的下部表面。第一層級LV1可高於第二層級LV2。
第一源極/汲極圖案SD1的下部表面在第三方向D3上的高度層級可界定為第四層級LV4。第一源極/汲極圖案SD1的下部表面可為緩衝層BFL的下部表面。亦即，第四層級LV4可為緩衝層BFL的下部表面在第三方向D3上的高度層級。第四層級LV4可低於第一半導體圖案SP1的下部表面。第四層級LV4可低於閘極電極GE當中的第一內部電極PO1的下部表面。第三層級LV3可低於第四層級LV4。亦即，貫穿圖案MSV的上部表面可高於外部電極PO4的上部表面，且貫穿圖案MSV的下部表面可低於第一源極/汲極圖案SD1的下部表面。
金屬化合物半導體層SC可設置於貫穿圖案MSV的兩側上。金屬化合物半導體層SC可為矽化物層SC。矽化物層SC可插入於貫穿圖案MSV的側表面與第一源極/汲極圖案SD1之間。詳細地說，矽化物層SC可插入於貫穿圖案MSV的側表面與主層MAL及緩衝層BFL的部分之間。矽化物層SC可包含矽化鈦、矽化鉭、矽化鎢、矽化鎳以及矽化鈷中的至少一者。矽化物層SC的厚度可為約5埃至約20埃。
貫穿圖案MSV可包含金屬材料。舉例而言，貫穿圖案FM可包含鋁、銅、鎢、鉬以及鈷中的至少一種金屬。貫穿圖案MSV可包含鈦、鉭、鎳，以及鉑中的至少一者。
襯裡層LIN可經設置以包圍貫穿圖案MSV的下部部分。襯裡層LIN可保形地覆蓋貫穿圖案MSV的底部表面及側表面的部分。襯裡層LIN可覆蓋貫穿圖案MSV的下部部分且可延伸至第一源極/汲極圖案SD1的下部表面。襯裡層LIN可包含氧化矽、氮化矽或氮氧化矽。襯裡層LIN的厚度可為約5埃至約20埃。襯裡層的厚度可與矽化物層的厚度相同。襯裡層LIN可將使貫穿圖案MSV的下部部分與基底100（亦即，圖5A中的第一主動圖案AP1）絕緣。當貫穿圖案MSV與內埋連接件BSI（圖5A中）電連接時，襯裡層LIN可不插入於其間。
貫穿圖案MSV的平面形狀可為圓形、橢圓形或多邊形。舉例而言，貫穿圖案MSV的平面形狀可具有圓形形狀，且貫穿圖案MSV可具有柱形或柱狀形狀。因此，可增加插入於貫穿圖案MSV與第一源極/汲極圖案SD1之間的矽化物層SC的橫截面積。可減小貫穿圖案MSV的接觸電阻，且可改良半導體裝置的電特性。
參考圖5A及圖15A，根據實施例的貫穿圖案MSV及內埋連接件BSI可經由不同製程個別地形成。貫穿圖案MSV可經由閘極電極GE及閘極間隔件GS自對準。內埋連接件BSI可經由貫穿圖案MSV自對準。因此，可避免貫穿圖案MSV與內埋連接件BSI之間的未對準，且可改良半導體裝置的可靠性。
貫穿圖案MSV及內埋連接件BSI可包含相同或不同的金屬材料。金屬化合物半導體層可不插入於具有金屬材料的貫穿圖案MSV與內埋連接件BSI之間。此外，可最大化貫穿圖案MSV與內埋連接件BSI之間的接觸面積，藉此降低其間的接觸電阻。因此，本揭露的實施例可同時改良半導體裝置的可靠性及電特性。
參考圖15B，第一層級LV1可與第二層級LV2相同。第三層級LV3可與第四層級LV4相同。亦即，貫穿圖案MSV的上部表面及外部電極PO4的上部表面在第三方向D3上可具有相同高度層級，且貫穿圖案MSV的下部表面及第一源極/汲極圖案SD1的下部表面在第三方向D3上可具有相同高度層級。因為貫穿圖案MSV的部分可設置於第一源極/汲極圖案SD1的內部，所以可不存在襯裡層LIN。
參考圖15C，第一層級LV1可為低於第二層級LV2的層級。第三層級LV3可為低於第四層級LV4的層級。亦即，貫穿圖案MSV的上部表面可低於外部電極PO4的上部表面，且貫穿圖案MSV的下部表面可低於第一源極/汲極圖案SD1的下部表面。襯裡層LIN可覆蓋貫穿圖案MSV的下部部分。
參考圖16A，當主層MAL的SEG製程停止時，可形成貫穿圖案MSV。亦即，貫穿圖案MSV可在主層MAL未完全合併的狀態下形成。貫穿圖案MSV在第二方向D2上的平面形狀可為圓形、橢圓形或多邊形。舉例而言，貫穿圖案MSV在第二方向D2上的平面形狀可具有圓形形狀，且貫穿圖案MSV可具有啞鈴形狀。矽化物層SC可插入於貫穿圖案MSV與第一源極/汲極圖案SD1之間。
第一直徑DI1可界定為在第二方向D2上設置於第一層間絕緣層110中的貫穿圖案MSV的橫截面的直徑。第二直徑DI2可界定為在第二方向D2上設置於第一源極/汲極圖案SD1中的貫穿圖案MSV的橫截面的直徑。第三直徑DI3可界定為在第二方向D2上設置於基底100中的貫穿圖案MSV的橫截面的直徑。
第一直徑DI1及第三直徑DI3可大於第二直徑DI2。第一直徑DI1可與第三直徑DI3相同。在第二方向D2上在第一層間絕緣層110與第一源極/汲極圖案SD1之間的貫穿圖案MSV的橫截面的直徑可朝向基底100減小。在第二方向D2上在第一源極/汲極圖案SD1與基底100之間的貫穿圖案MSV的橫截面的直徑可朝向第一層間絕緣層110減小。因此，貫穿圖案MSV可具有啞鈴形狀。
參考圖16B，貫穿圖案可在緩衝層BFL的SEG製程未充分執行的狀態下形成。亦即，貫穿圖案MSV可在緩衝層BFL尚未充分生長的狀態下使用第一半導體圖案SP1至第三半導體圖案SP3作為晶種層形成。矽化物層SC可插入於貫穿圖案MSV與第一源極/汲極圖案SD1之間。貫穿圖案MSV的內部表面可具有波狀輪廓，且因此，矽化物層SC亦可具有波狀輪廓。
貫穿圖案MSV在第二方向D2上的部分的平面形狀可為圓形、橢圓形或多邊形。在此情況下，貫穿圖案MSV的部分的直徑可大於第一直徑DI1、第二直徑DI2以及第三直徑DI3（圖16A中）。此為了允許貫穿圖案MSV與未充分生長的緩衝層BFL接觸。
圖17A、圖17B以及圖17C為示出根據本揭露的實施例的半導體裝置的橫截面圖。圖17A至圖17C為沿著線圖4的A-A'、B-B'以及D-D'截取的橫截面圖以示出根據本揭露的另一實施例的半導體裝置。參考圖4及圖17A至圖17C，裝置隔離層ST可界定在基底100上的第一主動圖案AP1及第二主動圖案AP2。第一主動圖案AP1可界定於第一PMOSFET區PR1及第二PMOSFET區PR2中的各者上，且第二主動圖案AP2可界定於第一NMOSFET區NR1及第二NMOSFET區NR2中的各者上。
裝置隔離層ST可覆蓋第一主動圖案AP1及第二主動圖案AP2中的各者的下部側壁。第一主動圖案AP1及第二主動圖案AP2中的各者的上部部分可在裝置隔離層ST上方突出（參考圖17C）。
第一主動圖案AP1可包含第一源極/汲極圖案SD1及其間的第一通道圖案CH1。第二主動圖案AP2可包含第二源極/汲極圖案SD2及其間的第二通道圖案CH2。
參考圖17C，第一通道圖案CH1及第二通道圖案CH2中的各者可不包含先前參考圖5A至圖5D所描述的堆疊的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3。第一通道圖案CH1及第二通道圖案CH2中的各者可具有在裝置隔離層ST上方突出的半導體支柱形狀。
閘極電極GE可設置於第一通道圖案CH1及第二通道圖案CH2中的各者的上部表面TS及兩個側壁SW上。亦即，根據本實施例的電晶體可為三維場效電晶體（例如，FinFET），其中閘極電極GE以三維方式包圍通道。
第一層間絕緣層110及第二層間絕緣層120可設置於基底100的整個表面上。主動觸點AC可穿透第二層間絕緣層120以分別連接至第一層間絕緣層110中的貫穿圖案MSV。閘極觸點GC可穿透第二層間絕緣層120及閘極頂蓋圖案GP以連接至閘極電極GE。主動觸點AC及閘極觸點GC的詳細描述可與先前參考圖4及圖5A至圖5D描述的內容實質上相同，且可省略重複描述。
第三層間絕緣層130可設置於第二層間絕緣層120上。第四層間絕緣層140可設置於第三層間絕緣層130上。第一金屬層M1可設置於第三層間絕緣層130中。第二金屬層M2可設置於第四層間絕緣層140中。第一金屬層M1及第二金屬層M2的詳細描述可與先前參考圖4及圖5A至圖5D描述的內容實質上相同。
第一下部電力佈線VPR1、第二下部電力佈線VPR2以及第三下部電力佈線VPR3可設置於基底100的下部部分上。背側互連層BSPR可設置於基底100的底部表面100b上。電力傳輸網路層PDN可設置於背側互連層BSPR的底部表面上。第一下部電力佈線VPR1、第二下部電力佈線VPR2以及第三下部電力佈線VPR3及電力傳輸網路層PDN的詳細描述可與上文參考圖4及圖5A至圖5D描述的內容實質上相同。
在根據本揭露的三維場效電晶體中，貫穿圖案可插入至源極/汲極圖案中，藉此減小源極/汲極圖案與貫穿圖案之間的接觸電阻。內埋連接件可形成於貫穿圖案的下部表面上，藉此降低內埋連接件與貫穿圖案之間的接觸電阻。此外，主動觸點可在貫穿圖案上自對準，且因此可提高製造半導體裝置的方法的效率。根據本揭露，可減小貫穿圖案與源極/汲極圖案之間以及貫穿圖案與內埋連接件之間的接觸電阻且可提供自對準的主動觸點，藉此改良半導體裝置的電特性及可靠性。
以上描述中所提供的實施例中的各者不排除與本文中亦提供或本文中未提供但與本揭露一致的另一實例或另一實施例的一或多個特徵相關聯。
雖然本揭露已參考其實施例進行具體繪示及描述，但應理解，可在不脫離以下申請專利範圍的精神及範疇的情況下進行形式及細節的各種改變。
100:基底 100b:底部表面 110:第一層間絕緣層 120:第二層間絕緣層 130:第三層間絕緣層 140:第四層間絕緣層 A-A'、B-B'、C-C'、D-D':線 AC:主動觸點 ACL:第一半導體層 AP1:第一主動圖案 AP2:第二主動圖案 BD1:第一邊界 BD2:第二邊界 BD3:第三邊界 BD4:第四邊界 BFL:緩衝層 BM:障壁圖案 BS:底部表面 BSI:內埋連接件 BSPR:背側互連層 BSPR_I:金屬佈線 BSSP:內埋間隔件 CH1:第一通道圖案 CH2:第二通道圖案 CT:閘極切割圖案 D1:第一方向 D2:第二方向 D3:第三方向 DB:分離結構 DHC:雙倍高度單元 DI1:第一直徑 DI2:第二直徑 DI3:第三直徑 FM:導電圖案 GC:閘極觸點 GE:閘極電極 GI:閘極絕緣層 GP:閘極頂蓋圖案 GS:閘極間隔件 HE1:第一高度 HE2:第二高度 IP:內部間隔件 IRG:內部區 IRG1:第一內部區 IRG2:第二內部區 IRG3:第三內部區 LIN:襯裡層 LV1:第一層級 LV2:第二層級 LV3:第三層級 LV4:第四層級 M:區 M1:第一金屬層 M1_I:第一佈線 M2:第二金屬層 M2_I:第二佈線 MAL:主層 ME_RS:通孔凹部 MP:硬遮罩圖案 MSV:貫穿圖案 NR:NMOSFET區 NR1:第一NMOSFET區 NR2:第二NMOSFET區 ORG:外部區 PDN:電力傳輸網路層 PO1:第一內部電極 PO2:第二內部電極 PO3:第三內部電極 PO4:外部電極 PP:犧牲圖案 PR:PMOSFET區 PR1:第一PMOSFET區 PR2:第二PMOSFET區 RS1:第一凹部 RS2:第二凹部 SAL:第二半導體層 SC:金屬半導體化合物層/矽化物層 SD1:第一源極/汲極圖案 SD2:第二源極/汲極圖案 SHC:單高度單元 SHC1:第一單高度單元 SHC2:第二單高度單元 SP1:第一半導體圖案 SP2:第二半導體圖案 SP3:第三半導體圖案 STP:堆疊圖案 ST:裝置隔離層 SW:側壁 TR:溝槽 TS:上部表面 UIP:上部絕緣圖案 VDD:汲極電壓 VI1:第一通孔 VI2:第二通孔 VI_B:後通孔 VOX:通孔絕緣圖案 VPR1:第一下部電力佈線 VPR2:第二下部電力佈線 VPR3:第三下部電力佈線 VSS:源極電壓
本揭露內容的某些實例實施例的上述及其他態樣、特徵以及優勢將自結合隨附圖式所進行的以下描述而變得更加顯而易見，在隨附圖式中： 圖1、圖2以及圖3為示出根據本揭露的實施例的半導體裝置的邏輯單元的圖式。 圖4為示出根據本揭露的實施例的半導體裝置的平面圖。 圖5A、圖5B、圖5C以及圖5D為根據本揭露的實施例的分別沿著圖4的線A-A'、線B-B'、線C-C'以及線D-D'截取的橫截面圖。 圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖9C、圖10A、圖10B、圖10C、圖11A、圖11B、圖11C、圖11D、圖12A、圖12B、圖12C、圖12D、圖13A、圖13B、圖13C、圖14A、圖14B以及圖14C為示出根據本揭露的實施例的製造半導體裝置的方法的橫截面圖。 圖15A、圖15B以及圖15C示出根據本揭露的實施例的圖5A的區『M』的實施例的放大圖。 圖16A及圖16B為示出根據本揭露的實施例的圖15A的其他實施例的放大圖。 圖17A、圖17B以及圖17C為示出根據本揭露的實施例的半導體裝置的橫截面圖。
100:基底
A-A'、B-B'、C-C'、D-D':線
AC:主動觸點
BD1:第一邊界
BD2:第二邊界
BD3:第三邊界
BD4:第四邊界
CT:閘極切割圖案
D1:第一方向
D2:第二方向
D3:第三方向
DB:分離結構
GC:閘極觸點
GE:閘極電極
NR1:第一NMOSFET區
NR2:第二NMOSFET區
PR1:第一PMOSFET區
PR2:第二PMOSFET區
SHC1:第一單高度單元
SHC2:第二單高度單元
VDD:汲極電壓
VPR1:第一下部電力佈線
VPR2:第二下部電力佈線
VPR3:第三下部電力佈線
VSS:源極電壓

Claims (10)

  1. 一種半導體裝置，包括： 基底，包括主動圖案； 通道圖案，位於所述主動圖案上，所述通道圖案包括彼此間隔開且豎直堆疊的多個半導體圖案； 源極/汲極圖案，連接至所述多個半導體圖案； 貫穿圖案，穿透所述源極/汲極圖案； 層間絕緣層，位於所述源極/汲極圖案上； 金屬半導體化合物層，位於所述源極/汲極圖案與所述貫穿圖案之間； 閘極電極，位於所述多個半導體圖案上，所述閘極電極包括： 內部電極，位於所述多個半導體圖案中的相鄰的半導體圖案之間；以及 外部電極，位於所述多個半導體圖案的最上部半導體圖案上； 主動觸點，位於所述貫穿圖案上；以及 第一金屬層，位於所述主動觸點上，所述第一金屬層包括連接至所述主動觸點的電力佈線及第一佈線， 其中所述貫穿圖案的上部表面低於所述層間絕緣層的上部表面。
  2. 如請求項1所述的半導體裝置，更包括： 內埋連接件，連接至所述貫穿圖案的底部表面； 內埋間隔件，位於所述內埋連接件的側面上； 背側互連層，位於所述內埋連接件的下部表面及所述基底的底部表面上；以及 電力傳輸網路層，位於所述背側互連層的底部表面上。
  3. 如請求項1所述的半導體裝置，其中所述貫穿圖案的上部表面的第一層級在第一方向上與所述外部電極的上部表面的第二層級相同，以及 其中所述貫穿圖案的底部表面的第三層級在所述第一方向上與所述源極/汲極圖案的下部表面的第四層級相同。
  4. 如請求項1所述的半導體裝置，其中所述貫穿圖案的上部表面的第一層級低於所述外部電極的上部表面的第二層級，以及 其中所述貫穿圖案的底部表面的第三層級低於所述源極/汲極圖案的下部表面的第四層級。
  5. 如請求項1所述的半導體裝置，其中所述貫穿圖案包括第一部分、第二部分以及第三部分，以及 其中所述第一部分的第一直徑及所述第三部分的第三直徑大於所述第二部分的第二直徑。
  6. 如請求項1所述的半導體裝置，其中所述貫穿圖案的內部表面包括波狀輪廓，以及 其中所述金屬半導體化合物層包括波狀輪廓。
  7. 如請求項1所述的半導體裝置，其中所述貫穿圖案包括金屬材料，以及 其中所述金屬材料包括鋁、銅、鎢、鉬、鈷、鈦、鉭、鎳、鉑，或其組合。
  8. 如請求項1所述的半導體裝置，其中所述金屬半導體化合物層包括矽化物層，以及 其中所述矽化物層包括矽化鈦、矽化鉭、矽化鎢、矽化鎳、矽化鈷，或其組合。
  9. 如請求項1所述的半導體裝置，其中所述金屬半導體化合物層具有約5埃至約20埃的厚度。
  10. 如請求項1所述的半導體裝置，更包括至少部分地包圍所述貫穿圖案的下部部分的襯裡層， 其中所述襯裡層至少部分地覆蓋所述貫穿圖案的底部表面及所述貫穿圖案的側表面，以及 其中所述襯裡層延伸至所述源極/汲極圖案的下部層。
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