TW202531402A - 半導體裝置及製造模製整合式被動裝置晶片堆疊晶圓的方法 - Google Patents

半導體裝置及製造模製整合式被動裝置晶片堆疊晶圓的方法

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耀劍 林
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Abstract

本發明提供一種半導體裝置，其具有整合式被動裝置（IPD）晶圓，該IPD晶圓包括形成於該IPD晶圓上之IPD。半導體晶粒安裝於該IPD晶圓上。互連結構安裝於該IPD晶圓上。該IPD晶圓經單體化以提供具有該IPD、該半導體晶粒及該互連結構之IPD晶粒。囊封件沈積於該IPD晶粒上方，其中該互連結構自該囊封件曝露。屏蔽層形成於該囊封件上方。

Description

半導體裝置及製造模製整合式被動裝置晶片堆疊晶圓的方法
本發明大體而言係關於半導體裝置，且更特定言之，係關於一種半導體裝置及製造模製整合式被動裝置（integrated-passive device；IPD）晶片堆疊晶圓（chip-on-wafer；CoW）裝置或模組的方法。
半導體裝置常見於現代電子產品中。半導體裝置執行廣泛範圍之功能，諸如信號處理、高速計算、傳輸及接收電磁信號、控制電子裝置、將日光變換成電以及產生電視顯示器之視覺影像。半導體裝置可見於通信、功率轉換、網路、電腦、娛樂及消費型產品之領域。半導體裝置亦可見於軍事應用、航空、汽車、工業控制器及辦公設備。
半導體裝置製造商不斷努力製造更小之半導體裝置以滿足電子裝置製造商及消費者等的需求。當待將多個晶粒封裝在一起時，收縮終端裝置之一種方法為將較小晶粒直接安裝在較大晶粒之半導體晶圓上。此被稱為晶片堆疊晶圓（CoW）。然而，CoW裝置之目前先進技術在許多重要態樣中存在不足。因此，需要改良之CoW裝置。
本發明的第一態樣為一種製造半導體裝置之方法，其包含：提供整合式被動裝置晶圓，該整合式被動裝置晶圓包括形成於該整合式被動裝置晶圓上之整合式被動裝置；將半導體晶粒安裝於該整合式被動裝置晶圓上；將互連結構安裝於該整合式被動裝置晶圓上；單體化該整合式被動裝置晶圓以提供具有該整合式被動裝置、該半導體晶粒及該互連結構之整合式被動裝置晶粒；在該整合式被動裝置晶粒上方沈積囊封件，其中該互連結構自該囊封件曝露；及在該囊封件上方形成屏蔽層。
本發明的第二態樣為一種半導體裝置，其包含：整合式被動裝置晶粒，其包括形成於該整合式被動裝置晶粒上之整合式被動裝置；半導體晶粒，其安裝於該整合式被動裝置晶粒上；互連結構，其安裝於該整合式被動裝置晶粒上；囊封件，其沈積於該整合式被動裝置晶粒上方，其中該互連結構自該囊封件曝露；及屏蔽層，其形成於該囊封件上方。
本發明的第三態樣為一種半導體裝置，其包含：整合式被動裝置晶粒；半導體晶粒，其安裝於該整合式被動裝置晶粒上；囊封件，其沈積於該整合式被動裝置晶粒上方；及屏蔽層，其形成於該囊封件上方。
於以下描述中參考圖式於一或多個具體實例中描述本發明，在這些圖式中，相似編號表示相同或類似元件。雖然本發明係依據用於達成本發明目標之最佳模式來描述，但所屬技術領域中具通常知識者應瞭解，其意欲涵蓋可包括於由所附申請專利範圍及其由以下揭示內容及圖式支援之等效物所界定的本發明之精神及範圍內的替代方案、修改及等效物。圖式中所展示之特徵未必按比例繪製。圖式中指派相同元件符號之元件具有彼此類似的功能及描述。如本文所使用之術語「半導體晶粒」係指詞之單數形式及複數形式兩者，並且因此，可指單個半導體裝置及多個半導體裝置兩者。
通常使用兩種複雜製造製程來製造半導體裝置：前段製造及後段製造。前段製造涉及在半導體晶圓之表面上形成複數個晶粒。晶圓上之各晶粒含有主動及被動電組件，這些電組件電連接以形成功能性電路。諸如電晶體及二極體之主動電組件具有控制電流之流動的能力。諸如電容器、電感器及電阻器之被動電組件在執行電路功能所需之電壓與電流之間建立了關係。
後段製造係指將成品晶圓切割或單體化成個別半導體晶粒，且封裝半導體晶粒以用於結構支撐、電互連及環境隔離。為了單體化半導體晶粒，沿著稱為鋸切道或劃線之晶圓之非功能性區刻劃及打破晶圓。使用雷射切割工具或鋸片單體化晶圓。在單體化之後，將個別半導體晶粒安置於封裝基板上，該封裝基板包括接腳或接觸襯墊以用於與其他系統組件互連。接著將形成於半導體晶粒上方之接觸襯墊連接至封裝內之接觸襯墊。可運用導電層、凸塊、柱形凸塊、導電膏或打線（wirebonds）進行電連接。囊封件或其他模製材料沈積於封裝上方以提供實體支撐及電隔離。接著將成品封裝插入至電系統中，且使半導體裝置之功能性可用於其他系統組件。
圖1a展示具有基底基板材料102之半導體晶圓100，基底基板材料諸如矽、鍺、磷化鋁、砷化鋁、砷化鎵、氮化鎵、磷化銦、碳化矽或用於結構支撐之其他散裝材料。複數個半導體晶粒或電組件104形成於由非主動晶粒間晶圓區域或鋸切道106分離的晶圓100上。鋸切道106提供切割區域以將半導體晶圓100單體化成個別半導體晶粒104。在一個具體實例中，半導體晶圓100具有100毫米至450毫米（mm）之寬度或直徑。
圖1b展示半導體晶圓100之一部分的橫截面圖。各半導體晶粒104具有背面或非主動表面108及含有類比或數位電路之主動表面110，這些類比或數位電路經實施為形成於晶粒內且根據晶粒之電設計及功能而電互連的主動裝置、被動裝置、導電層及介電層。舉例而言，電路可包括形成於主動表面110內之一或多個電晶體、二極體及其他電路元件以實施類比電路或數位電路，諸如數位信號處理器（digital signal processor；DSP）、特定應用積體電路（application specific integrated circuit；ASIC）、記憶體或其他信號處理電路。半導體晶粒104亦可含有諸如電感器、電容器及電阻器之IPD以用於RF信號處理。
使用物理氣相沈積（physical vapor deposition；PVD）、化學氣相沈積（chemical vapor deposition；CVD）、電解電鍍、無電極電鍍、濺鍍或其他合適的金屬沈積製程在主動表面110上方形成導電層112。導電層112可為鋁（Al）、銅（Cu）、錫（Sn）、鎳（Ni）、金（Au）、銀（Ag）或其他合適之導電材料的一或多個層。導電層112作為電連接至主動表面110上之電路的接觸襯墊操作。
使用蒸發、電解電鍍、無電極電鍍、落球或網版印刷製程將導電凸塊材料沈積於導電層112上方。凸塊材料可為Al、Sn、Ni、Au、Ag、鉛（Pb）、鉍（Bi）、Cu、焊料及其組合，其具有選用之焊劑溶液。舉例而言，凸塊材料可為共晶Sn/Pb、高鉛焊料或不含鉛焊料。使用合適的附接或接合製程將凸塊材料接合至導電層112。在一個具體實例中，藉由將凸塊材料加熱超過其熔點而回焊該材料以形成球或凸塊114。在一個具體實例中，凸塊114形成於具有潤濕層、障壁層及黏著劑層之凸塊下金屬化物（under-bump metallization；UBM）上方。凸塊114亦可經壓縮接合或熱壓接合至導電層112。凸塊114表示可形成於導電層112上方之一種類型之互連結構。互連結構亦可使用接合線、導電膏、柱形凸塊、微型凸塊或其他電互連件。
在圖1c中，使用鋸片或雷射切割工具119透過鋸切道106將半導體晶圓100單體化成個別半導體晶粒104。可檢測個別半導體晶粒104且對其進行電測試以識別單體化後的已知良好晶粒或單元。
圖2a至圖2k繪示在整合式被動裝置（IPD）晶圓120上形成具有作為晶片之半導體晶粒104的晶片堆疊晶圓（CoW）裝置的製程。圖2a展示部分橫截面IPD晶圓120。IPD晶圓120類似於晶圓100，包括通常由塊狀半導體材料122形成。矽最常用於IPD晶圓，此係因為用以在晶圓上方形成IPD之製造設備已經配置以處理矽晶圓。然而，其他具體實例使用其他材料之晶圓，諸如聚合物、玻璃、金屬或其他半導體。在其他具體實例中，使用任何合適之基板材料。
晶圓120包括主動表面124，其中在圖2a中所展示之步驟之前，IPD形成於該主動表面上方。IPD視需要亦形成於背面125上方。IPD係藉由連續地施加並圖案化導電層及絕緣層以形成所要IPD所需的形狀及結構來形成。舉例而言，導電結構可成形為線圈以形成電感器，或成形為指狀物及板以形成電容器。電阻器可藉由人工增大跡線之長度或藉由使用具有增大之電阻的不同材料來形成。任何合適之被動裝置或被動裝置之組合可形成於主動表面124上且電互連以執行所要電功能，例如射頻（radio frequency；RF）濾波器。IPD晶圓120視需要亦具有形成於主動表面124中之主動裝置，但更常見地，半導體晶粒104依賴於主動電功能性，而IPD晶圓僅提供被動電組件。
導孔126通過IPD晶圓120形成以提供主動表面124與背面125之間的電連接。導孔126係藉由例如使用化學蝕刻、雷射鑽孔、機械鑽孔或另一合適製程鑽穿晶圓120且藉由濺鍍、電鍍或以其他方式將導電材料沈積至所得開口中來填充該開口而形成。導孔126可僅部分通過IPD晶圓120形成且接著藉由背面研磨（backgrinding）IPD晶圓而曝露。
雖然僅兩個IPD晶粒130展示為形成於IPD晶圓120中，但IPD晶圓通常足夠大以在IPD晶圓中形成數十或數百個單元以一起處理。IPD晶粒130各自由鋸切道128包圍且與鄰近IPD晶粒分離。IPD晶圓120將透過鋸切道128進行單體化以將IPD晶粒130分離成個別CoW裝置。
在圖2b中，導電層132形成於主動表面124上方。導電層132係使用上文針對導電層112所描述之材料及製程中之任一者而形成。導電層132經圖案化以包括用於後續電互連至底層IPD及導孔126的接觸襯墊、用於安裝額外電組件的接觸襯墊，以及在必要時用於自底層IPD至接觸襯墊扇入或扇出電連接的導電跡線。導電層132亦可包括導電跡線，以將主動表面124之底層IPD互連成功能電路，但典型地使用用以形成IPD之相同導電層以將其互連在一起，或在圖2a中之封裝開始之前，IPD晶圓之原始製造商已經形成了任何額外的必需電連接。
焊料凸塊136形成於圖2c中之導電層132之接觸襯墊上。形成焊料凸塊136，如上文針對焊料凸塊112所描述。導電層132視需要具有由包括潤濕層、障壁層及黏著層之多個導電層形成之UBM，其中待安置焊料凸塊136。在其他具體實例中使用其他類型之互連結構來代替焊料凸塊136。
在圖2d中，半導體晶粒104、離散組件138及任何其他所要組件安裝或安置於導電層132之接觸襯墊上。拾取並置放半導體晶粒104，其中焊料凸塊114朝向IPD晶圓120定向。將半導體晶粒104向下置放，其中凸塊114實體地接觸導電層132，接著回焊凸塊以將半導體晶粒104實體地且電連接至IPD晶圓120。
將離散組件138類似地拾取且置放至導電層132上。可將焊錫膏印刷至組件上或印刷至導電層132上以在回焊之後提供穩固的實體及電連接。離散組件138可為任何所要主動或被動組件。離散組件138被繪示為正面可見的雙端裝置，因此僅一個端子係可見的。離散組件138亦可具有三個或多於三個端子，且具有任何合適的封裝類型。
每正形成之CoW裝置，可安裝一或多個半導體晶粒104。半導體晶粒104可全部相同，或可在各CoW裝置上使用互補半導體晶粒，例如處理器及記憶體晶片。任何數目及類型之電組件可安裝至IPD晶圓120上以實施所要電功能性。
在圖2e中，使用雷射或其他合適切割工具139透過鋸切道128單體化IPD晶圓120以將個別IPD晶粒130彼此分離。在圖2f中，拾取經單體化IPD晶粒130並將其置放至具有雙面膠帶或界面層142之暫時基板或載體140上。IPD晶粒130經置放使得背面125位於載體140上，且焊料凸塊136遠離載體向上延伸。
載體140含有犧牲基底材料，諸如矽、聚合物、氧化鈹、玻璃或用於結構支撐之其他合適的低成本剛性材料。界面層或雙面膠帶142形成或安置於載體140上方，作為暫時黏接膜、蝕刻終止層、熱釋放層或UV釋放層。載體140可為具有用於同時處理多個IPD晶粒130之能力的圓形或矩形面板。雖然僅繪示了兩個IPD晶粒130，但可在共同載體140上一起處理數十個、數百個或更多個模組。在一些具體實例中，載體140上IPD晶粒130之間的間隙大於鋸切道128。
在圖2g中，使用膏印刷、壓縮模製、轉移模製、液體囊封件模製、真空層壓、旋塗或另一合適施加器將囊封件或模製化合物144沈積於載體140、IPD晶粒130、焊料凸塊136、半導體晶粒104及離散組件138上方及周圍。囊封件144可為具有或不具有添加填充劑之液體或粒狀聚合物複合材料，諸如環氧樹脂、環氧丙烯酸酯或聚合物。在另一具體實例中，囊封件144為具有或不具有填充劑的層壓模具薄片或膜。囊封件144係非導電的、提供結構支撐且在環境上保護IPD晶粒130及半導體晶粒104免受外部元件及污染物影響。囊封件144完全覆蓋焊料凸塊136之先前曝露之外表面。在其他具體實例中，囊封件144經沈積以使焊料凸塊136之頂部稍微曝露或囊封件之頂部表面與替代互連結構之頂部表面共面。
在圖2h中，自橋接晶粒IPD晶粒130及囊封件144之面板剝離並移除載體140。在一些具體實例中，在自面板機械地移除載體140之前，藉由熱、紫外線、雷射或其他能量施加來降低界面層142之黏著劑特性。圖2h中之面板可被稱作重構晶圓，此係因為在某種意義上，IPD晶圓120已用比在IPD晶圓中更遠的IPD晶粒130重構，其中囊封件144用於將晶粒以晶圓形式固持在一起。
在圖2i中，使用研磨機148、化學機械平坦化、化學蝕刻或另一合適製程將囊封件140進行背面研磨以減小囊封件之厚度且藉此曝露焊料凸塊136之頂部。亦移除各凸塊136之一部分以平坦化這些凸塊並使凸塊之頂部表面與囊封件144共面。在圖2j中，藉由使用雷射切割工具、鋸片或其他合適工具149在鋸切道146中切割囊封件144而將IPD晶粒130單體化成個別IPD-CoW裝置150。
在單體化之後，IPD-CoW裝置150翻轉且安置於另一或同一載體上，其中背面125向上定向或以其他方式曝露。為了解決電磁干擾（EMI）、射頻干擾（RFI）、諧波失真及其他裝置間干擾，在IPD 晶粒130之背面125以及囊封件144之頂部表面及側表面上方形成屏蔽層152。沈積、印刷、濺鍍、電鍍或以其他方式形成屏蔽層152。電鍍可藉由CVD、PVD、其他濺鍍方法、電鍍、無電極電鍍或另一合適之金屬沈積製程執行。屏蔽層152包括Al、Ti、Cu、Sn、Ni、Au、Ag、不鏽鋼或其他合適導電材料的一或多個層。
在形成屏蔽層152之前，通過囊封件144進行單體化以形成個別IPD-CoW裝置150會允許在封裝之側表面下形成屏蔽層，此係選用的但有助於保護側向入射之EMI。屏蔽層152直接形成於曝露在背面125處之導孔126的表面上。導孔126及形成於各通孔上方之焊料凸塊136允許屏蔽層待連接至接地，藉此改良屏蔽效能。
圖2k中之IPD-CoW裝置150係完整半導體封裝，其準備好併入至較大電子裝置中或儲存於卷帶中以供遞送給裝置製造商。視需要，如圖3中所示，可將焊錫膏156之額外部分印刷或以其他方式安置至各曝露焊料凸塊136上，以建立自導電層132連續地延伸至囊封件144之表面上方的複合或化合物凸塊。焊錫膏156可在製造期間與焊料凸塊136回焊在一起。延伸至囊封件144上方之焊錫膏156提供了某一間隙，以使得將IPD-CoW裝置150安裝至較大電子裝置之PCB或基板更加容易。
IPD-CoW裝置150係晶片堆疊晶圓裝置，其中被動組件在晶片堆疊晶圓之晶圓側上形成為IPD且EMI屏蔽件形成於封裝上方。額外被動組件及半導體晶粒係附接於IPD晶粒130上之覆晶或表面安裝件。由於使用現有的扇出晶圓級封裝製造設備，因此IPD-CoW裝置150可以相對較低成本及複雜度來製造。
圖4a及圖4b繪示自圖2h繼續之替代性具體實例。在圖4a中，使用雷射162通過囊封件144形成開口160以曝露焊料凸塊136。開口160亦可藉由化學蝕刻、機械鑽孔或另一合適手段形成。在圖4b中，額外焊料凸塊或焊錫膏164安置於各凸塊136上之開口160中。凸塊136及164可視需要在此階段回焊在一起以形成單一連續焊料本體。如圖2j及圖2k中所示，製造繼續以完成具有焊料凸塊164之半導體封裝。
圖5a及圖5b繪示一替代性具體實例，其中IPD-CoW裝置170使焊料凸塊136由導電柱172替換。在圖2c中所示之步驟期間，導電柱172安裝至導電層132之接觸襯墊上，但在其他方面製造製程如圖2a至圖2k中所示。導電柱172可分開地形成且接著藉由薄焊料層附接至導電層132。替代地，導電柱172可藉由電鍍或另一合適製程生長於導電層132上或作為該導電層之部分。視需要藉由膜輔助模製或另一合適製程將囊封件144沈積為與導電柱172共面，而非按圖2i中展示的將該囊封件進行背面研磨。焊料凸塊174形成於圖5b中之導電柱172上，如上文針對導電層112上之凸塊114所描述。在以上或以下具體實例中之任一者中，焊料凸塊136可由導電柱172替換。
圖6a及圖6b展示類似具體實例，但其中IPD-CoW裝置180具有PCB單元182而非導電柱172。PCB單元182基本上為小PCB，其具有與一或多個導電層186堆疊之一或多個絕緣層184。絕緣層184可包括核心絕緣板及沈積於核心板上方之額外絕緣層。導電層186可包括通過絕緣層184形成之導孔及形成於絕緣層上之接觸襯墊。雖然通常獨佔地垂直定向，但一些PCB單元182可具有用於電互連之側向導電跡線。
PCB單元182可僅具有耦接至導電層132之一個接觸襯墊的單一電接點，或單一PCB單元可延伸達具有一或多列或行之接點的長度。在沈積囊封件144之前，使用焊料或焊錫膏將PCB單元182安裝至導電層132之接觸襯墊。焊料凸塊188安裝於圖6b中之PCB單元182之曝露接點上，如上文針對焊料凸塊114所描述。在以上或以下具體實例中之任一者中，焊料凸塊136及導電柱172可由PCB單元182替換。
圖7a及圖7b繪示一具體實例，其中PCB單元用以使屏蔽層152接地，作為通過導孔126進行接地之替代方案。圖7a展示IPD-CoW裝置190。IPD晶粒130形成為不具有導孔126。為提供至屏蔽層152之接地，在圖2f中所示之步驟期間，將PCB單元192與CoW晶粒130一起安置於載體140上。在一個具體實例中，PCB單元192具有沿著IPD晶粒130之長度的複數個接點且沿著IPD晶粒130之一或多個側置放。在另一具體實例中，複數個個別接觸之PCB單元可沿著IPD晶粒130之一或多個側置放。可使用導電桿或導柱來代替PCB單元。
形成及結構化PCB單元192，如上文針對PCB單元182所描述。在圖2g中所示之步驟期間，囊封件144沈積於IPD晶粒130及PCB單元192兩者上方。製造在其他方面如上文所描述。繪示了導電柱172，但可替代地使用焊料凸塊136或PCB單元182。
圖7b展示類似具體實例，但其中互連結構202形成於IPD-CoW裝置200上方。互連結構202包括形成於PCB單元192、導電柱172及囊封件144上的導電層204。導電層204包括在曝露之導電結構上及在待形成焊料凸塊208之位置處的接觸襯墊。導電層204之導電跡線視需要互連接觸襯墊，例如藉由將至接地之單一電連接分佈至PCB單元192及IPD晶粒130兩者。
在導電層204上方形成阻焊層、鈍化層或絕緣層206。絕緣層206及上文或下文所提及之任何絕緣層可使用PVD、CVD、印刷、層壓、旋塗、噴塗、燒結或熱氧化來形成，且含有一或多層二氧化矽（SiO 2）、氮化矽（Si 3N 4）、氮氧化矽（SiON）、五氧化二鉭（Ta 2O 5）、氧化鋁（Al 2O 3）、阻焊劑、聚醯亞胺、苯并環丁烯（BCB）、聚苯并㗁唑（PBO）及具有類似絕緣及結構特性之其他材料。使用蝕刻製程或雷射直接剝蝕（laser direct ablation；LDA）來移除絕緣層206之一部分以曝露導電層204。焊料凸塊208在導電層204上形成於絕緣層206之開口中，如上文針對焊料凸塊114所描述。
互連結構202可被稱作累積（build-up）互連結構，此係因為互連結構係藉由一層又一層地累積交替的絕緣層及導電層而形成。可藉由堆疊在絕緣層之間交錯的多個互連導電層來使互連結構202之佈線更複雜。
圖8a及圖8b繪示具有背側嵌入式接地平面212之具體實例。背側嵌入式接地平面212可形成於載體上。首先沈積並圖案化絕緣支撐層214。絕緣支撐層214由材料形成，且通常使用上文針對絕緣層所描述之製程。導電接地平面216形成於絕緣支撐層214上。導電接地平面216包括IPD晶粒130下方之複數個開口作為網狀除氣孔，其中絕緣層218在圖8b之平面圖中可見。導電接地平面216如上文針對導電層所描述而形成。在一個具體實例中，接地平面216由Ti層及Cu層形成，其中選用之NiFe層形成於Cu層上方。在其他具體實例中，可使用任何合適之導電屏蔽材料。
使用焊料222將導電桿220安裝至背側嵌入式接地平面212上。導電桿220可為垂直定向之單個圓柱形桿，或可沿著IPD晶粒130之一或多個側連續地或以多個離散部分延伸。互連結構202或凸塊174形成於導電桿220及導柱172上。
圖9a及圖9b繪示將上文所描述之半導體封裝（例如，IPD-CoW裝置150）整合至較大電子裝置300中。圖7a繪示安裝至印刷電路板（PCB）或其他基板302上作為電子裝置300之部分的IPD-CoW裝置150之部分橫截面。凸塊136及156經回焊在一起且回焊至PCB 302之導電層304上，以將IPD-CoW裝置150實體地附接且電連接至PCB。在其他具體實例中，使用熱壓或另外合適之附接及連接方法。在一些具體實例中，在IPD-CoW裝置150與PCB 302之間使用黏著劑或底部填充層。半導體晶粒104及IPD晶粒130透過凸塊136/156及導電層132電耦合至導電層304。
圖7b繪示具有晶片載體基板或PCB 302之電子裝置300，其中複數個半導體封裝安置於PCB 302之表面上，包括IPD-CoW裝置150。電子裝置300可取決於應用而具有一種類型之半導體封裝，或多種類型之半導體封裝。
電子裝置300可為使用半導體封裝以執行一或多個電功能之獨立系統。替代地，電子裝置300可為較大系統之子組件。舉例而言，電子裝置300可為平板電腦、蜂巢式電話、數位攝影機、通信系統或其他電子裝置之部分。替代地，電子裝置300可為圖形卡、網路介面卡或可插入至電腦中之其他信號處理卡。半導體封裝可包括微處理器、記憶體、ASIC、邏輯電路、類比電路、RF電路、離散裝置或其他半導體晶粒或電組件。小型化及減重為市場接受之產品所必需的。可減小半導體裝置之間的距離以達成較高密度。PCB 302可具有較不規則之形狀，以方便地裝配至更符合人體工學且更小的裝置殼層中。
在圖7b中，PCB 302提供通用基板以用於安置於PCB上之半導體封裝的結構支撐及電互連。使用蒸發、電解電鍍、無電極電鍍、網版印刷或其他合適之金屬沈積製程在PCB 302之表面上方或該PCB之層內形成導電信號跡線304。信號跡線304提供在半導體封裝、所安裝組件及其他外部系統組件中之各者之間的電通信。跡線304亦將電力連接及接地連接提供至半導體封裝中之各者。
在一些具體實例中，半導體裝置具有兩個封裝層級。第一層級封裝為用於將半導體晶粒機械附接及電附接至中間基板之技術。第二層級封裝涉及將中間基板機械附接及電附接至PCB。在其他具體實例中，半導體裝置可僅具有第一層級封裝，其中晶粒直接機械地及電安置於PCB上。
出於繪示之目的，包括接合線封裝346及覆晶348之若干類型的第一層級封裝展示於PCB 302上。另外，包括球狀柵格陣列（ball grid array；BGA）350、凸塊晶片載體（bump chip carrier；BCC）352、平台柵格陣列（land grid array；LGA）356、多晶片模組（multi-chip module；MCM）或SIP模組358、四邊扁平無引線封裝（quad flat non-leaded package；QFN）360、四邊扁平封裝362及嵌入式晶圓級球狀柵格陣列（embedded wafer level ball grid array；eWLB）364之若干類型的第二層級封裝展示為安置於PCB 302上。在一個具體實例中，eWLB 364為扇出晶圓級封裝（fan-out wafer level package；Fo-WLP）或扇入晶圓級封裝（fan-in wafer level package；Fi-WLP）。
取決於系統要求，經配置具有第一及第二層級封裝式樣以及其他電組件之任何組合的半導體封裝之任何組合可連接至PCB 302。在一些具體實例中，電子裝置300包括單一附接之半導體封裝，而其他具體實例需要多個互連封裝。藉由在單個基板上方組合一或多個半導體封裝，製造商可將預製組件併入至電子裝置及系統中。因為半導體封裝包括複雜功能性，所以可使用較不昂貴組件及流線型的製造製程來製造電子裝置。所得裝置不大可能發生故障且製造起來不太昂貴，從而降低了消費者成本。
雖然已詳細繪示本發明之一或多個具體實例，但所屬技術領域中具有通常知識者應瞭解，可在不脫離以下申請專利範圍中所闡述之本發明之範圍的情況下對彼等具體實例作出修改及調適。
100:半導體晶圓 102:基底基板材料 104:半導體晶粒或電組件 106:非主動晶粒間晶圓區域或鋸切道 108:背面或非主動表面 110:主動表面 112:導電層 114:球或凸塊 119:鋸片或雷射切割工具 120:整合式被動裝置晶圓 122:塊狀半導體材料 124:主動表面 125:背面 126:導孔 128:鋸切道 130:IPD晶粒 132:導電層 136:焊料凸塊 138:離散組件 139:雷射或其他合適切割工具 140:暫時基板或載體 142:雙面膠帶或界面層 144:囊封件或模製化合物 146:鋸切道 148:研磨機 149:雷射切割工具、鋸片或其他合適工具 150:IPD-CoW裝置 152:屏蔽層 156:焊錫膏/凸塊 160:開口 162:雷射 164:額外焊料凸塊或焊錫膏 170:IPD-CoW裝置 172:導電柱/導柱 174:焊料凸塊 180:IPD-CoW裝置 182:PCB單元 184:絕緣層 186:導電層 188:焊料凸塊 190:IPD-CoW裝置 192:PCB單元 200:IPD-CoW裝置 202:互連結構 204:導電層 206:絕緣層 208:焊料凸塊 212:背側嵌入式接地平面 214:絕緣支撐層 216:導電接地平面 218:絕緣層 220:導電桿 222:焊料 300:電子裝置 302:印刷電路板或其他基板/晶片載體基板或PCB 304:導電層/導電信號跡線 346:接合線封裝 348:覆晶 350:球狀柵格陣列 352:凸塊晶片載體 356:平台柵格陣列 358:多晶片模組或SIP模組 360:四邊扁平無引線封裝 362:四邊扁平封裝 364:嵌入式晶圓級球狀柵格陣列
[圖1a]至[圖1c]繪示具有由鋸切道分離之複數個半導體晶粒的半導體晶圓； [圖2a]至[圖2k]繪示在IPD晶圓上形成具有半導體晶粒之CoW裝置； [圖3]繪示完整的CoW裝置； [圖4a]及[圖4b]繪示使用雷射鑽孔以透過囊封件曝露焊料凸塊之具體實例； [圖5a]及[圖5b]繪示具有嵌入式導電柱之具體實例； [圖6a]及[圖6b]繪示具有嵌入式PCB單元之具體實例； [圖7a]及[圖7b]繪示透過外部互連件之接地； [圖8a]及[圖8b]繪示具有用於EMI之網狀除氣孔的背側RDL平面；且 [圖9a]及[圖9b]繪示具有CoW裝置之電子裝置。
104:半導體晶粒或電組件
114:球或凸塊
122:塊狀半導體材料
124:主動表面
125:背面
126:導孔
130:IPD晶粒
132:導電層
136:焊料凸塊
138:離散組件
144:囊封件或模製化合物
150:IPD-CoW裝置
152:屏蔽層
156:焊錫膏/凸塊

Claims (15)

  1. 一種製造半導體裝置之方法，其包含： 提供整合式被動裝置晶圓，該整合式被動裝置晶圓包括形成於該整合式被動裝置晶圓上之整合式被動裝置； 將半導體晶粒安裝於該整合式被動裝置晶圓上； 將互連結構安裝於該整合式被動裝置晶圓上； 單體化該整合式被動裝置晶圓以提供具有該整合式被動裝置、該半導體晶粒及該互連結構之整合式被動裝置晶粒； 在該整合式被動裝置晶粒上方沈積囊封件，其中該互連結構自該囊封件曝露；及 在該囊封件上方形成屏蔽層。
  2. 如請求項1之方法，其進一步包括： 鄰近於該整合式被動裝置晶粒安置第二互連結構；及 在該整合式被動裝置晶粒及該第二互連結構上方沈積該囊封件。
  3. 如請求項1之方法，其進一步包括在該整合式被動裝置晶粒及該囊封件上方形成累積互連結構。
  4. 如請求項1之方法，其中該整合式被動裝置晶粒包括通過該整合式被動裝置晶粒形成之導孔。
  5. 如請求項1之方法，其進一步包括形成該屏蔽層作為具有複數個網狀除氣孔之嵌入式背側RDL平面。
  6. 如請求項1之方法，其進一步包括在沈積該囊封件之後，在該互連結構上方沈積焊料或焊錫膏。
  7. 一種半導體裝置，其包含： 整合式被動裝置晶粒，其包括形成於該整合式被動裝置晶粒上之整合式被動裝置； 半導體晶粒，其安裝於該整合式被動裝置晶粒上； 互連結構，其安裝於該整合式被動裝置晶粒上； 囊封件，其沈積於該整合式被動裝置晶粒上方，其中該互連結構自該囊封件曝露；及 屏蔽層，其形成於該囊封件上方。
  8. 如請求項7之半導體裝置，其進一步包括鄰近於該整合式被動裝置晶粒而安置之第二互連結構，其中該囊封件沈積於該整合式被動裝置晶粒及該第二互連結構上方。
  9. 如請求項7之半導體裝置，其進一步包括形成於該整合式被動裝置晶粒及該囊封件上方之累積互連結構。
  10. 如請求項7之半導體裝置，其中該整合式被動裝置晶粒包括通過該整合式被動裝置晶粒形成之導孔。
  11. 一種半導體裝置，其包含： 整合式被動裝置晶粒； 半導體晶粒，其安裝於該整合式被動裝置晶粒上； 囊封件，其沈積於該整合式被動裝置晶粒上方；及 屏蔽層，其形成於該囊封件上方。
  12. 如請求項11之半導體裝置，其進一步包括鄰近於該整合式被動裝置晶粒而安置之互連結構，其中該囊封件沈積於該整合式被動裝置晶粒及該互連結構上方。
  13. 如請求項11之半導體裝置，其進一步包括形成於該整合式被動裝置晶粒及該囊封件上方之累積互連結構。
  14. 如請求項11之半導體裝置，其進一步包括： 互連結構，其安置於該整合式被動裝置晶粒上方；及 焊料或焊錫膏，其安置於該互連結構上方。
  15. 如請求項11之半導體裝置，其中該屏蔽層包括背側RDL平面。
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