TW202607724A - 音訊處理電路 - Google Patents

Abstract

本發明揭露了一種音訊處理電路，包含：一時脈產生電路、一第一類比數位轉換器、一第二類比數位轉換器、一第一數據對齊電路以及一第二數據對齊電路。時脈產生電路用來產生一第一取樣時脈及一第二取樣時脈。第一類比數位轉換器用來根據該第一取樣時脈將一輸入訊號轉換成一第一數位碼。第二類比數位轉換器用來根據該第二取樣時脈將該輸入訊號轉換成一第二數位碼。第一數據對齊電路用來接收該第一數位碼，並且產生一第三數位碼。第二數據對齊電路用來接收該第二數位碼，並且產生一第四數位碼。

Description

音訊處理電路

本發明是關於音訊處理電路，尤其是關於多聲道的音訊處理電路。

圖1顯示習知的音訊處理電路。音訊處理電路110包含類比數位轉換器（analog-to-digital converter, ADC）112、ADC 114及時脈產生電路116。音訊處理電路110包含多個聲道，而ADC 112及ADC 114對應到其中的兩個聲道。多聲道之間必須音訊同步。低壓差穩壓器102（Low-dropout regulator）提供ADC 112所需的電源電壓VDD1，而低壓差穩壓器104提供ADC 114所需的電源電壓VDD2。時脈產生電路116產生取樣時脈CLK。ADC 112根據取樣時脈CLK將輸入訊號Vin轉換成數位碼D1。ADC 114根據取樣時脈CLK將輸入訊號Vin轉換成數位碼D2。由於ADC 112及ADC 114各需要一個低壓差穩壓器，因此造成整體的電路面積增加及成本上升。

鑑於先前技術之不足，本發明之一目的在於提供一種音訊處理電路，以改善先前技術的不足。

本發明之一實施例提供一種音訊處理電路，包含：一時脈產生電路、一斬波時脈產生電路、一第一類比數位轉換器以及一第二類比數位轉換器。時脈產生電路用來產生一取樣時脈。斬波時脈產生電路用來產生一斬波時脈。第一類比數位轉換器耦接該時脈產生電路及該斬波時脈產生電路，用來根據該取樣時脈將一輸入訊號轉換成一第一數位碼，並且根據該斬波時脈進行一第一斬波操作。第二類比數位轉換器耦接該時脈產生電路及該斬波時脈產生電路，用來根據該取樣時脈將該輸入訊號轉換成一第二數位碼，並且根據該斬波時脈進行一第二斬波操作。該第一類比數位轉換器及該第二類比數位轉換器實質上同時於一第一時間點進行該第一斬波操作及該第二斬波操作。該第一類比數位轉換器及該第二類比數位轉換器實質上同時於該第一時間點後之一第二時間點進行一取樣操作。該第二時間點與該第一時間點之一時間差大於該取樣時脈的一週期的四分之一。

本發明之另一實施例提供一種音訊處理電路，包含：一時脈產生電路、一第一類比數位轉換器、一第二類比數位轉換器、一第一數據對齊電路以及一第二數據對齊電路。時脈產生電路用來產生一第一取樣時脈及一第二取樣時脈。第一類比數位轉換器耦接該時脈產生電路，用來根據該第一取樣時脈將一輸入訊號轉換成一第一數位碼。第二類比數位轉換器耦接該時脈產生電路，用來根據該第二取樣時脈將該輸入訊號轉換成一第二數位碼。第一數據對齊電路耦接該第一類比數位轉換器，用來接收該第一數位碼，並且產生一第三數位碼。第二數據對齊電路耦接該第二類比數位轉換器，用來接收該第二數位碼，並且產生一第四數位碼。

本發明之實施例所體現的技術手段可以改善先前技術之缺點的至少其中之一，因此本發明相較於先前技術可以減少電路面積增加、降低成本以及提升電路的穩定度。

有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本發明之揭露內容包含音訊處理電路。由於本發明之音訊處理電路所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。

在以下的說明中，訊號在高準位時代表起作用（active），在低準位時代表不起作用（inactive），而致能/非致能一個訊號代表拉高/低該訊號的準位。然而這只是一種實施或說明範例，非用以限定本發明。換句話說，在不同的實施方式中，亦可以訊號在高準位時代表不起作用，在低準位時代表起作用，而致能/非致能一個訊號代表拉低/高該訊號的準位。準位轉換或邏輯準位轉換代表一個訊號由致能（起作用）變為非致能（不起作用），或是相反。

請參閱圖2，圖2是本發明音訊處理電路之一實施例的功能方塊圖。音訊處理電路210包含互相耦接的ADC 212、ADC 214、時脈產生電路216及斬波（chopping）時脈產生電路218。音訊處理電路210包含多個聲道，而ADC 212及ADC 214對應到其中的兩個聲道。ADC 212及ADC 214根據取樣時脈CLK分別將輸入訊號Vin（例如，音頻訊號）轉換成數位碼D1及數位碼D2。ADC 212及ADC 214共用低壓差穩壓器202、參考電壓產生電路204、時脈產生電路216及斬波時脈產生電路218。低壓差穩壓器202產生ADC 212及ADC 214操作時所需的電源電壓VDD。參考電壓產生電路204根據電源電壓VDD產生參考電壓Vr。ADC 212及ADC 214使用參考電壓Vr進行斬波操作。時脈產生電路216產生取樣時脈CLK。斬波時脈產生電路218產生斬波時脈CLKc。在一些實施例中，ADC 212及ADC 214是積分-微分調變器（sigma-delta modulator, SDM），而且積分-微分調變器中的積分器及數位類比轉換器（digital-to-analog converter, DAC）根據參考電壓Vr及斬波時脈CLKc進行斬波操作，以提高訊號的品質。斬波操作為本技術領域具有通常知識者所熟知，故不再贅述。

請參閱圖3，圖3是本發明取樣時脈CLK、斬波時脈CLKc及電源電壓VDD之一實施例的波形圖。取樣時脈CLK的週期為T，斬波時脈CLKc的週期為2T。ADC 212及ADC 214在取樣時脈CLK的上升緣（例如，時間點t1、時間點t3）取樣，並且在斬波時脈CLKc的上升緣（例如，時間點t2、時間點t6）進行斬波操作。由於ADC 212及ADC 214共用低壓差穩壓器202，並且實質上同時在取樣時脈CLK的上升緣進行取樣操作，所以電源電壓VDD有相對大的下降。

在本發明中，斬波時脈CLKc的上升緣與取樣時脈CLK的上升緣之間的時間差dT大於取樣時脈CLK的週期T的四分之一（即，dT＞T/4）。也就是說，對ADC 112及ADC 114而言，斬波操作與取樣操作之間的時間差dT大於取樣時脈CLK的週期T的四分之一。這樣的設計的好處是ADC 112及ADC 114的DAC有較充裕的建立時間（大於T/4），提升電路的穩定度。較佳地，時間差dT大於T/2。在一些實施例中（如圖3所示），時間差dT實質上等於3T/4。

請參閱圖4，圖4是本發明取樣時脈CLK、斬波時脈CLKc及電源電壓VDD之另一實施例的波形圖。在此實施例中，ADC 212及ADC 214在取樣時脈CLK的下降緣取樣，並且在斬波時脈CLKc的上升緣進行斬波操作。類似地，在此實施例中，ADC 112及ADC 114的DAC的建立時間可以大於T/4。

請參閱圖5，圖5是本發明音訊處理電路之另一實施例的功能方塊圖。音訊處理電路510包含互相耦接的ADC 512、ADC 514、時脈產生電路516、數據對齊電路517及數據對齊電路518。ADC 512及ADC 514共用低壓差穩壓器202及時脈產生電路516。低壓差穩壓器202產生ADC 512及ADC 514操作時所需的電源電壓VDD。時脈產生電路516產生取樣時脈CLK1及取樣時脈CLK2。ADC 512根據取樣時脈CLK1將輸入訊號Vin轉換成數位碼D1。ADC 514根據取樣時脈CLK2將輸入訊號Vin轉換成數位碼D2。數據對齊電路517接收數位碼D1，並且基於時脈CLK_a1輸出數位碼D1a。數據對齊電路518接收數位碼D2，並且基於時脈CLK_a2輸出數位碼D2a。

ADC 512及ADC 514可以是任何種類的ADC。

請參閱圖6，圖6是圖5之取樣時脈CLK1、取樣時脈CLK2及電源電壓VDD之一實施例的波形圖。取樣時脈CLK1與取樣時脈CLK2有相同的週期T，但取樣時脈CLK1與取樣時脈CLK2之間的相位差實質上為180度。

ADC 512在取樣時脈CLK1的上升緣進行取樣操作（例如，時間點t1、時間點t3、……），ADC 514在取樣時脈CLK2的上升緣進行取樣操作（例如，時間點t2、時間點t4、……）。也就是說，ADC 512的取樣操作與ADC 514的取樣操作非同時，而是實質上間隔T/2。這樣設計的好處是電源電壓VDD的壓降只有約圖3（對應到2個ADC實質上同時取樣）的一半，可以提升電路的穩定度。

請參閱圖7，圖7是本發明時脈產生電路之一實施例的電路圖。時脈產生電路516包含邏輯電路710及邏輯電路720。邏輯電路710及邏輯電路720分別根據輸入時脈CLKin產生取樣時脈CLK1及取樣時脈CLK2。邏輯電路710（720）包含互相耦接的反相器711（721）、緩衝電路712（722）、反相器713（723）、反相器714（724）、反及閘（NAND gate）715（725）、反及閘716（726）及反及閘717（727）。該些元件的操作原理為本技術領域具有通常知識者所熟知，故不再贅述。

反相器714及反相器724分別接收選擇訊號SEL1及選擇訊號SEL2。當選擇訊號SEL1與選擇訊號SEL2為相同的準位時，取樣時脈CLK1與取樣時脈CLK2之間的相位差實質上為0度（即，同相（in-phase））。當選擇訊號SEL1與選擇訊號SEL2為不同的準位時，取樣時脈CLK1與取樣時脈CLK2之間的相位差實質上為180度。

請參閱圖8，圖8是本發明數據對齊電路之一實施例的功能方塊圖。數據對齊電路800包含D型正反器（D flip-flop）810。數據對齊電路517及數據對齊電路518可以由數據對齊電路800實作。D型正反器810的數據輸入端D接收數位碼D1或數位碼D2；D型正反器810的時脈輸入端CK接收時脈CLK_a1或時脈CLK_a2；D型正反器810的輸出端Q輸出數位碼D1a或數位碼D2a。

對數據對齊電路517而言，時脈CLK_a1是低準位（例如，邏輯0）的訊號（即，直流訊號）。對數據對齊電路518而言，時脈CLK_a2實質上等於取樣時脈CLK1。這樣一來，數位碼D1a與數位碼D2a便會對齊（等效於音訊處理電路510同時輸出數位碼D1與數位碼D2，也就是兩聲道之間音訊同步）。

請參閱圖9，圖9是本發明音訊處理電路之另一實施例的功能方塊圖。音訊處理電路910與音訊處理電路510相似，差別在於音訊處理電路910更包含斬波時脈產生電路919。斬波時脈產生電路919的功能與斬波時脈產生電路218的功能實質上相同，用來產生ADC 912與ADC 914所需的斬波時脈CLKc。在圖9的實施例中，ADC 912及ADC 914是積分-微分調變器，除了根據取樣時脈CLK1或取樣時脈CLK2將輸入訊號Vin轉換成數位碼D1或數位碼D2之外，還根據參考電壓Vr及斬波時脈CLKc進行斬波操作。在一些實施例中，數據對齊電路917及數據對齊電路918可以由數據對齊電路800實作。

請參閱圖10，圖10是圖9之取樣時脈CLK1、取樣時脈CLK2、斬波時脈CLKc及電源電壓VDD之一實施例的波形圖。取樣時脈CLK1與取樣時脈CLK2之間的相位差實質上為180度。斬波時脈CLKc的上升緣與取樣時脈CLK1的上升緣之間有時間差dT1，斬波時脈CLKc的上升緣與取樣時脈CLK2的上升緣之間有時間差dT2，且時間差dT1大於時間差dT2。也就是說，ADC 912中的DAC比ADC 914中的DAC有更長的建立時間。再者，因為取樣時脈CLK1與取樣時脈CLK2相差180度，所以ADC 912與ADC 914不會同時從參考電壓Vr抽取電流，因此參考電壓Vr不會有顯著的壓降。

請參閱圖11，圖11是圖9之取樣時脈CLK1、取樣時脈CLK2、斬波時脈CLKc及電源電壓VDD之另一實施例的波形圖。取樣時脈CLK1與取樣時脈CLK2之間的相位差實質上為0度。斬波時脈CLKc的上升緣與取樣時脈CLK1及取樣時脈CLK2的上升緣之間有時間差dT。類似於圖3的實施例，這樣的設計的好處是ADC 912及ADC 914的DAC的建立時間可以大於T/4。較佳地，時間差dT大於T/2。在一些實施例中（如圖11所示），時間差dT實質上等於3T/4。當取樣時脈CLK1與取樣時脈CLK2實質上同相時，數據對齊電路917與數據對齊電路918可以由圖12之數據對齊電路1200實作。

請參閱圖12，圖12是本發明數據對齊電路之另一實施例的功能方塊圖。數據對齊電路1200包含互相耦接的D型正反器810及多工器1210。當選擇訊號D_SEL為邏輯0時，數據對齊電路1200輸出原本的數位碼D1或數位碼D2。當選擇訊號D_SEL為邏輯1時，數據對齊電路1200輸出對齊後的數位碼D1a或數位碼D2a。對圖11的實施例而言，因為取樣時脈CLK1與取樣時脈CLK2實質上同相（數位碼D1及數位碼D2原本就已經對齊），所以數據對齊電路917及數據對齊電路918的選擇訊號D_SEL皆為邏輯0。

在圖10的實施例中，數據對齊電路917及數據對齊電路918亦可以由數據對齊電路1200實作，此時選擇訊號D_SEL為邏輯1。

綜上所述，音訊處理電路的多個ADC不僅共用低壓差穩壓器202及參考電壓產生電路204，而且兼顧電路的穩定度。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可根據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

102,104,202:低壓差穩壓器 110,210,510,910:音訊處理電路 112,114,212,214,512,514,912,914:ADC（類比數位轉換器） 116,216,516:時脈產生電路 CLK,CLK1,CLK2:取樣時脈 D1,D2,D1a,D2a:數位碼 VDD1,VDD2,VDD:電源電壓 Vin:輸入訊號 204:參考電壓產生電路 218,919:斬波時脈產生電路 CLKc:斬波時脈 Vr:參考電壓 dT,dT1,dT2:時間差 T:週期 t1,t2,t3,t4,t5,t6:時間點 517,518,800,917,918,1200:數據對齊電路 CLK_a1,CLK_a2:時脈 710,720:邏輯電路 711,713,714, 721,723,724:反相器 712,722:緩衝電路 715,716,717,725,726,727:反及閘 CLKin:輸入時脈 SEL1,SEL2:選擇訊號 810:D型正反器 CK:時脈輸入端 D:數據輸入端 Q:輸出端 1210:多工器 D_SEL:選擇訊號

圖1顯示習知的音訊處理電路； 圖2是本發明音訊處理電路之一實施例的功能方塊圖； 圖3是本發明取樣時脈、斬波時脈及電源電壓之一實施例的波形圖； 圖4是本發明取樣時脈、斬波時脈及電源電壓之另一實施例的波形圖； 圖5是本發明音訊處理電路之另一實施例的功能方塊圖； 圖6是圖5之取樣時脈及電源電壓之一實施例的波形圖； 圖7是本發明時脈產生電路之一實施例的電路圖； 圖8是本發明數據對齊電路之一實施例的功能方塊圖； 圖9是本發明音訊處理電路之另一實施例的功能方塊圖； 圖10是圖9之取樣時脈、斬波時脈及電源電壓之一實施例的波形圖； 圖11是圖9之取樣時脈、斬波時脈及電源電壓之另一實施例的波形圖；以及 圖12是本發明數據對齊電路之另一實施例的功能方塊圖。

202:低壓差穩壓器

510:音訊處理電路

512,514:ADC(類比數位轉換器)

516:時脈產生電路

CLK1,CLK2:取樣時脈

D1,D2,D1a,D2a:數位碼

VDD:電源電壓

Vin:輸入訊號

517,518:數據對齊電路

CLK_a1,CLK_a2:時脈

Claims (20)

1. 一種音訊處理電路，包含： 一時脈產生電路，用來產生一取樣時脈； 一斬波時脈產生電路，用來產生一斬波時脈； 一第一類比數位轉換器，耦接該時脈產生電路及該斬波時脈產生電路，用來根據該取樣時脈將一輸入訊號轉換成一第一數位碼，並且根據該斬波時脈進行一第一斬波操作；以及 一第二類比數位轉換器，耦接該時脈產生電路及該斬波時脈產生電路，用來根據該取樣時脈將該輸入訊號轉換成一第二數位碼，並且根據該斬波時脈進行一第二斬波操作； 其中，該第一類比數位轉換器及該第二類比數位轉換器係實質上同時於一第一時間點進行該第一斬波操作及該第二斬波操作，並且該第一類比數位轉換器及該第二類比數位轉換器實質上同時於該第一時間點後之一第二時間點進行一取樣操作，且該第二時間點與該第一時間點之一時間差大於該取樣時脈的一週期的四分之一。
2. 如請求項1之音訊處理電路，其中，該週期係一第一週期，且該斬波時脈的一第二週期係該週期的兩倍。
3. 如請求項1之音訊處理電路，其中，該第一類比數位轉換器及該第二類比數位轉換器於該第一時間點與該第二時間點之間沒有進行任何斬波操作。
4. 如請求項1之音訊處理電路，其中，該第一類比數位轉換器及該第二類比數位轉換器係積分-微分調變器。
5. 如請求項1之音訊處理電路，其中，該時間差大於該週期的二分之一。
6. 如請求項1之音訊處理電路，其中，該時間差實質上等於該週期的四分之三。
7. 如請求項1之音訊處理電路，其中，該第一時間點係對應到該斬波時脈的一第一上升緣，而該第二時間點係對應到該取樣時脈的一第二上升緣。
8. 如請求項1之音訊處理電路，其中，該第一時間點係對應到該斬波時脈的一上升緣，而該第二時間點係對應到該取樣時脈的一下降緣。
9. 一種音訊處理電路，包含： 一時脈產生電路，用來產生一第一取樣時脈及一第二取樣時脈； 一第一類比數位轉換器，耦接該時脈產生電路，用來根據該第一取樣時脈將一輸入訊號轉換成一第一數位碼； 一第二類比數位轉換器，耦接該時脈產生電路，用來根據該第二取樣時脈將該輸入訊號轉換成一第二數位碼； 一第一數據對齊電路，耦接該第一類比數位轉換器，用來接收該第一數位碼，並且產生一第三數位碼；以及 一第二數據對齊電路，耦接該第二類比數位轉換器，用來接收該第二數位碼，並且產生一第四數位碼。
10. 如請求項9之音訊處理電路，其中，該第一取樣時脈與該第二取樣時脈實質上相差180度，該第一數據對齊電路根據一第一時脈產生該第三數位碼，該第二數據對齊電路根據一第二時脈產生該第四數位碼，該第一時脈係一直流訊號，且該第二時脈實質上等於該第一取樣時脈。
11. 如請求項10之音訊處理電路，其中，該第一數據對齊電路包含一第一正反器，該第一正反器包含一第一數據輸入端、一第一時脈輸入端及一第一輸出端，該第一數據輸入端接收該第一數位碼，該第一時脈輸入端接收該第一時脈，該第一輸出端輸出該第三數位碼，該第二數據對齊電路包含一第二正反器，該第二正反器包含一第二數據輸入端、一第二時脈輸入端及一第二輸出端，該第二數據輸入端接收該第二數位碼，該第二時脈輸入端接收該第二時脈，且該第二輸出端輸出該第四數位碼。
12. 如請求項10之音訊處理電路，更包含： 一斬波時脈產生電路，耦接該第一類比數位轉換器及該第二類比數位轉換器，用來產生一斬波時脈； 其中，該第一類比數位轉換器及該第二類比數位轉換器根據該斬波時脈進行一斬波操作，且該第一類比數位轉換器及該第二類比數位轉換器係積分-微分調變器。
13. 如請求項12之音訊處理電路，其中，該第一取樣時脈及該第二取樣時脈具有一第一週期，且該斬波時脈的一第二週期係該第一週期的兩倍。
14. 如請求項9之音訊處理電路，其中，該第一取樣時脈與該第二取樣時脈具有一週期且實質上同相。
15. 如請求項14之音訊處理電路，其中，該第一數據對齊電路包含一第一多工器，該第一多工器接收該第一數位碼，並且輸出該第一數位碼作為該第三數位碼，該第二數據對齊電路包含一第二多工器，該第二多工器接收該第二數位碼並且輸出該第二數位碼作為該第四數位碼。
16. 如請求項14之音訊處理電路，更包含： 一斬波時脈產生電路，耦接該第一類比數位轉換器及該第二類比數位轉換器，用來產生一斬波時脈； 其中，該第一類比數位轉換器及該第二類比數位轉換器根據該斬波時脈進行一斬波操作，且該第一類比數位轉換器及該第二類比數位轉換器係積分-微分調變器。
17. 如請求項16之音訊處理電路，其中，該週期係一第一週期，該斬波時脈的一第二週期係該第一週期的兩倍。
18. 如請求項16之音訊處理電路，其中，該第一類比數位轉換器及該第二類比數位轉換器係實質上同時於一第一時間點進行該斬波操作，並且該第一類比數位轉換器及該第二類比數位轉換器實質上同時於該第一時間點後之一第二時間點進行一取樣操作，且該第二時間點與該第一時間點之一時間差大於該週期的四分之一。
19. 如請求項18之音訊處理電路，其中，該時間差大於該週期的二分之一。
20. 如請求項18之音訊處理電路，其中，該時間差實質上等於該週期的四分之三。