314629 A7 B7 經消部中央標準局Θ工消贽 > 作社印^ 五、發明説明（ 1 ) 1 I 明 的 領 域 1 本 發 明 為 關 於 使 用 可 Μ 記 憶 多 值 數 據 之 EEPR0M等 的 不 1 * L I 揮 發 性 多 值 記 憶 裝 置 G 請 用 抟 術 先 閱 1 習 用 上 對 於 具 備 浮 動 閘 極 (f 1 〇 at ί η g g a t e )之 E E P R ϋ Μ 讀 背 1 1 等 的 不 揮 發 性 記 憶 體 為 由 控 制 注 入 於 浮 動 閘 極 的 電 荷 量 注 意 事 項 再 填 1 I Μ 變 更 其 臨 限 值 位 準 (t hr e s ho Id 1 e v el ) 而 實 行 記 憶 類 比 1 1 量 或 多 值 數 據 於 記 憶 晶 胞 (m e m or y c e 11 ) ) 寫 本 頁 裝 1 例 如 於 特 表 平 4 - 5 0 0 5 7 6 號 公 報 揭 示 的 技 術 中 為 將 輸 1 I 人 的 類 比 訊 由 類 比 抽 樣 保 持 電 路 做 抽 樣 保 持 — 方 面 由 1 I 供 給 高 壓 寫 人 胍 衝 於 不 揮 發 性 記 憶 晶 胞 以 注 入 電 荷 於 其 浮 1 1 動 閘 極 注 入 後 讀 出 對 PtW .懸 於 注 人 電 何 之 類 比 量 以 與 抽 樣 訂 保 持 的 類 比 訊 號 比 較 » 由 重 複 供 給 寫 人 呱 衝 直 至 兩 類 比 量 1 1 為 一 致 而 記 錄 對 應 於 輸 人 類 比 電 壓 之 類 比 量 於 記 憶 晶 胞 C. 1 1 又 於 特 公 平 4 - 5 7 2 9 4 η占 公 報 揭 示 的 技 術 中 » 為 將 輸 人 1 線 的 數 位 數 據 以 數 據 閂 鎖 電 路 (1 at c h C 1 Γ c U it 將 其 閂 m i 1 I 並 設 置 用 Μ m 出 記 憶 晶 胞 之 多 值 記 憶 吠 態 Μ 輸 出 對 應 於 記 1 1 I 憶 狀 態 之 數 位 值 的 感 測 放 大 器 (S e η s e a m P 1 ϊ η e r ) >x 比 1 1 | 較 器 比 較 該 感 測 放 大 器 輸 出 及 數 據 閂 鎖 電 路 之 保 持 數 據 t 1 Ί 而 繼 m 對 記 憶 晶 胞 之 多 值 數 據 的 寫 入 動 作 直 至 兩 内 容 為 一 1 致 〇 上 述 任 ___„ 吠 況 下 * 其 頬 比 量 或 多 值 數 據 之 記 憶 解 析 度 1 1 1 I 均 為 固 定 C 1 I 5令 使 用 多 值 記 憶 體 時 ♦ —可 W 將 槃 訊 號 等 的 η 位 元 數 1 1 本紙佐尺度適用中國國家標4M CNS ) A4規格（210X297公釐） 3 8 4 0 9 314629 A7 B7 經濟部中央標準局B工消贽a作社印裂 五、發明説明（ 2 ) 1 | 位 數 據 於 1個記憶晶胞記憶2之 η次值ί 1勺多值數據< Π) U 1 t i - 1 e ‘ ν e 1 data) ，因ΐ 比比較直接將數位值Μ 2值 記 憶 時 > 可 Μ 1 相 當 的 減 少 記 憶 體 容 量 0 I 請 1 I 然 而 將 音 聲 數 據 等 記 憶 於 多 值 記 憶 體 時 * 為 其 後 的 讀 先 1 閱 讀 1 出 動 作 需 記 憶 表 示 數 據 記 憶 於 何 處 位 址 (a d d r e S S ) 數 據 背 δ 之 I 數 1 〇 又 對 於 音 聲 據 等 之 本 來 的 數 據 i 在 寫 人 於 記 憶 體 及 由 意 1 記 憶 體 讀 出 時 即 使 有 少 許 的 錯 誤 則 僅 對 於 音 聲 發 生 若 干 的 事 項 再 填 寫 本 1 1 I 變 化 而 不 致 成 為 大 問 題 t Μ 削 減 記 憶 容 量 為 百 的 而 言 則 當 裝 1 然 希 望 記 憶 體 的 解 析 度 成 為 高 解 析 度 〇 一 方 面 如 位 址 數 據 Ά I 1 發 生 錯 誤 時 9 其 讀 出 位 置 將 發 生 變 化 } 因 此 為 極 需 信 賴 性 1 1 的 數 據 〇 1 I 由 於 在 習 用 例 中 記 憶 體 的 解 析 度 常 為 囿 定 因 此 對 訂 I 於 希 望 做 高 密 度 記 憶 的 音 聲 數 撺 - 及 位 址 數 據 等 其 信 賴 性 1 1 | 為 不 可 缺 的 數 據 必 需 由 同 一 解 析 度 予 Μ 記 憶 0 因 此 如 提 高 1 1 解 析 度 則 減 低 對 位 址 數 據 等 的 信 賴 度 又 如 降 低 解 析 度 卻 1 1 降 落 對 η 聲 數 據 等 的 記 憶 密 度 而 成 為 矛 盾 的 問 題 〇 線 1 又 不 —. 定 如 聲 數 據 與 位 址 數 據 之 數 據 種 類 為 不 同 的 1 1 吠 態 > 另 外 亦 有 因 需 要 而 希 望 能 變 更 記 憶 解 析 度 的 狀 態 0 1 I ϋ. 明 的 综 A 敘 1 本 發 明 為 於 不 揮 發 性 記 憶 晶 胞 陣 列 將 數 位 数 據 可 Μ 1 1 做 為 多 值 數 據 (m υ 1 t 1 -1 e v el d 3 t a ) 記 憶 之 不 揮 發 性 多 值 記 1 1 憶 装 置 由 切 換 對 於 多 值 數 據 之 前 述 數 位 數 據 的 記 憶 解 析 1 1 度 Μ 解 決 上 述 矛 盾 的 問 題 為 的 〇 1 1 本 發 明 Μ 具 備 應 於 記 憶 數 位 數 據 的 種 類 將 記 憶 解 析 度 1 1 本纸疚尺度適用中®國家標準（CNS ) A4規格（210X297公釐） 4 3 8 4 0 9 314629 A7 B7 經消部中央標4,-局只工消费"作社印製 五、發明説明（ 3 ) 1 1 予 Η 切 換 的 切 換 電 路 為 其 特 徵 G 1 數 位 數 據 分 為 第 1種數位數據與第2種 數 位 數 據 f 而 以 1 ·[ 對 於 第 2 種 數 位 數 據 之 記 憶 解 析 度 為 比 較 前 述 第 1 種 數 位 r—v J 數 據 之 記 憶 解 析 度 低 為 其 特 徼 0 請 先 m 1 1 又 前 述 第 2 種 數 位 數 據 為 表 示 記 憶 於 刖 述 不 揮 發 性 記 背 1 憶 晶 胞 陣 列 之 前 述 第 1 種 數 位 數 據 的 記 憶 位 址 之 位 址 數 據 意 事 項 再 1 1 ， 例 如 至 少 為 表 示 第 1 種 數 位 數 據 之 不 揮 發 性 記 憶 陣 列 的 1 1 | 開 始 位 址 與 停 止 位 址 中 之 的 記 憶 位 址 〇 填 寫 本 1 裝 對 於 位 址 數 據 之 在 性 質 上 需 要 信 賴 性 的 數 據 為 如 上 述 頁 -_^ 1 1 將 記 憶 解 析 度 降 低 予 Μ 記 憶 〇 降 低 解 析 度 時 雖 妖 記 憶 體 1 1 上 的 記 憶 密 度 增 大 但 可 提 高 記 憶 數 據 的 信 賴 性 0 相 反 的 1 | 例 如 對 於 第 1 種 數 位 數 據 為 聲 數 據 等 時 則 希 望 盡 量 提 訂 1 高 記 憶 體 上 的 記 憶 密 度 而 多 記 憶 數 據 0 因 如 第 1 種 數 位 數 1 1 | 據 時 盡 量 提 高 記 憶 解 析 度 予 記 憶 0 如 此 由 應 於 數 據 的 種 1 1 類 切 換 記 憶 解 析 度 f 對 於 要 求 信 賴 性 的 數 據 為 降 低 記 憶 解 1 1 線 1 析 度 將 其 確 實 記 憶 於 記 憶 體 對 於 要 求 高 密 度 記 憶 的 數 據 削 提 高 記 憶 解 析 度 多 記 憶 數 據 0 1 1 又 依 本 發 明 於 記 憶 第 2 種 數 位 數 據 時 K 多 值 數 據 記 1 | 憶 於 前 述 不 揮 發 性 記 憶 晶 胞 陣 列 的 全 部 η位元（ η為2Μ 上 的 1 I 整 數 ) 之 數 位 數 據 中 > 將 上 位 οι位元為m 位 元 < η 之 整 數 1 Ϊ 的 前 述 第 2種數位數據 刺餘的下位丨位 元 (ί為 i = η 一 Π) 之 1 1 I 整 數 做 為 前 述 ID位元的第2種 數 位 數 據 相 同 位 準 0 如 此 可 將 1 1 對 於 第 2種赛 !ί位# 據之記憶ft ?析度設定於比較對於第1種 m 1 1 位 數 撺 之 記 憶 解 析 度 為 低 〇 1 1 本紙张尺度適州中國國家標準（CNS ) A4規格（210X297公釐） 5 3 8 4 0 9 ^14629 Μ Β7 經满部中央標準局，·只工消资 >作社印製 五、發明説明（ 4 ) 1 | 又 依 本 發 明 今 另 — 種 方 法 t 為 於 記 錄 第 2 種 數 位 數 據 1 時 * 以 多 值 數 據 記 憶 於 前 述 不 揮 發 性 記 憶 θ 胞 陴 列 之 全 部 1 η位元6 勺數位1 玫據中 ，將上位m 位 元 做 為 πι位元之前述第2種 1 I 請 1 | 數 位 數 據 ? 剩 餘 的 下 位 i位元（ 1 = η - ΠΙ ,) 為 固 定 位 準 為 其 特 徵 先 閱 1 讀 1 0 如 上 述 將 下 位 位 元 為 固 定 位 準 比 較 第 1 種 數 位 數 據 亦 背 1 之 1 可 降 低 其 記 憶 解 析 度 0 ί 事 1 1 又 依 本 發 明 為 具 備 用 Μ 發 生 應 於 記 憶 第 1 種 數 位 數 據 項 再 1 I 或 第 2 種 數 位 數 據 而 變 化 的 切 換 訊 號 Μ 供 給 於 切 換 電 路 之 填 寫 本 1 裝 切 換 訊 號 發 生 電 路 0 例 如 為 第 2 種 數 位 數 據 位 址 數 據 時 頁 V_✓ 1 1 則 由 發 生 位 址 數 據 之 位 址 控 制 器 等 發 生 該 切 換 訊 號 0 1 1 切 換 訊 號 為 第 2 位 準 時 切 換 電 路 以 位 址 控 制 器 供 給 1 I 的 前 述 m位元之第2種 數 位 數 據 做 為 前 述 η 位 元 之 數 位 數 據 訂 I 全 部 η 位 元 FJ 之 上 U 位 元 並 且 將 刺 餘 的 下 位 ί 位 元 1 1 I (i為 1 = η - m之整數） 為 與 前 述 HI位元之第2種 數 位 數 據 相 同 位 1 1 準 而 輸 出 如 此 所 得 的 前 述 η位元之數位數據 1 1 線 1 又 依 本 發 明 的 另 * 切 換 電 路 於 切 換 訊 號 為 第 2 位 準 時 則 輸 出 Μ 位 址 控 制 器 供 給 的 前 述 丨n位元之第2镡 數 位 數 1 1 據 做 為 η 位 元 之 數 位 數 據 的 全 部 η位元内之上位π» 位 元 i 並 1 | 且 將 剩 餘 的 下 位 ί位元（ ί為i =η _ m 的 整 數 ) 為 固 位 準 所 得 I 的 η位元之數位數據< 1 1 又 依 本 發 明 為 具 備 將 前 述 第 1 種 數 位 數 據 以 η 位 元 1 1 (η 為 2Κ上的整數，ι 為 單 位 順 次 輸 出 的 數 據 發 生 電 路 > 將 前 1 1 逑 位 址 數 據 以 m位元（m為m < η之整數> 為 單 位 順 次 輸 出 並 為 1 1 應 於 該 寫 人 數 據 之 種 類 m 生 切 換 訊 的 位 址 控 制 器 j 及 1 1 本紙张尺度適用中S國家標準（CNS ) Α4規格（2丨0X297公釐） 6 3 8 4 0 9 A7 B7 經消部中央標年局，.-工消贽釜作杜印奴 五、發明説明（ 5 ) 1 | 將 對 應 於 輸 入 之 η 位 元 的 數 位 數 據 之 多 (1 數 據 寫 入 於 前 述 1 f 不 揮 發 性 記 憶 晶 胞 陣 列 的 寫 入 电 路 > 而 前 述 切 換 電 路 前 1 述 切 換 訊 為 第 1位準時將， 1ί述η 位 元 (η為 2Μ上的整數） 之 1 I 請 1 I 第 1 種 數 位 數 據 由 前 述 寫 入 電 路 直 接 將 其 輸 出 > 又 前 述 to 先 1 閱 讀 1 換 訊 號 為 第 2位準B 寺將前述m 位 元 數 位 數 據 變 換 為 將 該 數 背 1 據 之 1 位 數 為 上 位 m位元之η 位 元 的 數 位 數 據 Μ 輪 出 至 前 逑 寫 入 意 1 | 電 路 為 其 特 徵 0 事 項 再 填 寫 本 頁 1 1 I 如 上 所 述 依 本 發 明 其 對 於 記 憶 的 解 析 度 可 Μ 依 數 據 裝 I 的 種 類 而 變 化 因 此 在 同 一 的 記 憶 晶 胞 陣 列 中 對 於 某 一 1 1 種 的 數 據 可 Μ 確 保 其 信 賴 性 對 於 另 — 植 類 的 數 據 則 可 實 1 1 現 高 密 度 記 錄 即 可 滿 足 相 反 不 同 的 要 求 〇 1 | 又 依 本 發 明 以 具 備 輸 人 η位元（ η為2 以 上 的 整 数 ) 之 訂 1 數 位 數 據 並 將 其 保 持 之 η 位 元 的 數 據 暫 存 器 可 Μ 寫 入 多 1 1 I 值 數 據 的 不 揮 發 性 記 憶 晶 胞 將 對 應 於 前 述 數 據 暫 存 器 之 1 1 I 内 容 的 多 值 數 據 寫 入 於 前 述 不 揮 發 性 記 憶 晶 體 的 寫 入 電 路 1 1 * Μ 及 為 插 入 於 前 述 η 位 元 之 數 據 暫 存 器 中 之 下 位 i 位 元 線 1 (i 為 i < η 之 整 數 .) 的 輸 入 段 而 應 於 切 換 訊 號 將 輸 入 數 位 1 1 數 據 固 定 於 預 定 位 準 的 閘 電 路 為 其 特 徵 者 0 因 此 依 本 發 明 1 1 t 數 據 之 記 憶 解 析 度 可 Μ 為 可 對 於 確 保- 數 據 之 信 賴 性 1 I 及 高 密 度 記 錄 將 應 於 需 要 做 為 優 先 的 選 擇 〇 1 1 面 的 m 單 說 明 1 I 第 1 圖 表 示 應 用 本 發 明 之 實 胞 例 1 的 音 聲 錄 再 生 裝 1 1 1 置 之 全 體 方 塊 圆 〇 1 1 第 2 m 表 示 第 1 H 之 位 元 数 變 換 電 路 的 具 am 體 構 成 之 电 1 1 本紙依尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 7 3 8 4 0 9 經濟部中央標準局Θ工消资Α作杜印災 ^14629 A7 B7 五、發明説明（6 ) 路_。 第3圖表示EE PROM之數據的記憶構造之說明圖。 第4麗表示本發明Z讀出/冩人電路之具體構成的電 路圖。 第5圖表示本發明之讀出/寫入電路於寫人模式時的 動作之時序画。 第6圖表示本發明之讓出/寫人電路於讀出模式時的 動作之時序圖。 第7圖表示本發明之記憶晶胞的偏位條件之圖。 第S圖表示應用本發明2實廊例2的音聲錄音再生裝 置的全體方塊圖。 第9圖表示本發明之實施例2的讀出/寫入電路之具 體構成的電路圖。 第10圖表示應用本發明之實施例2而異於第8圖|之構成 的音聲錄音再生装置之全體方塊圖。 鲛佯窨fife形裤的說明 富施例1 第1黼表示應用本實胞例1 5¾音聲錄音再生裝置的概略 方塊圖。 首先由A I)變換器1將蝓人的類比音盤訊號（a n a U s a u d i o s i g n a Ό Μ.預定的抽樣週期抽樣顺次變換為1 2位元 的數位音聲數據。ADPCM編碼器2將輪人的12位元数位音 聲數據順次符號化為4位元的壓縮数據VO DAT予Μ輸出。 E E P R 0 Μ晶胞陣列3為具有浮動閘極而用Κ記憶多值數據。 本纸汍尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） 8 3 8 40 9 ---------批衣------1T------0 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（7 ) 複之讀寫電路40，41，42…將輸入之4位元數位數據做為 多值數據寫入於E E P R 0 Μ晶胞陣列3，並將寫入的多值數據 誚出。X位址解碼器50，51，52…設於每一讀寫電路，用 以指定E E P R 0 Μ晶胞陣列3的X位址。字線W L ( w 〇 r d 1 i n e )用 及源極線S L( S o u r c e l i n e )用之Y位址解碼器6，7用Μ指定 EEPR0M晶胞陣列3之Υ位址。微電腦介面電路8用Μ解釋自 微電腦的命令。位址控制器9依據微電腦介面電路8的指令 供給X位址ADRX及控制訊號於讀寫電路40，41，42···及X位 址解碼器50* 51· 52…，並供給Υ位址A0RY於Υ位址解碼器 6，7。ADPCM解碼器10將EEPR0M晶胞陣列3謓出的4位元之 數位壓縮數據R D A Τ複號化為1 2位元的數位音聲數據。D Α變 換器1 1將1 2位元的數位音聲數據做D A變換將其變換為類比 音聲訊號，變換的類比訊號由未圖示的喇叭以槃音放出。 以上述裝置，如第3圖所示E E P R 0 Μ晶胞陣列3具有用Μ 記憶ADPCM編碼器2輸出之音聲數據V0DAT之第1領域31，及 用K記憶表示所記憶的音聲數據的開始及最终位址之開始 位址及停止位址的第2領域32。位址控制器9為要記憶該開 始及停止位址於E E P K 0 Μ晶胞_列，將寫人模式時的開始位 址反停止位址做為位址数據ADDAT輸出。但其為與每Κ4位 元輸出的音聲數據不同，位址數據為每Ml位元輸出，X及 Y共計2 0位元的位址分2 0次輸出。又位址控制器9具備4位 元的遞減計數器90，於讀出模式時由該遞減計數器90順次 輸出4位元的越減計敝數據D W D A T。 又位址控制器9輸出於讀出模式時為Η位準及於寫入模 ----------^------1Τ------^ - (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家揉準（CNS ) Α4規格（210Χ297公釐') 9 3 3 40 9 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3 8 409 A7 B7 五、發明説明（8 ) 式時為L位準的續寫控制訊號R/W，及於寫入音聲數據時為 Η位準及於寫入位址數據時為L位準的切換訊號NTSEL 。該 等控制訊號R/W，切換訊號NTS EL，1位元的位址訊號及4位 元的音聲數據VODAT為輸入於切換電路12。 切換電路12由6①將1位元單位輸出的位址數據變換為 4位元之位址數據A D D A T的位元數變換電路1 3，②應於讀寫 控制訊號R/W選擇Μ輸出上述變換之4位元位址数據ADDAT 或4位元之遞減計數數據DWDAT之第1多工器14 ，③輸人第 1多工器14輸出之4位元歟撺及ADPCM編碼器2之4位元音聲 數據VODAT，應於切換訊號NTSEL選擇其一之4位元數據予 Μ輸出的第2多工器15構成。位元数變換電路13例如為第 2圖所示，由5個反換器（inverter)121〜125構成*採用對 輸入之1位元位址数據•以輸出與該1位元数據相同位準 之4位元位址數據的構成。 Μ下詳细說明第1圖所示裝置的動作。 首先由微電腦介面8輸出音聲數據之寫人指令至位址 控制器9時，位址控制器9成為寫入横式使謓寫控制訊號 R / W為L位準，第1多工器1 4為選擇位元數變換電路1 3的輸 出。其次位址控制器9使切渙訊號N T S E L為Η位準，並順次 輸出Μ表示寫入位址之X位址ADRX及Υ位址ADRY。第2多工 器15應於切換訊號NTSEL為Η位準選擇Μ4位元單位輸人之 音槃數據V 0 D A Τ，順次輸出至複數的讀寫電路4 0，4 1，4 2 • ♦ · 〇 於複数之讀寫電路4 0，4 1 · 4 2…將順次輸入之4位元 10 I---------1------.訂------^ - (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（ 9 ) 1 1 (η 位元） 的 聲 數 據 VODAT 以順次 取 入 並' 保 持 於 設 在 各 讀 * . 1 1 寫 電 路 内 之 數 據 暫 存 器 〇 當 輸 人 預 定 個 數 之 讀 寫 電 路 终 了 ,1 時 > 該 等 預 定 個 數 之 讀 寫 電 路 同 時 實 行 寫 人 動 作 • 9 將 所 保 X-—V 請 先 1 持 4位元的音槃數據V0DAT變 換 為 24 =1 6 值 之 離 散 的 類 比 值 閱 讀 背 1 » 其 次 將 所 變 換 之 16值 的 類 比 虽 介 由 X 位 址 解 碼 器 寫 入 於 ιδ 之 1 注 I E E P R 0 Μ 晶 胞 陣 列 3之各記憶晶胞 意 事 項 1 I 由 於 此 於 該 寫 入 動 作 其 音 聲 數 據 VOD AT 之 記 憶 解 析 再 填 寫 本 | 度 為 厂 16 J 〇 裝 頁 1 如 上 述 於 音 聲 數 據 之 寫 入 終 了 時 微 電 腦 介 面 8 發 出 1 | 寫 入 停 止 指 令 位 址 控 制 器 9 應 於 此 將 切 換 訊 號 Μ T S E L 為 1 1 L 位 準 其 次 將 記 憶 音 聲 数 據 之 開 始 位 址 反 停 止 位 址 做 為 1 1 訂 位 址 數 據 以 1位元為單位開始輸出“ >該1位 元 的 位 址 數 據 由 1 位 元 數 變 換 電 路 13 於其為 「. 1 J 時 k-,hfL 變 換 為 厂 11 11 J 其 為 1 1 Γ 〇 j 時則變換為 「0000」 即 變 換 為 全 位 元· 數 與 輸 入 數 1 1 據 同 位 準 之 4位元位址數據AO DAT 第2多 工 器 1 5應 於 切 換 1 線 訊 號 NTSEL之成為L位 準 選 擇 位 元 數 變 換 電 路 1 3的 輸 出 因 1 I 此 將 輸 出 厂 11 11 J 戎 厂 0 00 0 J 之 4位元數據至讓寫電路 1 I 於 此 為 Μ 對 應 於 位 數 據 1位元， 亦即對應於數據 Γ 1 1 I 11 11 J 及 厂 0 000 J 的 2 1 =2值 之 一 為 記 憶 於 E E P R 0 Μ 晶 胞 陣 列 1 3之各記憶晶胞， 因此記憶解析度為 ，2 J * 比 較 .音· m 數 據 1 1 時 之 厂 16 J 則 為 低 解 析 度 0 又 於 寫 入 該 位 址 数 據 之 際 » 位 1 1 址 控 制 器 9 輸 出 對 應 於 E E P R 0 Μ 晶 胞 陣 列 3之第2領 域 32的 位 1 I 址 A D R X及 AO R Y 0 1 I 一 B 面 於 微 電 腦 介 面 8 輸 出 讀 出 指 令 時 則 成 為 謓 出 模 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） 11 38409 A7 B7 經济部中央標準局”只工消费A作社印裝 五、發明説明（ 1 0 ) ' ... 1 1 式 » 位址控制器9使讀寫控制訊號R/W為 H位準*第1多 工 器 1 14選 擇 4位元之遞減計數數據DWDAT >位址控制器9並 順 次 ί 输 出 m 減 計 數 數據 DWDAT ，又 使 切 換 訊 號 NTSEL為L位 準 使 請 先 1 遞 減 計 數 數 據 DWDAT通過第2多 工 器 15輸 出 〇 該遞 減 計 數 數 閲 1 背 1 據 DWD AT 之 输 出為 應用於謓寫 電 腦 將 出 之 多值 數 據 變 換 ft 之 1 為 4位元的數位數據之AD變換 其動作容後詳述 >王 意 事 1 1 | 於 上 述 纊 出動 作中•位址 控 制 器 9最初指定對應於 再 f 1 裝 1 E E P R 〇 Μ 晶 胞 陣 列3 之第2領域 32的位 址 ADR X ，ADRY使 讀 寫 本 頁 電 路 40 41 > 42… 實行讓出動 作 以 謓 出 記 憶在 第 2 領 域 1 1 32的 開 始 位 址 及停 止位址。此 時 由 誚 出 動 作 由讀 寫 電 路 讚 1 | 出 4位元的數據RDAT，但僅其中最上位元之D3為 輸 入 至 位 1 訂 1 | 址 控 制 器 9 將該 位元數據取 入 為 位 址 數 據 〇亦 即 謂 出 數 據 在 厂 1000 J 〜 Γ 11U」範圍 之 任 何 數 據 » 其取 人 的 位 址 1 1 I 數 據 均 為 厂 1 j *而讓出數據在 Γ 0000 j 「0111」 範 圍 1 1 之 任 何 數 據 » 其取 入的位址數 據 均 為 厂 0 J 0由 於 此 * 其 1 線 位 址 數 撺 之 記 憶解 析度為「2 j < ) 1 1 於 開 始 位 址及 停止位址之 讀 出 終 了 時 位址 控 制 器 9 1 I 輸 出 上 述 之 遞 減計 數數據DWDAT 並 順 次 指 定由 開 始 位 址 1 I 至 停 止 位 址 的 位址 ADRX及 ADRY 使 讀 寫 電 路 40， 41 » 42 … I 實 行 讀 出 動 作 ，EEPR0M晶胞陴 列 之 第 1領域31記憶之1 6 值 1 J I 多 值 數 據 Μ 4位元的音雜數據讀出 並輸出至ADPCM解碼 器 1 1 1 0 〇 於 此 實 行 伸張 處理將其復 號 化 為 12位 元 之原 來 的 數 位 I 1 聲 数 據 而 於次 段的DA變換 器 11將 復 號 化 的數 位 音 聲 數 1 1 據 變 換 為 類 比 音聲 訊號予Μ輪 出 0 於 此 由 於 1 6值 之 離 散 的 1 1 2 本纸张尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） 38 409 ^14629 A7 B7 經濟部中央標準局，只工消费含作社印聚 五、發明説明（ 1 1 ) 1,· -..- 1 | 類 比 量 變 換 為 本 來 的 4 位 元 之 數 位 數 據 t 因此 其 記 憶 解 析 1 .1 度 為 厂 16 j 〇 1 如 >λ 上 的 說 明 » 在 —** 個 EEPR0M 晶胞陣列3中 » 音 聲 數 1 I 請 I 據 得 高 解 析 度 記 憶 而 可 實 現 高 密 度 記 錄 >位 址 數 據 得 K 先 閲 讀 1 低 解 析 度 記 憶 而 可 確 保 數 據 的 信 賴 性 〇 背 1 ιέ I 第 之 1 其 次 Μ 4 圖 表 示 讀 寫 電 路 40 4 1 9 42… 之 具 體 的 構 意 1 | 成 並 參 m t\w 以 說 明 0 事 項 再 填 寫 本 1 1 I 第 4圖中 數據暫存器2 0由D型 觸 發 器 (f 1 ί Ρ - f 1 〇 P ) 構 裝 | 成 〇 為 Μ 取 入 並 保 持 由 第 2多工器15輸出之4位 元 數 位 數 據 頁 1 1 的 4位元之數據暫存器 電阻分壓電路21將基準電壓V r 9 f 1 1 分 壓 為 Vo V 1 5 ( V〇 V 1 < … < V 1 4 < V 15 )之1 6 階 段 的 電 壓 1 I 0 解 碼 器 22將 數 據 暫 存 器20的 内 容 解 碼 Μ 對應 於 其 内 容 選 訂 | 擇 Vo V 1 5之- -的電壓輸出 >比較器23為將解碼器22 輸 出 1 1 1 之 類 比 電 壓 V d 〇 接 至 其 非 反 轉 端 子 + 將 EEPR0M3 之 記 憶 1 1 晶 胞 60讀 出 的 電 壓 V m 接 至 其 反 轉 端 子 而 將該 兩 電 壓 比 較 1 1 的 比 較 器 > 閂 鎖 電 路 2 4於 時 鐘 訊 號 RWCK4為Η位 準 期 間 將 比 線 1 較器2 3的 輸 出 直 接 予 以 輸 出 而 於 由 Η位準降下為L位 準 瞬 1 I 間 IIX? Wt 比 較 器 之 輸 出 閂 鎖 並 於 RWCK4為L位 準 期間 將 閂 鎖 的 輸 1 1 出 予 Μ 送 出 〇 輸 出 緩 衝 器 25為 用 於 輸 出 數 據暫 存 器 20之 内 1 1 容 的 輪 出 鑀 衝 器 * 以 該 輸 出 媛 衝 器 25 t 電 阻分 壓 電 路 21及 1 1 解 碼 器22構 成 寫 入 動 作 時 的D A變換器 0 Ί EEPR0M3之記憶晶胞60 為 具 有 浮 動 閘 極的 分 離 閘 極 型 1 1 的 晶 胞 > 由 注 入 電 荷 於 浮 動 m 極 FG實 行 寫 人， 而 由 抽 出 注 1 1 人 於 浮 勤 閘 極 FG之 電 荷 實 行 消 去 〇 各 晶 胞 60之 汲 極 D 連 接 1 1 本紙汍尺度適用中國國家標隼（CNS ) A4規格（210X 297公釐） 1 3 3 8 40 9 A7 B7 經消部中央標4'-局负工消1r·'釜作杜印災 五、發明説明（ 1 2 ) 1 | 於 位 元 線 B L 1 ，BL2 … » 源 極 S 為 連 接 於 源 極 線 SL 1 SL2- 1 .1 > 控 制 閘 極CG為連接 至 字 線 (^ 0 Γ d 1 i n e )WL 1 » WL2 … 0 各 1 位 元 線 BL 1 ，BL2 … 由 解 m 上 位 4位元之X位 址 ADRX [8 ：5 ] 之 1 1 X位址解碼器50選擇其中- -線連接至比較器23 的 反 轉 端 子 請 先 閱 讀 背 冬 意 1 1 0 字 線 W L 1 WL2 及源極線S L 1 S L 2 · 各 為 連 接 至 解 碼 Ί 1 1位 元 之 Y 位 址 [1 0 ： 〇]的 Y 位 址 解 碼 器 6及7 該 等 解 碼 器 1 1 I 6 及 7由第2偏 位 發 生 電 路 400 供 給 以 種 種 的 偏 ntu 位 電 壓 〇 該 事 項 再 填 寫 本 頁 1 1 I 偏 Μ ΓΠΠ 位 位 電 V h 懕 v 2 包 〇 含 寫 入 用 的 高 電 壓 偏 ΠΠΪ 位 V h v 1 及 消 去 用 的 高 電 壓 裝 1 1 又 位 址 解 碼 器 50 t 6 7輸 入 有 做 為 時 序 訊 號 的 RWCK3 1 1 RWCK4及 WBE等 C 於 此 之 汲 極 9 源 極 的 稱 呼 為 以 讀 出 時 的 1 I 動 作 吠 態 為 準 〇 1 訂 I 供 給 於 位 元 線 B L 1 B L2 t 之 3種類的Μ位電壓V B Η t 1 1 I Ββ L Η V B L L (V B Η > V B L Η > V B L L )為由第1偏 位 發 生 電 路 500 1 1 輸 出 t 於 該 等 nw 位 電 m 的 供 給 線 各 插 人 有 做 為 開 關 的 Ρ 通 1 1 道 M0S電晶體26， 請 道 M0S電晶體27 .及N 通道M0S電 晶 體 線 1 2 8 0 於 該 等 電 m 印 體 的 輸 出 側 連 接 僅 在 寫 人 時 為 ON 的 類 比 開 1 I 關 29 t 該 類 比 開 關 2 9之 輪 出 連 接 至 X位址解碼器100的 輪 人 1 I 輪 出 線 30 0 於 P通道Μ 0 S電 晶 體 2 6的 閘 極 陁 加 以 其 一 方 的 輪 1 人 端 子 為 達 接 於 閂 鎖 m 路 24之 輸 出 C 0 Μ Ρ 的 及 (A N D )^ i 3 1 1 1 1 輸 出 1 而 於 N通道M0S電 晶 體27反 2 8則 各 fife 加 以 k 閘 32反 33 1 之 輸 出 0 在 及 閘 32及 3 3之 _- 方 的 輪 入 端 子 共 同 連 接 至 及 閘 1 1 3 1之 輸 出 * ft 閘 32之 另 一 輪 人 端 子 輪 入 將 數 據 W 存 器 20 1 1 上 位 位 元 D 1經 反 換 器 34反 轉 的 訊 號 9 及 閘 32之 另 一 輸 入 1 1 本纸烺尺度適州中國國家標準（CNS ) A4規格（210X 297公釐） 1 4 3 8 40 9 經矿部中央標準局^;工消1?'、^作社印製 A7 B7 五、發明説明（13) 端子則直接輸人Μ供給至數據暫存器20之數據的上位位元 Die 為要將寫入於各記憶晶胞60的類比虽K電壓讀出，設 有由電咀分Μ電路構成的讀出偏位發生電路35，其分壓點 Ρ為介由僅在比較器2 3實行比較時為0 Ν的Ν通道Μ 0 S電晶體 36Κ連接至X位址解碼器50之輸人輸出線30。為要在消去 記憶晶胞之數據時供給接地電位Μ位元線B L 1，B L 2，…， 在該輸入輸出線30與接地間插入由控制訊號WBE使其為0Ν 之N通道H 0 S電晶體3 7。 然而如第4圖所示謓出寫入電路為於X位址方向將8個 記憶晶胞做為1區段（b〗〇 c k )管理，各區段設置有檢出各該 區段被選擇的區段選擇器6 0 0。第4圖所示的區段N 0 . 4 的 區段中，其區段選擇器600由檢出下位6位元之X位址ADR5([ 5 : 0 ]全為「0」的及閘構成。 又如第4_ ，非及_38輸入油樣時種RWCK2，閂_致能 訊號LATEN及區域選擇器600之輸出BSEL，非及閘39輸入柚 樑時鍾RWCK3，_人致能訊號REAEN2及輸出C0MP ，非及閘 40輸人區域選擇器600之輸出BS 6： L &調人致眭訊號REAS N2 ，非及閘4 1輸入兩個非及閘3 3與3 9之輸出，而及閘4 2則輸 入時鐘訊號R W C K 3與寫人致能訊號W IU E N 2。又或閘4 3輪人 讀入致能訊號R E A E N 2與寫人致能訊號W K I) E N 2，及閘4 4輸人 時籀訊號R W C K 4與戎閘4 3之輸出，將非及閘4 1之輸出丨拖加 於構成數據暫存器20的D觸發器之時鐘端子CK ，將非及閘 4 0之輸出做為0 N / 0 P P控制訊號！fe加於蝓出緵衝器2 5，及閘 本纸认尺度適用中园國家標準（CNS ) A4規格（210X297公釐） 3 8 40 9 ；---τ------#------1T------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局Κ工消If-vt:作杜印¾ A7 B7 五、發明説明（14) ' 4 2之輸出做為Ο Η / 0 P F控制訊號施加於類比開關2 9 ，及閘 44Ζ輸出為施加於H通道MOS電晶體36的閘極。 Μ下參照第5圖及第6_的時序圖說明第4 _所示調寫 電路的寫人動作及讀出動作。記憶晶胞6 Ο Ζ各動作狀態的 偏位條件為如第7画所示。 首先於寫人模式，在實際寫入動作之前，為要將數據 閂鎖於數據暫存器20進入閂鎖期間。在此期間4位元的数 位數據D3> D2，Dl，D0送出至輸入線45，並由位址發生電 路10送出該寫人數據之EEPR0M6的位址ADRX & ADO，又表 示閂鎖模式的訊號L A T E N成為Η位準。當所輸出的X位址中 之下位6位元ADRX[5:0]與本身的區域號碼一致時，區域選 擇器600之輸出成為Η位準，因此於抽樣胍衝RWCK 2之上升 非及閘3 8的輸出成為L位準，而非及閘4 1的輸出成為Η位準 。由此施加時鐘訊號至構成數據皙存器2 0之D觸發器的時 鐘端子C 1C，將輸入數據D1 · D 0取人數據暫存器2 0。 在取人數據後，訊號WBE成為Η位準，Ν通道M0S電晶體 3 7為0 Ν ，輸入輸出線3 0成為接地電位0 V。由於X位址解碼 器5 0連接有由）(位址Λ D R X [ 8 : ] 5 ]選擇的位元線於其輪入輸 出線3 0，其位元線B L成為0 V。一方面由Υ位址解碼器7胞加 消去用的高電壓偏位V h2於選擇的罕線W L，又源極線S L為 胞加由Y位址解碼器6的0 V，因此選擇的記憶晶胞成為消去 狀態。亦即至記憶晶胞6 0之浮動保）極K G的甯荷為在抽出狀 態。 在上述消去後•始進入實際的寫人狀態。 本纸张尺度適用中园國家標準（CNS ) A4規格（210X297公釐） 3S409 ：---：------^------ΐτ------^ (請先閱讀背面之注意事項再填寫本頁) ^14629 A7 B7 經消部中央標率局S工消资A作杜印製 五、發明説明（ 1 5 ) 1 1 於 寫 人 勤 作 期 間，如第 5圖（c >所 示訊 號w R1 E N 2成 為 Η 1 . 位 準 9 因 此 在 時 鐘 訊號RWCK3如第5_ (d )成為Η位 準 期 間 t 1 及 閘 42的 輸 出 成 為 Η位準， 又因閂鎖 電路 2 4由 初 期 設 於 1 Η位準 ，因此及閘3 1的輸出亦成為Η位 (ψ 0 並由 此 類 比 開 請 閱 ik 背 1 1 關 2 9為 0 Ν 而 ρ ϋ a 1 M0S電晶 體26為0Ρ P j 1 | 設 輸 入 數 據 的 最上位位 元D 3為「 0 j •則及閘32 之 輪 冬 意 事 項 再 1 1 I 出 為 Η位準 Ν通 道 Μ 0 S電晶體2 7為0 Ν 如第5圖 (f ) 所 示 的 1 I 偏 位 電 m B B L Η 介 由 類比開關 29，輸人 輸出 線30 > X 位 址 解 填 寫 本 1 裝 I 碼 器 50供 給 至 被 選 擇的位元 線BL。反 之如 輸入 數 據 的 最 上 頁 1 1 位 位 元 D3為 厂 1」 則及閘33之輸出為Η位 準， N通道Μ 0 S電 1 I 晶 體 28為 0N > 偏 位 電壓V 8 L L 介由頬比開關29 » 輪 入 輸 出 1 1 線 30 X位址解碼器5 0供給至被選擇的位元線β L. c 1 訂 I 在 時 m 訊 號 RWCK3成為 高位準期 間， 由Y 位 址 解 碼 m rnr 1 1 I 6供給高電壓V h ^ ί (第5圖（h ) )至被選擇的源極線S L 由y位 1 1 址 解 m 器 7供給V B 2 至被選擇 的罕線WL 此滿 足 第 7 til 所 1 I 示 寫 入 Μ fra 位 條 件 而 實行對於 記憶晶胞 (5 0的 寫人 0 亦 即 開 始 線 1 對 記 憶 晶 胞 (5 0之 浮 動閘極PG注入電荷 0 1 | 其 次 時 鎗 訊 號 R W C Κ 3下降，而時鎗訊號R W C Κ 4如 第 5 圖 1 I (e )所示fei S為Η位 準 時，攻閘 4 2之輸出 成為 L位準， 及閘44 1 1 之 輸 出 成 為 Η位準， 類比開關2 9為ϋ F Ρ ，N 通道 Μ 0 S 電 晶 體 1 1 1 3 6為 0N > 因 而 m 出 偏位發生 電路之 分壓 點P 連 接 至 蝓 人 1 輸 出 線 3 0 5 分 壓 點 丨> 的電位於Ν通道Μ ϋ S電晶體3 6為0 P F時 1 1 為 設 定 rA 比 V 4 梢 高 的電壓V R E F «。又於上述狀態由Υ位 址 解 1 1 碼 器 7狍加V Β ί 至 被 選擇的字 線W L，由 y 位 址解 碼 器 6 胞 加 _ 1 1 本紙张尺71適用中國國家標準（CNS ) A4規格（210X297公釐） 17 3 8 4 0 9 A7 B7 經濟部中央標準局妇工消资"作杜印製 五、發明説明（ ]e ) 1 | 0 V至 源 極 線 SL， 因 此 被 選 擇 的記 憶 晶 胞 60為 在 m 出 狀 態 〇 1 .1 如 上 所 述 t 可 於 輸 人 輸 出 線 30得 到 對 應 於 注 人 在 被 m 擇 之 1 -J 記 憶 晶 胞 之 浮 動 閘 m FG Ζ 電 荷的 電 壓 V 0, * 該 電 壓 V «, 於 比 較 1 器 2 3與 解 碼 器 23的 輸 出 电 壓 V d e» c 比 較 C· 請 閲 讀 背 ώ 1 1 解 碼 器 2 2為 對 應 於 閂 鎖 在数 據 晳 存 器 20的 數 據 由 電 1 I m 分 m 電 路 21之 1 6 階段的電壓V 0 -V 1 5 之 中 選 擇 一 類 比 電 之 注 意 事 項 再 1 1 1 壓 i 將 其 輸 出 至 比 較 器 23的 非反 轉 端 子 〇 1 1 I 其 比 較 结 果 如 Vd ❷C > V U ，則 比 較 器23的 輸 出 維 持 Η 位 填 % 本 1 裝 | 準 並 重 複 上 述 依 據 時 鐘 訊 號 RWCK3 之 寫 入 m 作 依 據 時 頁 1 1 鐘 訊 號 R W C K. 4 之 讀 出 及 比 較 動作 〇 由 於 寫 人 勤 作 的 重 複 其 1 I 注 入 於 浮 m 閘 極 FG 的電荷注入量增加 諛出電壓V m 如 第 1 I 5鱺（f )所 示 上 升 〇 後 於 V d ^ C =5 V Π, 時 如 第 5圖（ i)所 示 比 1 訂 ! 較 器 2 3的 輸 出 反 轉 成 為 L位準 > 而閂鎖電路2 4之輸出C 1〕Μ P 1 1 | 亦 成 為 L位準 >因此及閘3 ]的輸出由H位 準 反 轉 為 L 位 ip » 1 1 P通道M0S電 晶 體 26為 0Ν t 又 反閘 3 2 t 33之 蝓 出 成 為 L 位 準 1 1 } 兩 個 N通道M0S電 晶 體 27 » 28成 為 0 F F 0 由 此 } 在 其 次 時 線 1 VcS·. 種 訊 號 R W C K 3成為Η位 準 時 t 偏位 電 壓 V Θ Η 介 由 類 比 開 關 2 9 1 | 供 給 至 記 憶 晶 胞 之 位 元 線 B L (參照第5 iil (f:" 〇 亦 即 如 第 7 1 I 圖 所 示 不 滿 足 官 人 偏 ΠΠΙ 位 條 件 而停 止 寫 入 勅 作 〇 1 1 如 上 所 逑 於 寫 人 模 式 時 iijS? 對 應 於 4 位 元 - 輸 人 數 位 1 1 數 據 的 1 6值 之 類 比 Μ 予 Μ 記 憶。 1 其 次 參 昭 第 6_說明謅出模式序 J勤作c 1 1 出 模 式 首 先 由 訊 號 X S Β ΐ(第 β (c )) 成為 "位 準 1 1 將 數 據 暫 存 器20設 定 為 初 期 值的 全 厂 1 J (第 ( e ) ) ， 如 1 1 本紙怅尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 18 3 8 4 0 9 A7 B7 經消部中央標準局g工消费冬作社印製 五、發明説明（ 1 / 0 1 1 第 6圖 f )所 示 由 解 碼 器 22 輸出對應於全「1 J 的 類 比 電 壓 .! I V 1 5 。然後如第5圖 (g)時鐘訊號RWC1U 成為Η位 準 時 > 對 於 I 記 憶 晶 胞 6 0的 偏 πττι 位 條 件 與 寫 入模 式 時 之讀出 動 作 時 完 全 相 /--V 請 1 同 » 因 此 於 比 較 器 2 3的 反 轉 端子 有 對 應於注 入 在 被 選 擇 之 先 閱 讀 1 記 憶 晶 胞 的 浮 動 m 極 之 電 荷 的電 壓 V ™ ，於比 較 器 23將 此 電 背 ιέ 意 事 項 再 填 1 1 壓 V Π, 與 白 解 碼 器22的 電 壓 V 1 5比較 。比較结果如V Π, > V 1 5 則 1 I 比 較 器23及 閂 鎖 電 路 24的 輸 出C0MP為 L位準 非及閘39 的 1 1 輸 出 為 Η位準 *此時之非及閘38的輸出為固定於Η位 準 因 寫 本 頁 裝 1 此 非 及 閘 4 1的輸 出 成 為 L 位 準 ， 其 後 之閂鎖 動 作 將 不 實 行 '—^ 1 I 而 數 據 暫 存 器 2 0將 仍 然 保 持 全「 1 j C 1 I 一 方 面 比 較 结 果 如 V 0, < V 1 5， 則比較器23 及 閂 鎖 電 路 1 1 24 之輸出C0MP 成 為 Η 位 渾 ，如 第 6 H ( a )所 示 在 時 鐘 訊 號 訂 1 RWCK3成為Η位 準 時 > 非 及 閘 39之 輸 出 成為低 位 準 因 此 非 1 1 及 閘 4 1 向 數 據 暫 存 器 20輸 出 時鐘 訊 號 |供給 於 數 據 輸 人 線 1 1 45的 數 據 將 閂 鎖 在 數 據 暫 存 器20 〇 在 該數據 輸 入 線 45於 諝 1 線 出 模 式 時 由 第 所示遞減計數器90每於時鐘訊號RWCK4下 1 I 降 時 順 次 輸 出 厂 11 10 J » 厂 110 1 J > Γ 110 0 J ， … 厂 0 00 1 1 1 | J t 厂 0 0 0 0 J 之 數 據 厂 D3 > D2， D 1 > DO j ， 在 數 據 厂 11 11 1 1 1 J 之 後 為 如 第 6圖（ e)所 示 為 p-ι m 數 據 「1110 J 於 數 據 暫 存 1 器 2 0 0 於 是 解 碼 器22之 輸 出 V d e» 〇 如 第 帽⑴所 示 降 下 至 電 1 壓 V i 4 而 在 時 鐘 訊 號 R W C Κ 4再度成為Η位準 時 9 將 對 應 於 1 1 由 記 憶 晶 胞 讀 出 之 類 比 量 的 電壓 V m 與 電壓V 1 4 比 較 0 结 果 1 I 如 V » > V 1 4則將比較器23及 3鎖電路24之輸出COMP反轉為L 1 I 位 準 t 其 後 不 實 行 閂 鎖 動 作 而數 據 暫 存器20為 保 持 厂 11 1 0 J 1 1 本纸浓尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 1 9 3 8 4 0 9 A7 B7 經濟部中央標準局只工消坨士作社印製 五、發明説明（ 1 8 ) 1 I 〇 比 較 结 果 如 V m < V 1 4 ，則比較器23及閂鎖電路2 4 之 輸 出 1 _1 C0MP 維持Η位 準》 其 次 的 數 據 厂 1 1 0 1 J 閂 鎖 於 數 據 暫 存 器 1 1 20， 於 比 較 器 2 3將 電 壓 V 1 3與V m比較< >比較结果如V » > V J 3 /·-N 1 I 則 數 據 暫 存 器 20的 内 容 為 固 定 於 厂 11 0 1 J 如 V D < V 1 3 則 請 閱 «1 1 I 將 其 次 的 数 據 「1100 J 閂 鎖 於 數 據 暫 存 器 2 0 將 電 壓 V „ 與 讀 背 1¾ • 1 1 1 V 1 2 比 較 〇 其 次重 複 上 的 動 作 在 數 據 暫 存 器 20閂 鎖 厂 1 1 0 1 11 J 的 狀 態 ，如 比 較 结 果 為 V > V 7 則 比 較 器 23及 閂 鎖 事 項 再 填 窝 太 1 1 電 路 24之 輸 出 C0MP 反轉為L位 準 數 據 暫 存 器 20之 内 容 為 1 裝 如 第 6画（ e)所 示固 定 於 厂 0 1 11 J 0 頁 1 1 如 上 所 逑 由記 憶 晶 胞 讀 出 之 對 應 於 類 比 量 的 電 壓 V «, 順 1 1 次 由 數 據 暫 存 器20 » 由 阻 分 m 電 路 2 1 > 解 m 器 22 » 比 較 器 1 1 2 3 非 及 閛 3 9及非 及 閘 41做 άϊ)變 換 > 並 由 區 域 選 擇 器 600 訂 | 之 選 擇 經 由 A D變 換 所 得 的 數 位 數 據 介 由 輸 出 媛 衝 器 25傳 1 I 送 至 外 部 C. 1 1 I 晰 例 _2_ 1 1 上 述 實 拖 例中 * 其 記 憶 解 析 度 之 切 換 為 由 切 換 電 路 1 2 線 1 (第1_ )的位元數變換電路1 3， 將m 位 元 之 第 2 禅 數 位 數 據 1 1 的 位 址 數 據 為 η位元（ a > m )之数位# Ιί據的上位m 位 元 » 而 下 1 1 位 i位元亦與m 位元 之 位 址 數 據 為 同 一 位 準 〇 由 於 此 第 1 1 種 數 位 數 據 之 η位元音聲數位數據在η =4時 > 記 憶 解 析 度 為 1 | 厂 1 6 J 於 此 對於 位 址 數 據 則 例 如 在 m = 1 時 由 變 換 所 得 1 Ί | η 位 元 (例如η =4) 的 敝 位 數 據 成 為 厂 0 0 0 0 J 厂 11. 11 J 之 兩 1 1 補 類 而 其 記 憶解 析 度 則 成 為 厂 2 j C 1 1 對 於 上 述 之實 胞 例 1 » 於本實胞例2亦 為 對 於 信 m 性 有 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 2 0 3 8 4 0 9 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明（19) 所要求的位址数據Μ多值數據記憶於EEPROM晶胞陣列•使 其記憶解析度為低於音聲數位數據的記憶解析度。 具體言之*於本實施例2在位址數據之寫入模式時， 將位址數據做為η位元的數位數據之上位m位元，並且由設 於切換電路或謓寫電路之閘電路•將η位元之内的下位i位 元Μ固定位準作成η位元的數位數據。 Μ下參照圖面說明實拖例2之具體的構成。其中與實 施例1相同的構成註Κ相同符號並省略其說明。 第8圖表示應用本實胞例2之音聲錄音再生裝置的概略 方塊圖。第8圖中，EEPROM晶胞陣列3與實施例1同樣的含 有將ADPCM編碼器2輸出之音聲數據VODAT予Μ記憶的第1區 域31，用Μ記憶將所記憶之音聲數據的開始及最終位址予 以表示的開始位址與停止位址之第2區域32。而為要記憶 該開始及停止位址，位址控制器9於寫人模式時將開始位 址及停止位址MADDAT輪出。但於本實例2為與每Μ4位 元輸出的音聲數據不同*其位址數據為每Κ2位元輪出， X與Υ之合計20位元的位址為分10次輸出。位址控制器9備 有4位元的遞減計數器90*於讀出模式時由該遞減計數器 9 0順次輸出4位元的遞減計數數據D W D A Τ。 位址控制器9輸出於讀出模式時成為Η位準及於寫入 模式時成為L位準的謓寫控制訊號R/W ·以及輸出將音聲數 據寫入時成為Η位準而於寫入位址數據時成為Η位準的切換 訊號NTSEL。該控制訊號R/W*切換訊號NTSEL，2位元的位 址數據，及4位元的音聲數據V0DAT為輸入於切換電路100 本紙张尺度適用中國國家標隼（CNS )八4規格（210Χ297公釐） 21 38409 Τ---：------枯衣-------，訂------.^ (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局以工消资^作杜印繁 五、發明説明（20) 1 1 0 又 於 本實施例 2中 ，切換訊糂Ν TS E L亦 輸 人 至 由 第 2 多 工 ".1 1 器 ]4 輸入4位元 數 據 WDAT 之 讀 寫 電 路 40， 4 1 ♦ 42 » 43 ... 等 1 Ί C r—v 請 kj 1 切 換電路1 0 0具有第1多 工 器 1 0 1 及 第 2 多 工 器 102 » 閱 讀 1 背 1 其 中 第 1多工器1 0 1 輸 人 ADPC Μ編碼器2 之 4 位 元 的 音 聲 數 據 1 I V 0 DAT中的上位2位 元 及位址 控 制 器 9輸出之2位 元 位 址 數 據 意 萆 1 項 I A D 0 AT 而應於切換訊號NTS E L 選 擇 V0 0 A T之上位2位 元 (m位 再 it 1 元 )及2位元（ra位 元 )之A D D A T的 任 一 方 之 2 位 元 數 據 予 Μ 輸 寫 本 頁 裝 1 出 0 第 2多工器1 02將 第1多工器1 0 1 輸 出 之 2位元（ m位元）數 V__^ 1 | 據 做 為 上位2位元的數據，而將4位 元 之 音 聲 數 據 VOD AT 的 1 I 下 位 2位元（i位元 i =n = m ) 数 據 直 接 做 為 下 位 数 據 將 此 1 1 訂 數 據 輸 入於其一 方 的 輸人端 子 另 —- 方 的 輸 入 、、班 端 子 則 輸 人 1 K 4位元之遞減計數數據D W 0 AT * 而 應 於 m 寫 控 制 訊 號 R/ W 1 1 從 上 述 兩數據中 選 擇 其一予 以 輸 出 0 1 1 以 下詳细說 明 第 8圖所示裝置的動作 ) 1 線 首 先由微電 腦 介 面8對 位 址 控 制 器 9 輸 人 音 聲 數 據 之 1 I 寫 入 指 令時將其 控 制 為寫入 模 式 * 位 址 控 制 器 9 使 讀 寫 控 1 I 制 訊 號 1?/从成為1位 準 ，因此 第 2多工器1 02為 選 擇 ADPCM 編 1 1 | 碼 器 2及第1多工 器 10 1的輸 出 〇 其 次 位 址 控 制 器 9 使 切 換 1 訊 NTSEL為Η位 準 t 並順次 輸 出 表 示 該 實 行 寫 Λ 之 位 址 的 1 1 X位址ADRX及Y位 址 AD R Y。由 於 此 * 第 1多工器1 0 1 為 應 於 切 1 1 換 訊 號 NTSEL 成 為 Η位準，選擇Μ 4位 元 單 位 輸 人 的 音 聲 數 1 1 據 V0 DAT之上位2 位 元 ，對於 複 數 之 m 寫 電 路 40 1 41 4 2 … 1 I 順 次 輸 出4位元的音聲數據V0DAT 0 1 1 本紙乐尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 22 38409 A7 B7 經消部中央標準局工消资A作社印災 五、發明説明（ 2 1 ) 1 I 於 複 數 的 讀 寫 電 路 4 0 4 1 42 … 中 > 其 順 次 輸 人 的 4 • | 位 元 聲 數 據 υ 0DAT 由 設 在 各 m 寫 電 路 内 的 數 據 暫 存 器 順 1 I 次 取 人 並 保 持 0 於 完 成 取 入 預 定 個 數 之 讀 寫 電 路 的 數 據 時 請 \ 先 1 9 該 等 預 定 個 数 之 讀 寫 電 路 同 時 實 行 寫 人 動 作 將 保 持 之 閱 讀 .1 背 1 4位元音聲數據VO DAT變 換 為 2 4 =1 6 值 之 離 散 類 比 量 然 後 之 注 1 I 將 變 換 的 1 6值 之 類 比 量 介 由 X位址解碼器寫人於EEPR0M 晶 意 事 項 | I 胞 陣 列 3之各記憶晶胞 > 再 填 1 1 如 上 所 述 於 該 寫 入 動 作 時 1 音 聲 數 據 V 0 1) A T 之 記 憶 寫 本 裝 頁 1 解 析 度 為 厂 16 J 〇 1 I 於 音· 聲 數 據 之 寫 人 <»* S 了 時 » 微 電 腦 介 面 8 發 出 寫 入 停 1 1 I 止 指 令 位 址 控 制 器 9應於此將切換訊號N T S E L 變成L位 準 1 訂 i 其 次 將 記 憶 聲 數 據 之 開 始 位 址 及 停 止 位 址 做 為 位 址 數 1 據 Μ 2位元單位開始輸出< 該2位 元 位 址 數 據 ADDAT由第1多 1 1 工 器 1 0 1選擇 介由第2多 工 器 1 0 2輸入至_寫電路 ) 1 1 各 m 寫 電 路 40 4 1 9 42 … 具 有 如 第 g m 的 構 成 0 如 圖 1 線 1 I 所 示 各 電 路 為 具 備 由 D 觸 發 器 構 成 用 以 収 入 第 2 多 工 器 1 02輸出之4位 元 數 位 數 據 並 保 持 之 4位元的數據暫存器20 1 1 I t 電 m 分 壓 電 路 2 1 * 解 碼 器 2 2 » 用 Μ 比 較 解 碼 器 22輸 出 的 1 1 I 類 比 電 壓 V d e· 〇 及 由 EEPR0M3之記憶晶胞60 讀 出 的 電 壓 V η, 1 比 較 器 2 3 t 於 時 鐘 訊 號 R W C Κ 4由Η位 準 下 降 至 L 位 準 時 將 比 1 較 器 2 3之 輸 出 閂 鎖 在 K WC Κ 4之L位 準 期 間 將 該 P-ij 鎖 之 數 據 1 1 予 Κ 出 的 閂 鎖 電 路 2 4 ) Μ 及 用 K 輪 出 数 據 暫 存 器 20之 1 I 容 的 輸 出 媛 衝 器 2 5 0 1 1 又 於 本 實 施 例 2中 在數據暫存器20之下位‘2位 元 (i位 1 1 本紙ί/c尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 23 38409 314629 A7 B7 經濟部中央標準局S工消贽"作.社印製 五、發明説明（ 22 ) 1 1 元 ) D0 9 D 1 Z 輸 人 段插 人 κ其 一輸 人端 各 為 供 給 切 換 訊 號 -.1 1 NTSEL 的 及 m 7 1與 Ί 2。 該 及閘 71與 72構 成 閘 電 路 7 0 於 切 I 換 訊 號 N TS E L 為 Η 位準 時 將輸 人數 據D0 > D 1直 接 輸 出 而 /-—^ 請 先 1 L 位 準 時 則 將 數 據 D0 * D 1 固定於 Γ 0 J 位 準 輸 出 至 數 據 暫 閲 讀 背 I 存 器 20 〇 ώ 之 注 1 I 因 此 在 寫 入 位址 數 據. 亦即 切換 訊 號 NTSEL為L位 準 意 事 項 I I 時 2位元之位址數據輸人於數據暫存器20 的 上 位 2 位 元 再 填 寫 本 頁 1 D2及 D3 此 時 下 位 2位元D0與D1為固定於 「0 J 因 而 對 於 裝 1 數 據 暫 存器20供為 輸入 厂 1100 」 5 Γ 1000 J 厂 0100 J ) -—- 1 | 厂 0 0 0 0 J 之 4組的輪入數據。於後段的解碼器2 2 則 在 電 阻 1 I 分 壓 電 路 21輸 出 的 16階 段 類比 電壓 之中 只 為 選 擇 對 gfe m 於 1 1 訂 數 據 厂 1100 J > 厂 1000 J » 厂 0 100 」及 厂 0 0 00 J 之 2 2 =4值 1 的 類 比 電 壓 V j 2， V 8 5 V 4 及 V 〇。 1 1 亦 即 於 此 » V 1 2 » V 3 ， V4及V〇Z 4值 為 記 憶 於 E e P R 0 Μ 晶 1 1 胞 陴 列 3之各記憶晶胞 因此其記憶解析度為 「.4 J 而 比 音 1 線 聲 數 據 之 厂 16 J 為 低解 析 度。 又於 此寫 入 位 址 數 披 之 際 * 1 I 位 址 控 制 器 9 輸 出 對應 於 E E P R 0 Μ 晶 胞陴 列 3之第2區 域 32的 1 I 位 址 A D R X 反 A D R Y 0 I 1 1 —- 方 面 由 微 電 腦介 面 8輸 入讀 出指 令 時 則 成 為 m 出 模 1 式 位 址 控 制 器 9 使讀 寫 控制 訊號 K / W為Η位 準 1 並 順 次 輸 1 出 4位元之遞減計敝數據DWDAT 。由 於此 t 第 2多工器102選 1 1 擇 4位元之遞減計數數據DW DAT將其 輸人 至 讀 寫 電 路 40 f 4 1 1 I t 42 … 0 1 I 於 此 m 出 動 作 中， 苜 先與 實施 例1 同 樣 的 由 位 址 控 制 1 1 本紙乐尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 24 38409 經漓部中央標準局^:工消费A作杜印製 本纸张尺度適用中四國家標隼（CNS〉A4規格（210X297公釐） 3 8 40 9 A7 __B7 五、發明説明（23) 器9於最初指定對應於E E P R Ο Μ晶胞陣列3之第2區域3 2的位 址A D R X與A I) Κ Υ，使讀寫電路4 0，4 1，4 2…實行讀出動作， 讀出記憶在第2區域32的開始位址及停止位址。於本實施 例之_出動作由讀寫電路輸出4位元的數據R[) AT >但僅其 上位2位元D 3，[) 2被輸人至位址控制器9，將此位元資訊做 為位址數據取入。即例如讀出敝據在「1100」〜「]111」 範圍之值時，其取人位址數據為「1 1 j ，如取人之值為「 1 0 0 0」〜「1011」的範圍則為「1 0」，「0100」〜「0111 」的範圍則為「0 1」，而為「0 0 0 0」〜「0 0 1 1 J的範圍則 . 為「0 0」。如上所述，其位址數據的記憶解析度成為「4 J ° 在開始位址及停止位址的讀出勅作終了時，又與實施 例1同樣的其位址控制器9輸出上述Z遞減計數數據D W D A T ，並由順次指定所_出之由開始位址至停止位址的位址 A I) R X與Λ D R Y Μ使講寫電路4 0，4 1，4 2…實行讀出動作，因 此記憶在S E P R 0 Μ晶胞陣列之第1區域3 1的1 6值之多值數據 Μ 4位元的音聲數據_出而檢出至Λ D P C Μ解碼器1 0。然後於 此實行伸張處理將其復號化為原來的1 2位元之數位音槃數 據，並於次段的D Α變換器1 1將復號化的數位音槃數據變換 為類比音聲訊號。於此由於16值的離散之類比量為變換至 本來的4位元數位數據，因此其記憶解析庚成為「1 6」。 . 又第9 IM所示的謓寫電路，除了如上述所應於切換訊 號N T S K L其閘電路？ 0之各及閘7 1，7 2的輸出為固定之外， 與實胞例1之第4圔所示的謫寫電路為冏揉的動作。該謫寫 7? ^----；------1------IT------^ (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（24) 電路實行對於各記憶晶胞6 ()之類比量的寫人及讀出，又將 應於謓出之數據的數位數據送出至外部。 第10圖表示實施例2的另一楢成例。其與上述第S圖 及第9鬭不同之鹿在於上述應於切換訊號將n位元數位數據 的下位i位元變成固定位準之閘電路7 0不設於数據暫存器 2 0的輸人段，而係設在切换電路1 0 0之第2多工器1 0 2的輸 出側。Μ第1 0圖所示構成亦與上述同揉的，為將讀寫電路 4 0，4 1，4 2…之各數撺暫存器保持2 η位元的數位數據之 下位i位元固定*對於上位m位元亦可將使其與m位元之位 址數據為同一的數據。又該閘電路70亦可設在第2多工器 1 0 2的輸人側，亦即在A D P C Μ編碼器2輪出之音聲數位數據 V (j D Α Τ的下位i位元之輸人側的構成亦可。 如K上的說明，依本實施例2亦在1個E E P K I) Μ品胞陣列 3之中，其音聲數據得Κ由高解析度記憶而實規高密度記 錄，其位址敝據則由低解析度記憶而確保數據的信賴性。 1^ ^ ί 裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局g工消作"作杜印製 3 8 40 9 本紙张尺度適用中园國家標準（CNS ) A4規格（210X297公釐）314629 A7 B7 The Ministry of Consumer Affairs, Central Bureau of Standards Θ 工 消 贽> Work Press ^ V. Description of the invention (1) 1 I The field of the invention 1 LI volatile multi-value memory device G, please read the first reading. The practice is to control the injection of non-volatile memory such as EEPR with floating gate (f 1 〇at ί η ggate) Μ read back 1 1 etc. Note the amount of charge in the floating gate, then fill in 1 I Μ to change its threshold level (t hr es ho Id 1 ev el) and implement memory analog 1 1 amount or multi-value data in the memory cell (mem or yce 11)) Write this page to install 1 For example, in the technology disclosed in Tebiao Ping 4-5 0 0 5 7 6 in order to sample and hold the analog signal of the input 1 I by the analog sample and hold circuit-the aspect is provided by 1 I High Pressure Write Guanidine Charge the non-volatile memory cell to inject charge to its floating 1 1 and then move to the gate to read out the pair of PtW. The analog quantity overhanging the human power is compared with the analog signal held by the sample »written by repeated supply呱 冲 until the two analog quantities 1 1 are the same and record the analog quantity corresponding to the specific voltage input to the memory cell C. 1 1 and in the fair fair 4-5 7 2 9 4 The digital data of the input 1 line is latched by the data latch circuit (1 at ch C 1 Γ c U it and set the multi-value memory bark state of the memory cell with Μ m. The output corresponds to 1 1 I sense state of the digital sense amplifier (S e η seam P 1 ϊ η er) > x than 1 1 | the comparator compares the sense amplifier output with the data held by the data latch circuit t 1 Ί followed by m Write multi-value data to the memory cell until the two contents are one 1 To 〇 above any ___ „Under bark conditions * the memory ratio of the ratio or multi-value data 1 1 1 I is fixed C 1 I 5 When using multi-value memory ♦ —W can be used to signal etc. The number of η bits 1 1 The size of the paper is applicable to the Chinese national standard 4M CNS) A4 specification (210X297 mm) 3 8 4 0 9 314629 A7 B7 Central Bureau of Standards of the Ministry of Economic Affairs B Gong Xiaozhi a Zuoshe prints five, invention description (2) 1 | bit data in a memory cell memory 2 η times value 1 spoonful of multi-value data < Π) U 1 ti-1 e 'ν e 1 data), when the digital value Μ 2 value is memorized directly due to the comparison of the ratio > may Μ 1 reduce the memory capacity considerably 0 I please 1 I When data etc. are memorized in multi-valued memory * For the subsequent reading 1 reading 1 The action needs to be memorized to indicate where the data is stored Address (addre SS) The I number of the data back δ 1 〇 Also for audio data etc. The original data i is written in the memory and the intention 1 memory reads even if there are a few errors, only a few things occur in the sound, then fill in this 1 1 I change without causing a big problem t Μ reduce the memory capacity For a hundred, if you install 1 and want the resolution of the memory to become high resolution. On the one hand, if the address data Ά I 1 has an error 9 its read position will be sent. Change) Therefore, it is extremely reliable data of 1 1 〇1 I Because the resolution of the memory is often fixed in the conventional example, I am ordered to the number of sounds and addresses that want to make high-density memory-and address data Wait for its reliability 1 1 | For the indispensable data must be the same resolution to M memory 0 Therefore, if you increase the resolution of 1 1 to reduce the reliability of the address data, etc. If you reduce the resolution but 1 1 to the sound of η The memory density of data, etc. becomes a contradictory problem. Line 1 does not—. If the data type of the sound data and the address data is different 1 1 Bark state> In addition, there are also those who want to change the memory resolution if necessary. State 0 1 I ϋ. Ming ’s summary A. 1 The present invention is to use digital data Μ 1 1 as multi-valued data in a non-volatile memory cell array (m υ 1 t 1 -1 ev el d 3 ta) Memory non-volatile multi-value recorder 1 1 The memory device switches the memory analysis of the aforementioned digital data for multi-valued data 1 1 M to solve the above-mentioned contradictory problems. The present invention M is equipped with a type suitable for storing digital data The memory resolution is 1 1 The paper guilt scale is applicable to the China® National Standard (CNS) A4 specification (210X297 mm) 4 3 8 4 0 9 314629 A7 B7 The central standard of the Ministry of Consumer Affairs 4, the Bureau only consumes " Zuoshe Printed 5. Description of the invention (3) 1 1 The switching circuit for pre-H switching is characterized by G 1 digital data is divided into the first type digital data and the second type digital data f and 1 · [For the second type digital data The memory resolution is compared with the first type of digital r-v J data. The low memory resolution is the special 0. Please m 1 1 first. The second type of digital data is to indicate that the memory is stored in a non-volatile memory. The aforementioned cell array The address data considerations of the memory address of the first kind of digital data are 1 1, for example, at least 1 1 | the nonvolatile memory array representing the first kind of digital data | the memory bits in the start address and the stop address Fill in this address 1 The data that needs to be trusted for the nature of the address data is the above page -_ ^ 1 1 Reduce the memory resolution to Μmemory 〇The memory on the demon memory 1 1 when the resolution is reduced Increased density but can improve the reliability of the memory data 0 Opposite 1 | For example, when the first type of digital data is acoustic data, etc., you want to try to set as high as possible 1 High memory density on the memory and more memory data 0 Because of the 1st Number of species 1 1 | Improve memory resolution as far as possible to memorize 0 Thus, the memory resolution f is switched by the species 1 1 corresponding to the data. For data that requires reliability, the memory solution is reduced. 1 1 line 1 resolution will indeed be memorized in the memory. For data that requires high-density memory, the memory resolution is improved. Multi-memory data 0 1 1 According to the present invention, when the second type of digital data is memorized, K multi-value data is recorded 1 | Recall that in the digital data of all the n bits (n is an integer of 1 I on 2M) of the aforementioned non-volatile memory cell array, the upper bits are m bits < Integer of η 1 The lowermost bit of the aforementioned second type of digital data of Ϊ, the 1 1 I integer of the remaining bit (ί = i = η Π) is the same level as the second type of digital data of the aforementioned ID bit 0 In this way, 1 1 can be set for the 2nd race! Ί 位 # According to the memory ft? Resolution is set to compare the memory resolution for the 1st m 1 1 digit number is lower 〇1 1 The paper size is suitable for Zhouzhou China National Standard (CNS) A4 specification (210X297mm) 5 3 8 4 0 9 ^ 14629 Μ Β7 By the Central Standards Bureau of the Ministry of Manchuria, · Only Consumers & Consumers> Printed by Zakusha 5. Description of Invention (4) 1 | According to the present invention, another method t is to record the second type of digital data 1 * multi-value data is stored in the entire non-volatile memory θ cell line in the entire 1 η bit 6 scoop digital 1 data, the The above-mentioned second type 1 I with upper m bits as π bits 1 I please | digital data? The remaining lower i bits (1 = η-ΠΙ,) are the fixed level Features first read 1 read 1 0 As mentioned above, comparing the lower bit to a fixed level and comparing the first type of digital data to the back of 1 can also reduce its memory resolution. 0 ί Matter 1 1 According to the present invention, it is possible to use M The first type of digital data item is memorized, and the switching signal Μ that changes by 1 I or the second type of digital data is supplied to the switching circuit. 1 The switching signal generating circuit is installed. 0 For example, the type 2 digital data address data page V_✓ 1 1 The switching signal is generated by an address controller that generates address data. 0 1 1 The switching signal is the second bit. The on-time switching circuit uses the second type of digital data of the aforementioned m bits supplied by the address controller. Order I for the aforementioned η-bit digital data. All U-bits above η-bit FJ and the remaining lower bits 1 1 I (i is an integer of 1 = η-m) as The second type of digital data of the aforementioned HI bit has the same bit 1 1 and outputs the digital data of the aforementioned n bit thus obtained 1 1 line 1 according to another aspect of the present invention * The switching circuit outputs when the switching signal is at the second level Μ The number 2 digits of the first n bits provided by the address controller 1 1 data is the upper bit π »bit i and 1 | in all the n bits of the n-bit digital data, and the remaining lower bits BIT (ί is an integer of i = η _ m) is the digital data of η bits of I obtained from the retention level < 1 1 is also a data generation circuit that sequentially outputs the aforementioned first type of digital data in η bits 1 1 (η is an integer on 2K, ι is a unit) > converts the first 1 1 address data In m bits (m is m < Integer of η > is output sequentially in units and is 1 1 address controller j and 1 1 which should generate switching information according to the type of writing data m This paper size is applicable to the National Standards (CNS) Α4 specifications of the paper (CNS) 2 丨 0X297mm) 6 3 8 4 0 9 A7 B7 The Central Standard Year Bureau of the Ministry of Consumer Affairs, .- 工 消 贽 飽 作 杜 印 奴 5. Description of the invention (5) 1 | will correspond to the η bit of the input There are too many digital data (1 data is written in the write circuit of the aforementioned 1 f non-volatile memory cell array > and the first switching signal before the switching circuit is the first bit on time, 1 ί η bit (η is Integer on 2Μ) 1 I Please 1 I The first type of digital data is directly output by the aforementioned write circuit > and the aforementioned to first 1 is read 1 The signal is converted to the second level B. The m-bit digital data Convert to 1 digit of the data back to the number The n-bit digital data of the upper m bits is rounded up to the previous writing. 1 | The circuit is characterized by 0. Then fill out this page. 1 1 I According to the present invention, the resolution of memory can be changed as described above. It varies according to the type of data device I. Therefore, in the same memory cell array, for a certain type of data, it can ensure its reliability. For another—plant type data, it can be satisfied by high-density records. Contrary to different requirements 〇1 | According to the present invention, a data register with a set of 1 bit data input and held by η bits (n is an integer of 2 or more) can be written to 1 more 1 I value data of the non-volatile memory cell writes the multi-value data corresponding to the 1 1 I content of the aforementioned data register into the writing circuit of the aforementioned non-volatile memory crystal 1 1 * Μ and is inserted into the aforementionedAccording to the element of the digital bits of the scratchpad i bit line 1 (i to i < Integer of η.) The gate circuit that should fix the input digits 1 1 data at a predetermined level in the switching signal is its characteristic 0. Therefore, according to the invention, the memory resolution of 1 1 t data can be M For ensuring the reliability of the data 1 I and high-density recording should be selected as the priority. ○ 1 1 side m single description 1 I Figure 1 shows the sound recording and reproducing equipment of the real cell example 1 applying the present invention 1 1 1 Set the whole square circle 〇1 1 The 2 m represents the power of the 1H bit-number conversion circuit with an am body configuration 1 1 This paper applies the Chinese National Standard (CNS) A4 specification (210X297 mm) according to the standard 7 3 8 4 0 9 Central Bureau of Standards, Ministry of Economic Affairs, Theta, Consumers, and Capital A. Du Yin Disaster ^ 14629 A7 B7 V. Description of Invention (6) Road_. Fig. 3 is an explanatory diagram showing the data storage structure of EE PROM. The fourth circuit is a circuit diagram showing the specific structure of the Z read / intelligent circuit of the present invention. Fig. 5 is a timing chart showing the operation of the read / write circuit of the present invention in the write mode. Fig. 6 is a timing chart showing the operation of the transfer / write circuit of the present invention in the read mode. Fig. 7 is a diagram showing the deflection condition of the memory cell of the present invention. Figure S shows the overall block diagram of the audio recording and reproducing apparatus to which the actual example 2 of the present invention is applied. Fig. 9 is a circuit diagram showing the specific structure of the read / write circuit according to the second embodiment of the present invention. Fig. 10 shows an overall block diagram of a sound recording and reproducing apparatus having a configuration different from that of Fig. 8 using Embodiment 2 of the present invention. Description of Fife-shaped trousers of scorpionfish Fu Shi Example 1 The first tattoo shows an example of the application of this real cell example. First, the AI converter 1 converts the analog audio signal (ana U saudiosigna Ό Μ) of the humanoid into a sequence of 12-bit digital audio data in sequence at a predetermined sampling period. The ADPCM encoder 2 converts the 12-bit audio of the humanoid Meta-sound audio data is sequentially symbolized into 4-bit compressed data VO DAT to be output by M. EEPR 0 M cell array 3 is a floating gate with multi-value data memorized by K. The standard of this paper is applicable to Chinese national standards (CNS) Α4 specification (210 X 297 mm) 8 3 8 40 9 --------- approved clothing ------ 1T ------ 0 (please read the notes on the back first (Fill in this page again) A7 B7 printed by the Employee Consumer Cooperative of the Central Standards Bureau of the Ministry of Economic Affairs 5. Description of the invention (7) Complex read-write circuits 40, 41, 42 ... Write the input 4-bit digital data as multi-value data In EEPR 0 Μ cell array 3, and write out the multi-value data written. X address decoders 50, 51, 52 ... are provided in each read-write circuit to specify the EEPR 0 Μ cell array 3 X address. Y address decoders 6 and 7 for word line WL (w 〇rd 1 ine) and source line SL (S ourceline) are designated by M EEPR0M The Υ address of the cell array 3. The microcomputer interface circuit 8 uses M to interpret commands from the microcomputer. The address controller 9 supplies the X address ADRX and control signals to the read and write circuits 40, 41, 42 according to the instructions of the microcomputer interface circuit 8. ·············································································································································································································· THE THE THERMAL ADDRESS 50 * 51? The data RDA T is renumbered into 12-bit digital audio data. D A converter 11 converts the 12-bit digital audio data into an analog audio signal. The converted analog signal consists of The speaker not shown is played out in panic sound. With the above device, as shown in FIG. 3, the EEPR 0 Μ cell array 3 has the first field 31 of the sound data V0DAT output by the MEM memory ADPCM encoder 2, and K Memory indicates the start and end addresses of the start and end addresses of the memorized sound data in the second field 32. The address controller 9 is to remember the start and stop addresses in the EEPK 0 M cell_ row , Output the start address and stop address in write mode as address data ADDAT. But its Different from the audio data output by 4 bits per K, the address data is output every M1 bits, and the X and Y total 20 bit addresses are outputted 20 times. The address controller 9 has 4 bit The down-counter 90 outputs 4-bit down-counting data DWDAT sequentially from the down-counter 90 in the read mode. In addition, the address controller 9 outputs the H level in the read mode and the write mode ---------- ^ ------ 1Τ ------ ^-(please first Read the precautions on the back and then fill out this page) The paper size is applicable to China National Standard (CNS) Α4 specification (210Χ297mm ') 9 3 3 40 9 The paper standard size printed by the Employee Consumer Cooperative of the Central Bureau of Standards of the Ministry of Economics is applicable to China Standard (CNS) A4 specification (210X297mm) 3 8 409 A7 B7 5. Description of invention (8) The L-level continuation write control signal R / W, and the Η level when writing audio data And when the address data is written, it is the L level switching signal NTSEL. These control signals R / W, switching signal NTS EL, 1-bit address signal and 4-bit audio data VODAT are input to the switching circuit 12. The switching circuit 12 converts the address data output in 1-bit units into 4-bit address data ADDAT by 6 ① The bit number conversion circuit 1 3, ② should select Μ to output the converted 4-bit address data ADDAT or 4-bit countdown data DWDAT 1st multiplexer 14, ③ input 4-bit output from the 1st multiplexer 14 and 4-bit ADPCM encoder 2 The audio data VODAT should be composed of the second multiplexer 15 whose one-bit 4-bit data is selected by the switching signal NTSEL for output by M. The bit number conversion circuit 13 is, for example, as shown in FIG. 2, and is composed of five inverters 121 to 125. * The input 1-bit address data is used. • The output is the same as the 1-bit data. The composition of the 4-bit address data of the level. Next, the operation of the device shown in FIG. 1 will be described in detail. First, when the writing instruction of the audio data is output from the microcomputer interface 8 to the address controller 9, the address controller 9 becomes a horizontal writing mode, and the writing control signal R / W is at the L level. 4 is the output of the selection bit number conversion circuit 13. Next, the address controller 9 sets the switching signal NTSEL to the H level, and sequentially outputs M representing the X address ADRX and the Y address ADRY of the written address. The second multiplexer 15 should select the M4 bit unit input voice data V 0 DA Τ in the switching signal NTSEL to the H level, and sequentially output to the complex read-write circuit 4 0, 4 1, 4 2 • ♦ · 〇In the plural reading and writing circuit 4 0, 4 1 · 4 2… 4 digits will be input in sequence 10 I --------- 1 ------. Subscribe ------ ^ -(Please read the precautions on the back before filling out this page) A7 B7 The VODAT is printed by the Consumer Cooperative of the Central Bureau of Standards of the Ministry of Economic Affairs V. Invention Description (9) 1 1 (η-bit) to be taken in sequence and ' Keep in the data register set in each read *. 1 1 write circuit. When the input and output of the predetermined number of read and write circuits is terminated, 1 hour> These predetermined number of read and write circuits simultaneously perform the write operation • 9 Convert the guaranteed X-—V 1 first 4-bit audio data V0DAT into 24 = 1 6 values of discrete analog values Read back 1 »Secondly, the converted 16-value analogues are passed through X bits Address decoder write At 1 δ 1 Note IEEPR 0 Μ Each memory cell of the cell array 3 Note 1 I Because of the memory analysis of the sound data VOD AT of this writing operation, then fill in this | Degree is factory 16 J 〇 Page 1 As described above, when the writing of audio data ends, the microcomputer interface 8 issues a 1 | write stop command. The address controller 9 should switch the signal M TSEL to 1 1 L level, and then store the start bit of the audio data. The inverse stop address is set as 1 1 The fixed address data starts to be output in 1-bit units. "≫ The 1-bit address data is determined by the 1-bit number conversion circuit 13 as". 1 J when k- , hfL is transformed to factory 11 11 J. When it is 1 1 Γ 〇j, it is transformed to "0000", which is converted to full bit · Number and input number 1 1 According to the same level of 4-bit address data AO DAT No. 2 Tool 1 5 should be Change the 1-line signal NTSEL to become L-level selection bit number conversion circuit 1 The output of 3 is 1 I. This will output 4-bit data of factory 11 11 J Rong factory 0 00 0 J to write circuit 1 I Μ corresponds to 1 bit of bit data, that is, one of the 2 1 = 2 values corresponding to data Γ 1 1 I 11 11 J and factory 0 000 J is the memory cells of EEPR 0 Μ cell array 1 3 , So the memory resolution is 2 J * compare. Tone · m Data 1 1 is factory 16 J is low resolution 0 when writing the address data »bit 1 1 address controller 9 output corresponds In the EEPR 0 Μ cell array 3, the second field 32, bit 1 I address ADRX and AO RY 0 1 I-B side when the read command is output on the microcomputer interface 8 becomes a flash die 1 1 This paper size is suitable for China Standard (CNS) A4 specification (210X29 * 7mm) 11 38409 A7 B7 Central Bureau of Standards of the Ministry of Economic Affairs "Only the consumer and consumer A Zuoshe printed version 5. Description of invention (1 0 ) '... 1 1 type »The address controller 9 sets the read / write control signal R / W to the H level * The first multiplexer 1 14 selects 4-bit countdown data DWDAT > address controller 9 And sequentially output m down-counting data DWDAT, and make the switching signal NTSEL to L level so please first 1 down-counting data DWDAT output through the second multiplexer 15. The count-down count read 1 back 1 According to the output of DWD AT Applied to the writing computer to convert the multi-valued data to ft. 1 to 4 bits of digital data. AD conversion. The operation content will be described in detail later. >> Wang Yishi 1 1 | In the above-mentioned operations • Address Controller 9 Initially designate the address ADR X corresponding to the second field 32 of the f equip 1 EEPR 〇Μ cell array 3, ADRY enables reading and writing of this page circuit 40 41 &42; 2nd field 1 1 32 start address and stop address. At this time, the reading and writing circuit likes 1 from the reading and writing operation. It outputs 4 bits of data RDAT, but only the D3 of the highest bit is input to bit 1. Order 1 | The address controller 9 takes the bit data into bits The address data 〇 also means that the output data is any data in the range of 1000 J ~ Γ 11U of the factory »The address of the person who takes it 1 1 I The data are all in the factory 1 j * and the yielded data is in the range of Γ 0000 j" 0111 "1 Any data of 1 »The input address data is factory 0 J 0 Because of this * The memory resolution of the number of 1 line address is" 2 j <) 1 1 The address controller 9 1 I outputs the above countdown data DWDAT at the end of the reading of the start address and stop address and sequentially specifies the addresses ADRX and 1RX from the start address 1 I to the stop address ADRY causes the reading and writing circuits 40, 41 »42… I to perform the reading operation, the first area of the EEPR0M cell line 31 memory 1 6 value 1 JI multi-value data Μ 4-bit sound and noise data is read out and output to The ADPCM decoder 1 1 1 0 〇 performs extension processing here to renumber it into 12-bit original digital I 1 sound data, and the DA converter 11 at the second stage converts the renumbered digital sound to 1 1 The data is converted into analog audio signals to M round 0. Due to the discrete 1 6 values 1 1 2 The paper size is applicable to the Chinese National Standard (CNS) Λ4 specification (210X297 mm) 38 409 ^ 14629 A7 B7 Ministry of Economic Affairs Central Bureau of Standards, work-only consumption, including printing and printing by the society V. Description of invention (1 1) 1, · -..- 1 | The analog quantity conversion is the original 4 The digital data t of the element is therefore the memory resolution of 1.1 degrees is factory 16 j 〇1 as described on > λ »in — ** EEPR0M cell array 3» sound number 1 I request I have a high resolution High-density recording with high-resolution memory> K for address data Read first 1 Low-resolution memory to ensure the reliability of the data. 1 1 I 1 1 2 M 4 Figure shows the read / write circuit 40 4 1 9 42 The specific structure of… 1 | Refer to mt \ w to explain 0 items and fill in this 1 1 I The data register 2 in Figure 4 0 is a D-type flip-flop (f 1 ί Ρ-f 1 〇P) Construction | Into 〇 for Μ Take in and hold the 4-bit digital data page 1 1 4 bit data output from the second multiplexer 15 The 4-bit data register resistor divider circuit 21 sets the reference voltage V r 9 f 1 1 is divided into Vo V 1 5 (V〇V 1 <… < V 1 4 < V 15) voltage at stage 1 6 1 I 0 The decoder 22 decodes the content of the data register 20 M corresponding to its content selection | the voltage output of the selected Vo V 1 5--> comparator 23 To connect the analog voltage V d 0 output from the decoder 22 to its non-inverted terminal + connect the voltage V m read from the memory 1 1 cell 60 of EEPR0M3 to its inverted terminal and compare the two voltages 1 1 Comparator> Latch circuit 2 4 Outputs the output of the comparator 2 3 than the line 1 during the period when the clock signal RWCK4 is at the H level, and then drops to L level at the instant of the I level. ? The output latch of the Wt comparator and during the L level of RWCK4, the latched input 1 1 is output to M. The output buffer 25 is used for the output of 1 1 in the data register 20. Inverter * Use this output element 25 t resistance divider circuit 21 and 1 1 decoder 22 to constitute the DA converter 0 Ί EEPR0M3 of the writing operation The memory cell 60 is a split-gate type 1 1 unit cell with a floating gate. The writing is performed by injecting electric charge to the floating m-pole FG, and the electric charge is extracted by extracting the note 1 1 to the floating gate FG. 〇Drain connection of each cell 60 D 1 1 This paper is suitable for China National Standard Falcon (CNS) A4 specification (210X 297 mm) 1 3 3 8 40 9 A7 B7 Central Standard 4'-Bureau of the Ministry of Consumer Affairs Eliminate the 1r · 'kettle for Du Yin disaster 5. Description of the invention (1 2) 1 | On the bit line BL 1, BL2… »The source S is connected to the source line SL 1 SL2- 1. 1 > control gate CG is connected to the word line (^ 0 Γ d 1 ine) WL 1 »WL2… 0 1 bit lines BL 1, BL 2… 1 1 of the upper 4 bits X address ADRX [8: 5] from the solution m The X address decoder 50 selects which-line is connected to the inverting terminal of the comparator 23. Please read the background first 1 1 0 Word line WL 1 WL2 and source line SL 1 SL 2 · Each is connected to the decoding Ί 1 1-bit Y address decoder [1 0: 〇] Y address decoder 6 and 7 The decoders 1 1 I 6 and 7 are supplied with various biased ntu bit voltages by the second bias generation circuit 400. Please fill in this page again. 1 1 I biased M ΓΠΠ bit potential V h 懕 v 2 Including the high-voltage bias ΠΠΪ bit V hv 1 for writing and the high-voltage device for erasing 1 1 and the address decoder 50 t 6 7 input with RWCK3 as a timing signal 1 1 RWCK4 and WBE etc. here Drain 9 The source is referred to as the 1 I operating bark state at the time of reading. 1 I The three types of M-bit voltage VB H t 1 1 I Ββ L supplied to the bit line BL 1 B L2 t Η VBLL (VB Η > VBL Η > VBLL) is a supply line that is output by the first offset generation circuit 500 1 1 to the nw potential m, and each of the supply lines is inserted with a switch as a switch 1 1 channel M0S Transistor 26, please refer to M0S transistor 27. And N-channel M0S transistor line 1 2 8 0 Connect to the output side of the isoelectric m stamp body. The analog is ON when writing people. 1 I off 29 t The round switch of the analog switch 2 9 is connected to the round man 1 of the X-address decoder 100. The round wheel 30 0 is connected to the gate of the P channel M 0 S transistor 2 6 and its other round 1 The human terminal is connected to the output C 0 Μ Ρ of the latch m way 24 and (AND) ^ i 3 1 1 1 1 output 1 and the N channel M0S transistor 27 is reversed 2 8 each fife is added k gate 32 is reversed The output of 33 1 is connected to the round-in terminals of the gates 32 and 3 3 together to the output of the gate 1 1 3 1 * ft The other round of the terminal of the gate 32 turns in the data W register 20 1 1 The upper bit D 1 is the signal 9 reversed by the inverter 34 and the other input of the gate 32 1 1 paper size suitable for China National Standards (CNS) A4 specification (210X 297 mm) 1 4 3 8 40 9 The Central Standards Bureau of the Ministry of Mines ^; Gongxiao 1? ', ^ Zuoshe printed A7 B7 V. Description of the invention (13) The terminal is directly input to the upper bit Die of the data supplied to the data register 20 by M Although the analog voltage written in each memory cell 60 is read by the K voltage, a The read bias generation circuit 35 constituted by the sub-M circuit has a voltage-dividing point P connected to the X-address decoder 50 via an N-channel M 0 S transistor 36K which is 0 N only when the comparator 23 performs the comparison.之 input-output line 30. In order to supply the ground potential M bit lines BL 1, BL 2, ... when the data of the memory cell is to be erased, an N channel H 0 S electric circuit made by the control signal WBE to be 0 N is inserted between the input / output line 30 and the ground Crystal 3 7. However, as shown in Fig. 4, the write-out circuit manages 8 memory cells as a sector (b〗 〇ck) in the X address direction, each sector is provided with a detection and the sector is selected The segment selector 60 0 0. In the section N 0. 4 shown in FIG. 4, the section selector 600 is composed of a sum gate that detects the lower 6 bits of the X address ADR5 ([5: 0] are all “0”) Another example is 4th, NOR and _38 input oil sample time RWCK2, latch _ enable signal LATEN and output BSEL of area selector 600, NOR gate 39 input teak beam clock RWCK3, _ people enable signal REAEN2 and output C0MP, NOR gate 40 input to the area selector 600 output BS 6: L & tuned signal REAS N2, NOR gate 4 1 input two NOR gates 3 3 and 3 9 output, and the gate 4 2 input the clock signal RWCK 3 and the writer enable signal W IU EN 2. Or gate 4 3 people read the enable signal REAEN 2 and the writer enable signal WKI) EN 2 and gate 4 4 input The output of the time signal RWCK 4 and the gate 4 3 drags the output of the NOR gate 4 1 to the clock terminal CK of the D flip-flop constituting the data register 20, and uses the output of the NOR gate 4 0 as 0 N / 0 PP control signal! The fe is added to the tapping punch 25, and the standard size of the shutter paper is applicable to the Central Park National Standard (CNS) A4 specification (210X297mm) 3 8 40 9; --- τ ------ #- ---- 1T ------ ^ (Please read the precautions on the back before filling in this page) If-vt: Work Du ¾ A7 B7 V. Invention Description (14) The output of 4 2 is applied to the analog switch 2 9 as the ΟΗ / 0 PF control signal, and the output of the gate 44Z is the gate applied to the H-channel MOS transistor 36. Next, the writing operation and the reading operation of the writing circuit shown in 4_ will be described with reference to the timing charts in FIGS. 5 and 6_. The deviation condition of each operation state of the memory cell 6 Ο Z is shown in Figure 7. First, in the write mode, before the actual write operation, in order to latch the data in the data register 20 into the latch period. During this period, the 4-bit digital data D3> D2, D1, D0 is sent to the input line 45, and the address generation circuit 10 sends the address ADRX & ADO of the EEPR0M6 of the write data, which also indicates the latch mode. The signal LATEN becomes the H level. When the lower 6-bit ADRX [5: 0] in the output X address is consistent with its own area number, the output of the area selector 600 becomes the H level, so the rise and fall of the RWCK 2 sampling gate The output of 3 8 becomes the L level, and the output of the gate 4 1 becomes the H level. Thus, a clock signal is applied to the clock terminal C 1C of the D flip-flop constituting the data register 20, and the input data D1 · D 0 is taken from the data register 20. After taking human data, the signal WBE becomes the H level, the MOS transistor 37 of the N channel is 0 N, and the input and output line 30 becomes the ground potential 0 V. Since the X address decoder 50 is connected to the bit line selected by (address Λ DRX [8:] 5] at its turn into the output line 30, its bit line BL becomes 0 V. On the one hand, Υ The address decoder 7 adds the high voltage offset Vh2 for erasing to the selected rare line WL, and the source line SL adds the 0 V by the Y address decoder 6 to the cell, so the selected memory cell becomes erased State. That is to say, the floating load of the memory cell 6 0) KG's Ning He is in the state of extraction. After erasing the above, start to enter the actual writing state. This paper scale is applicable to the Central Park National Standard (CNS) A4 specification (210X297mm) 3S409: ---: ------ ^ ------ lτ ------ ^ (please read the back first Please pay attention to this page and then fill out this page) ^ 14629 A7 B7 Printed by the Central Bureau of Standards and Technology of the Ministry of Consumer Affairs, S Industry Consumer Capital A. Du. 5. Description of Invention (1 5) 1 1 During the work of writing, as shown in Figure 5 ( c > The signal w R1 EN 2 becomes Η 1. Level 9 Therefore, during the period t 1 when the clock signal RWCK3 becomes 5 level (d) and the output of the gate 42 becomes the Η level, due to the latch circuit 2 4 was initially set at 1 Η level, so the output of the gate 3 1 also became the Η position (ψ 0 and by analogy please read ik back 1 1 off 2 9 is 0 Ν and ρ ϋ a 1 M0S transistor 26 is 0 Ρ P j 1 | Let the highest bit D 3 of the input data be “0 j • Then, and the winter intentions of the gate 32, then 1 1 I is the quasi-N channel Μ 0 S transistor 2 7 is 0 Ν As shown in Figure 5 (f) 1 I bias position m BBL Η through analog switch 29, input output line 30 &X; X address solution fill in this 1 Install I encoder 50 and supply it to the selected bit line BL. Conversely, if the top page of the input data 1 1 bit D3 is factory 1 ”and the output of the gate 33 is Η level, N channel Μ 0 S power 1 I Crystal 28 is 0N > Offset voltage V 8 LL via Taka ratio switch 29 »Round-trip output 1 1 line 30 X address decoder 5 0 is supplied to the selected bit line β L. c 1 order I During the period when the m signal RWCK3 becomes the high level, the Y address decodes m rnr 1 1 I 6 to supply the high voltage V h ^ ί (Figure 5 (h)) to the selected source line SL from the y bit 1 1 address The resolver 7 supplies VB 2 to the selected low-line WL. This satisfies the condition of writing the I fra bit at the 1st position shown in the 7th til and is implemented for the memory cell (the writing of 0 of 50 is also the start of the line 1 pair of memory crystals). Cell (5 0 floating gate PG injects charge 0 1 | Secondly, the gun signal RWC Κ 3 drops, and the gun signal RWC Κ 4 as shown in Figure 5 I (e) fei S is Η level on time, tap the gate The output of 4 2 becomes the L level, and the output of gate 44 1 1 becomes the H level, The ratio switch 2 9 is ϋ F Ρ, the N channel Μ 0 S transistor 1 1 1 3 6 is 0N > Therefore, the voltage dividing point P of the deflection generating circuit is connected to the output line 3 0 5 voltage dividing point丨 > is located in N channel Μ ϋ S transistor 3 6 is 0 PF 1 1 is set to rA higher than V 4 voltage VREF «. In the above-mentioned state, from the Υ address solution 1 1 encoder 7 狍 adds V Β ί to the selected word line WL, from the y address decoder 6 cells _ 1 1 This paper ruler 71 applies the Chinese National Standard (CNS) A4 specifications (210X297 mm) 17 3 8 4 0 9 A7 B7 Central Government Bureau of Economics and Women ’s Consumers " printed by Du. V. Description of invention (] e) 1 | 0 V to the source line SL, so it was The selected memory cell 60 is in the state of m out at m.1. As described above, t can be obtained at the input output line 30 corresponding to the charge of the floating gate m FG Z of the memory cell selected by m in 1 -J. Voltage V 0, * The voltage V «, compared with the output voltage V de» c of the decoder 2 3 and the decoder 23 C. Please read the back royalty 1 1 The decoder 2 2 corresponds to the latch in the data clear storage The data of the comparator 20 is selected from the voltage V 0 -V 1 5 of the stage 1 6 of the circuit 21 by the voltage of 1 I m min. Turn over Sub 〇1 1 I whose comparison result is Vd ❷C > VU, then the output of the comparator 23 maintains the Η bit fill%. This 1 device | calibrate and repeat the above writing m based on the clock signal RWCK3 when the clock page 1 1 clock signal The read and compare actions of RWC K.4. Due to the repetitive work of the writer, the charge injection amount of 1 I into the floating gate FG increases. The output voltage V m rises as shown in the first I 5 (f) 〇 After V d ^ C = 5 V Π, then as shown in Figure 5 (i) set to 1! The output of the comparator 2 3 is inverted to the L level > and the output of the latch circuit 2 4 C 1 〕 Μ P 1 1 | also becomes the L level > therefore and the gate 3] the output is inverted from the H level to the L bit ip »1 1 P channel MOS transistor 26 is 0 Ν t and then reverses 3 2 t 33 Led out becomes L level 1 1} Two N-channel M0S transistors 27 »28 becomes 0 FF 0 thus} In the next time line 1 VcS .. The signal RWCK 3 becomes H level on time t Offset voltage V Θ Η mediated Supplied by analog switch 2 9 1 | The bit line BL of the memory cell (refer to the 5th iil (f: " 〇i.e. As shown in FIG. In writing mode, iijS? Corresponds to 4 bits-the number 16 of the input data 1 1 is analogous to M memory. 1 Secondly, refer to Section 6_Description of the output mode sequence J Qin Zuo c 1 1 The output mode firstly becomes the " level 1 from the signal XS Β Ι (第 β (c)) 1 1 Set the data register 20 to the initial value The whole plant is 1 J (the (e)), such as 1 1 paper, the scale is applicable to the Chinese National Standard (CNS) A4 specification (210X297 mm) 18 3 8 4 0 9 A7 B7 Printed by Zuosha. The description of the invention (1/0 1 1 Figure 6 f) shows the analog voltage corresponding to the full "1 J output by decoder 22. IV 1 5. Then as shown in Figure 5 (g) clock The signal RWC1U becomes Η level on time> For the πττι bit condition of the I memory cell 6 0 is exactly the same as the read operation in the write mode /-V Please 1 same »Therefore, the inverting terminal of the comparator 2 3 There is a voltage V ™ corresponding to the charge injected into the floating m-pole of the memory cell that is read before being selected, and the comparator 23 fills the electric charge with 1 1 voltage V Π, and decodes with white The voltage V 15 of the comparator 22 is compared. If the comparison result is V Π, > V 1 5 then 1 I The output C0MP of the comparator 23 and the latch circuit 24 is the L level NOT and the 1 1 output of the gate 39 is the H level * At this time, the output of the NOR gate 38 is fixed at the Η level. As this page is written, the output of the NOR gate 4 1 becomes the L level, and the subsequent latching action will not be implemented. The data register 2 0 will remain full. 1 j C 1 I On the one hand, the comparison result is V 0, < V 1 5, the output C0MP of the comparator 23 and the latch circuit 1 1 24 becomes H bit muddy, as shown in the 6H (a), when the clock signal is set to 1 RWCK3 becomes H bit on time > NOT gate 39 The output becomes the low level, so not 1 1 and gate 4 1 output the clock signal to the data register 20 | The data supplied to the data input line 1 1 45 will be latched in the data register 20. The data input line 45 When in the 1-wire output mode, the down-counter 90 is shown as follows. Every time the clock signal RWCK4 drops 1 I, it will output in sequence. Factory 11 10 J »Factory 110 1 J > Γ 110 0 J,… Factory 0 00 1 1 1 | J t plant 0 0 0 0 0 J's data plant D3 > D2, D 1 > DO j, after the data plant 11 11 1 1 1 J is the p-ι m data as shown in Figure 6 (e) " 1110 J is stored in the data register 1 2 0 0 and the output V de »of the decoder 22 is reduced to the voltage 1 as shown in the first cap ⑴ V i 4 and the clock signal RWC Κ 4 becomes the H level again on time 9 will correspond On 1 1 by mind The analog voltage V m read by the memory cell is compared with the voltage V 1 4 0 Result 1 I If V »> V 1 4 then inverts the output COMP of the comparator 23 and the 3 lock circuit 24 to L 1 I bit Quasi-t No latching is performed afterwards and the data register 20 is used to maintain the factory. 11 1 0 J 1 1 The paper thickness scale is applicable to the Chinese National Standard (CNS) A4 specification (210X 297 mm) 1 9 3 8 4 0 9 A7 B7 Printed by the Central Bureau of Standards of the Ministry of Economic Affairs, only the Consumers' Association V. Invention Description (18) 1 I 〇 The comparison result is as V m < V 1 4, the output of the comparator 23 and the latch circuit 2 4 1 _1 C0MP maintains the Η level》 Second data factory 1 1 0 1 J latches in the data register 1 1 20, in the comparator 2 3 Compare the voltage V 1 3 with V m < > The comparison result is like V »> V J 3 / · -N 1 I then the content of the data register 20 is fixed at the factory 11 0 1 J like V D < For V 1 3, please read «1 1 I, latch the next data" 1100 J to the data register 2 0 and compare the voltage V with the read back 1¾ • 1 1 1 V 1 2 The operation is in the state of the data register 20 latch factory 1 1 0 1 11 J. If the comparison result is V > V 7, the comparator 23 and the latch items are filled again. 1 1 The output C0MP of the circuit 24 is reversed to The content of the L-level data register 20 is 1; it is fixed in the factory as shown in drawing 6 (e). 0 1 11 J 0 Page 1 1 As shown above, the voltage V corresponding to the analog quantity read by the memory cell «, In order 1 1 by the data register 20» divided by the resistance m circuit 2 1 > solver 22 »comparator 1 1 2 3 negation 3 9 and negation gate 41 do άϊ) conversion > and Ordered by the area selector 600 | The digital data obtained by the AD conversion is transmitted from the output source 25 to the external C. 1 1 I Clear example_2_ 1 1 In the above example of real drag *, the memory resolution is switched to the bit number conversion circuit 1 of line 1 (line 1_) by switching circuit 1 3, which converts the address of m-bit second digit data 1 1 The data is the number of η bits (a > m) # The upper m bits of the data »The lower 1 1 bit i bits are also at the same level as the m bit address data. Because of this 1 1 The η-bit vowel sound of the digital data is at η = 4 > The memory resolution is 1 | Factory 1 6 J Here, for the address data, for example, when m = 1, the conversion is 1 Ί | η bit ( For example, the data of η = 4) becomes factory 0 0 0 0 J factory 11. 11 J two 1 1 complement and its memory resolution becomes factory 2 j C 1 1 For the above real cell example 1 » The real cell case 2 is also 1 for the letter m. The paper size is applicable to the Chinese National Standard (CNS) A4 specification (210X 297 mm) 2 0 3 8 4 0 9 Printed by the Ministry of Economic Affairs Central Standards Bureau Staff Consumer Cooperative A7 B7 5. Invention Ming (19) of the desired address data Μ multi-value data in the memory cell array of EEPROM memory • that the resolution of which is lower than the sound in the memory digital data resolution. Specifically, in the embodiment 2 in the write mode of the address data, the address data is used as the n-bit digital data above the m-bit, and the gate circuit is provided in the switching circuit or the writing circuit • Make the lower i-bit M fixed level within n-bit into n-bit digital data. The specific structure of the real drag example 2 will be described below with reference to the drawings. The same components as in the first embodiment are given the same symbols and their descriptions are omitted. Fig. 8 shows a schematic block diagram of a sound recording and reproducing apparatus to which this real cell example 2 is applied. In FIG. 8, the EEPROM cell array 3 contains the first region 31 that stores the sound data VODAT output from the ADPCM encoder 2 to the memory M, and uses the memory M to start the stored sound data and the The second address 32 of the start address and the stop address to which the final address is indicated. In order to memorize the start and stop addresses, the address controller 9 will rotate out the start address and stop address MADDAT in the write mode. However, in this example 2, it is different from the audio data output every M4 bits * the address data is rounded out every K2 bits, and the total 20-bit address of X and Y is output in ten times. The address controller 9 is provided with a 4-bit down-counter 90 * in the read-out mode, and the 4-bit down-count data D W D A Τ is sequentially output from the down-counter 90. The address controller 9 outputs the write control signal R / W which becomes the H level in the read mode and the L level in the write mode, and outputs the H level when writing the audio data for writing When the address data is input, it becomes the switching signal NTSEL of H level. The control signal R / W * switching signal NTSEL, 2-bit address data, and 4-bit audio data V0DAT are input to the switching circuit 100. The paper standard is applicable to the Chinese National Standard Falcon (CNS) 84 specifications (210Χ297 Mm) 21 38409 Τ ---: ------ Qiyi ---------, order ------. ^ (Please read the precautions on the back before filling this page) A7 B7 The Central Bureau of Standards of the Ministry of Economy uses the work consumer capital ^ for Du Yinfanwu. Invention description (20) 1 1 0 In this embodiment 2, the switching information is also lost to the second multi-worker. "." 1 1 device] 4 Read-write circuit 40 that inputs 4-bit data WDAT, 4 1 ♦ 42 »43 ... etc. 1 Ί C r—v please kj 1 Switch circuit 1 0 0 has the first multiplexer 1 0 1 And 2nd multiplexer 102 »Read 1 Back 1 where 1st multiplexer 1 0 1 4-bit audio data input to ADPC Μ encoder 2 1 IV 0 Upper 2 bits in DAT and address control The 2-bit address data output by the device 9 The item IAD 0 AT should select the 2-bit data of either the 2-bit (m-bit and then 1-bit) and 2-bit (ra-bit) ADDAT of V0 0 AT in the switching signal NTS EL to be input to M. Write this page to install 1 out 0 2nd multiplexer 1 02 2nd bit (m bit) number V __ ^ 1 output from the 1st multiplexer 1 0 1 | According to the upper 2 bit data, the The 4-bit sound data VOD AT's 1 I lower 2 bits (i bit i = n = m) The data is directly used as the lower data. The 1 1 order data is input to the input terminal of one of the other- -The input and shift terminals of the side input 1 K 4-bit countdown data DW 0 AT * and the control signal R / W 1 1 should be written in m. Select one of the above two data to output 0 1 1 or less The operation of the device shown in Figure 8 will be described in detail) 1 line First, the microcomputer interface 8 addresses the address controller 9 to input the voice data 1 I Write the command to control it to write mode * address control The device 9 makes the read / write control 1 I system signal 1? / Slave become the 1 level, so the second multiplexer 1 02 selects the ADPCM code 1 1 | the output of the encoder 2 and the first multiplexer 10 1 is the second place The address controller 9 causes the switch 1 signal NTSEL to be at the H level t and sequentially outputs the 1 1 X address ADRX and the Y address AD RY indicating the address where the write Λ is performed. Because of this * the first multiplexer 1 0 1 should be switched to 1 1 and the signal NTSEL becomes Η level, select Μ 4-bit unit to input the number of sounds 1 1 according to V0 DAT 2 bits above, for complex numbers Z m write circuit 40 1 41 4 2… 1 I sequentially output 4-bit audio data V0DAT 0 1 1 This paper music standard is applicable to the Chinese National Standard (CNS) A4 specification (210X297 mm) 22 38409 A7 B7 Center Standard Bureau Bureau of Consumers and Consumers A Zuosha Printing Disasters V. Description of Invention (2 1) 1 I Multiple reading and writing circuits 4 0 4 1 42… Medium > 4 of which sequentially lose to people • | bit sound data υ 0DAT by The data registers provided in each m write circuit are fetched 1 1 times and kept at 0. When the data of the predetermined number of read and write circuits is completed, please go first 1 9 The predetermined number of read and write circuits are implemented at the same time Writer action will keep reading. 1 Back 14 vowel sound data VO DAT converted to 2 4 = 1 6 Discrete analog value of the value and then note 1 I Write the converted analog value of the 16 value to the EEPR0M through the X address decoder. What it means | I Memory cells of the cell array 3 > Refill 1 1 as above In this writing operation, 1 sound data V 0 1) AT memory copybook page 1 resolution is factory 16 J 〇1 I Yu sound · sound data writer < »* S is out of time» Microcomputer interface 8 Issue write stop 1 1 I stop command The address controller 9 should change the switching signal NTSEL to L level 1 Set i Secondly, the start address and stop of the memory sound data The address as the address number 1 Data M 2 bit unit starts to output < The 2-bit address data ADDAT is selected by the first multiplexer 1 1 multiplexer 1 0 1 through the second multiplexer 1 0 2 input to the _write circuit) 1 1 each m write circuit 40 4 1 9 42… It has a configuration as gm 0. As shown in line 1 I of FIG. 1, each circuit is provided with 4 flip-flops composed of D flip-flops to receive the 4-bit digital data output by the second multiplexer 102 and hold the 4-bit data temporarily. The memory 20 1 1 I t electrical voltage divider circuit 2 1 * decoder 2 2 »compares the 1 1 I analog voltage V de · 〇 output from the decoder 22 with the voltage read by the memory cell 60 of EEPR0M3 V η, 1 The comparator 2 3 t latches the output of the comparator 2 3 when the clock signal RWC Κ 4 drops from the Η level to the L level during the L level of K WC Κ 4 Locked data 1 1 to the latch circuit 2 out of K 2) Μ and output the output register 2 5 0 1 1 of the data register 20 with the K round of the data register 20 in the second embodiment in the data Register 20 of Bit 2 bit (i bit 1 1 paper ί / c scale is applicable to China National Standard (CNS) A4 specification (210X 297 mm) 23 38409 314629 A7 B7 Ministry of Economic Affairs Central Standards Bureau S 工 消 製 " made. System V. Description of the invention (22) 1 1 yuan) D0 9 D 1 Z The input segment is inserted into κ. One input terminal is to supply the switching signal -.1 1 NTSEL and m 7 1 and Ί 2. The sum gates 71 and 72 constitute a gate circuit 7 0. When the switching signal N TS EL is Η level, the data D0 > D 1 is directly output and / --- ^ please first 1 L level, then the data D0 * D 1 is fixed at the Γ 0 J level and output to the data temporarily read back to the I register 20 〇ώ Note 1 I Therefore, the address data is written. That is, when the switching signal NTSEL is at the L level, the intention is 2 bits. Enter the address data in the upper 2 bits of the data register 20 and then fill in this page 1 D2 and D3 At this time, the lower 2 bits D0 and D1 are fixed at "0 J, so for the installation of 1 data register 20 for Enter plant 1100 ”5 Γ 1000 J plant 0100 J) -—- 1 | Plant 0 0 0 0 J 4 sets of run-in data. In the decoder 2 2 in the latter stage, among the 16-stage analog voltage output from the resistor 1 I voltage divider circuit 21, only the gfe m is selected at 1 1 to order the data factory 1100 J> factory 1000 J »factory 0 100” and Factory 0 0 00 J 2 2 = 4 value 1 analog voltages V j 2, V 8 5 V 4 and V 〇. 1 1 is here »V 1 2» V 3, V4 and V〇Z 4 are the memory cells in E e PR 0 Μ 晶 1 1 cell row 3 so the memory resolution is ".4 J and the factory 16 J of the line-to-line data of Biyin 1 is of low resolution. When writing the number of addresses here * 1 I The address controller 9 output corresponds to the second of EEPR 0 Μ Cell Line 3 The 1 I address of area 32 is the ADRX inverse ADRY 0 I 1 1 --- When the read command is input from the microcomputer interface 8, it becomes m out of the module 1 type address controller 9 so that the read / write control signal K / W is Η level 1 and successively output 1 4-bit down-counting data DWDAT. Because of this t the second multiplexer 102 selects 1 1 4-bit down-counting data DW DAT inputs it to the read-write circuit 40 f 4 1 1 I t 42… 0 1 I In this action, the alfalfa is controlled by the same address as in Example 1 1 1 This paper music scale applies the Chinese National Standard (CNS) A4 specification (210X 297 mm ) 24 38409 By the Central Bureau of Standards of the Ministry of Civil Affairs ^: The paper standard for industrial printing and consumption A for Du printed paper is applicable to the four national standard falcons (CNS> A4 specifications (210X297 mm) 3 8 40 9 A7 __B7 V. Description of the invention (23) The device 9 initially specifies the addresses ADRX and AI) Κ Υ corresponding to the second area 32 of the EEPR Ο M cell array 3, and causes the read / write circuit 4 0, 4 1, 4 2 ... to perform a read operation and read out The start address and stop address are memorized in the second area 32. In this embodiment, the _out action outputs 4-bit data R [) AT > but only the upper 2 bits D 3, [ ) 2 is input to the address controller 9, and takes this bit information as address data. That is, for example, when reading the value in the range of "1100" ~ "] 111", it takes the address The data is "1 1 j". If the value of the person is "1 0 0 0" ~ "1011", the range is "1 0", and the range of "0100" ~ "0111" is "0 1". The range of "0 0 0 0" to "0 0 1 1 J" is "0 0". As described above, the memory resolution of the address data becomes "4 J °. When the reading of the start address and the stop address ends, the address controller 9 similar to the first embodiment outputs the above Z decrement. Count data DWDAT, and sequentially specify the addresses from the start address to the stop address AI) RX and Λ DRY M make the speaking and writing circuit 4 0, 4 1, 4 2 ... execute the read operation, so the memory Multi-valued data of 16-bit value M 4-bit audio data in the first region 3 1 of the SEPR 0 M cell array is detected out to the ΔDPC M decoder 10. Then the stretching process will be performed here The complex number is converted into the original 12-bit digital audio data, and the D A converter 11 in the second stage converts the complex digital audio data into an analog audio signal. The discrete analog quantity is converted to the original 4-bit digital data, so its memory analysis becomes "16". . In addition to the writing circuit shown in the 9th IM, except that the gate circuit of the switching signal NTSK should be switched as described above? The output of each of 0 and gates 7 1, 7 2 is fixed, and it is a kneading operation with the write circuit shown in the fourth cell of Example 1 of the real cell. The retribution 7? ^ ----; ------ 1 ------ IT ------ ^ (please read the precautions on the back before filling in this page) A7 B7 V. Invention Description (24) The circuit implements analog and digital writing and reading for each memory cell 6 (), and sends the digital data of the data that should be output to the outside. Fig. 10 shows another example of the second embodiment. It is different from the above Figures S and 9th in that the above-mentioned gate circuit 70 that should change the lower i-bit of n-bit digital data to a fixed level at the switching signal is not provided in the data register 20. The input section is set on the output side of the second multiplexer 1 0 2 of the switching circuit 100. Μ The structure shown in Figure 10 is also the same as above, in order to hold the digital data of the read-write circuit 4 0, 4 1, 4 2 ... to 2 n bits of digital data under the fixed bit i bit * For the upper m-bit, it can also be the same as the m-bit address data. Furthermore, the gate circuit 70 can also be provided on the input side of the second multiplexer 102, that is, the output of the digital sound data V (j D Α Τ of the lower 2 bits of the ADPC M encoder 2 round The configuration on the human side is also acceptable. As explained on K, according to this embodiment 2 is also in an EEPKI) M product cell array 3, and its sound data is recorded by high-resolution memory and actually recorded at high density. Its address data is memorized by low resolution to ensure the reliability of the data. 1 ^ ^ ί Gutter (please read the precautions on the back before filling in this page) The Central Standards Bureau of the Ministry of Economic Affairs guoxiaozuo " made for du printing 3 8 40 9 This paper size is applicable to the Central Park National Standard (CNS) A4 Specification (210X297mm)