TW405247B - Substrate for stacked module and stacked module - Google Patents

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405247 五、發明說明（1) 發明背景 發明之領域 本發明係關於一種封裝構造，其中使用了如記憶裝置 等的半導體裝置；特別是關於將半導體裝置疊層並連接之 所形成的一種疊層模組與用於疊層模組的基板，在疊層模 組中一半導體裝置被安裝在其表面上。 相關技術之描述 一種已知的半導體裝置封裝方法係將半導體裝置安裝 在一基板上’將多個基板鲞成數層以構成一疊層模組，並 將該模組安裝至一母板上。以疊層模組封裝半導·體裝置的 此種方法對於降低封裝面積很有效。 使用基板的疊層模組被有效地利用在封裝如半導體記 憶裝置等的半導體晶片上。例如，以下將說明圖i 0所顯示 之記憶電路中封裝DRAM 80、81的情況。在圖10中，DRAM 80 '81的外端子除了RAS (列位址閃控器）外均共享。連接 至RAS的端子82、83分別用於晶片選擇。晶片選擇可不用 RAS來執行’而用cas (攔位址閃控器）。 在圖10中’除了用於決定操作何DRAM 8〇、81的晶片 選擇端子以外的所有端子均共享，於是在配線封裝的情況 下’可將其上安裝有DRAM的多個基板疊層起來 例如曰本專利公開公報第8 一 2 3 6 6 9 4號中曾說明者，該 疊層模組中，气半導體晶片（LS丨晶片）面向下安裝於其上 的複數個基板（載子）被疊層起來’且基板間的連接是以金 屬引腳或導電凸塊來執行。

Hi IHIC:\ProgramFiles\Patent\P1235.ptd 第 5 頁 __405247 ___ 五'發明說明（2) 圖η為顯示此類型之使用導電凸塊的疊層模組的立體 圖。圖11的疊層模組相當於圖ίο的記憶體電路。在圖η 中’半導體晶片3、4分別為圖1 0之DR AM 80 、81的晶片。 半導體晶片3、4係面向下安裝至基板1〇〇、1〇1上。基 板1 0 0、1 0 1的母體是由絕緣體如陶瓷、玻璃等所構成。將 導電凸塊5安裝在基板1〇〇的各電極焊塾上，且將個別的電 極焊墊配線至半導體晶片3、4的端子（未顯示）上。基板 1〇〇、ιοί之間的連接經由導電凸塊6執行。在將圖丨丨的疊 層模組面向下連接至一母板（未顯示）的時候，導電凸塊5 作為外端子。 .圖12Α顯示半導體晶片3所安裝的上基板1〇〇，圖丨^顯 示半導艘晶片4所安裝的下基板1 0 1 ’且它們分別為顯示導 電凸塊5、6被安裝之前的情況》 在基板100的表面上形成：電極焊墊丨丨卜^斗，其連接 至其上安裝有導電凸塊5的半導體裝置3之端子（未顯示） 上；通孔電極焊墊Bill〜Β1 34，其連接至電極焊墊.， 1 1卜1 34 ;與配線’用來彼此連接個別的通孔電極焊塾輿 半導體裝置3的端子。 另一方面’在基板101的表面上形成：電極焊墊 141 164，其連接至其上女裝有圖1丨之導電凸塊6的半 裝置4之端子（未顯示）上；通孔電極焊墊clll~Ci34， 接至電極焊墊14」~1 64 ·’與配線，用來彼此連接個 通 孔電極浮墊與半導趙裝置4的端子。為何將其上 J 凸塊5、6的電極焊塾與通孔電極分離的原因是：避免如焊

C:\ProgramFiles\Patent\P1235.ptd 第 6 頁 405247 五、發明說明（3) 錫凸塊等的導電凸塊被該通孔吸收。 將圖12A與12B的通孔電極烊墊βΠ1~Β134與C1U~C134 經由通孔而電性連接至形成在基板〗〇 〇與丨〇1背面的通孔電 極焊墊BU1’~B134，與C111，〜C134,(未顯示）。在基板100 與101之電極焊墊11卜134與14卜164的背面形成相同的電 極焊墊111’〜134’與141’~164，（未顯示）。 將在基板100的背面形成的電極焊墊〜134’分別連 接至同一面上的通孔電楝焊墊BU1 ’ ~B〗34，，並將在基板 JOl的背面形成的電極焊墊141，~164’分別連接至同一面上 的通孔電極焊墊C111’~C134，。 於是，電極焊墊與通孔電極係成對形成在基板丨〇〇、 的表面與背面上’藉以使電極圖案一致，以增進圖案 印刷的生產力。 導電凸塊6將下基板101表面上的電極焊墊141164與 上基板100背面上的電極焊墊1Π’~134,直接彼此連接。其 連接的情況顯示在圖13與14中》 ’、 圖1 3為圖1 1中之J部分放大的立體圏；而圖丨4為沿著 圖11之G-G連線的刮面圖。如圖13與14所示，將通孔電極 焊塾Bill 與 Bill，、B112 與 B112,、C⑴與 Clu，、⑴2與 C112’分別以通孔内電極S31、S32、S33、S34彼此連接。 如圖13所示，導電凸塊6將上基板_1〇〇背面上的電極焊 塾11Γ 、112’與下基板ιοί表面上的電極焊墊lu、142直 接彼此連接《其它電極焊墊的連接方式也與圖13與14類 似。因此，將基板100、101之個別的電極焊墊垂直崾由

而隹接彼此連接。 前所述，半導

半導體裝置3與4係垂直地由導電凸塊6而 直接彼此連結，其並經由導電凸塊5而面向下安裝至一母 板上。 再參考圖12A與12B，用於晶片選擇的連接為半導體晶 片3之RAS端子與電極焊墊ιη、112之間的配線部，與半^ 體晶片4之RAS端子與電極焊墊141、142之間的配線部（經 由通孔電極焊墊Bill、Bii2、Clll、C112)。然而，用於 晶片選擇與個別層之基板的連接圖案並不相同。 ' 如圖12A所示，在讀取與寫入資料時，選擇半導體晶 片3的情況下，將一晶片選擇信號供應至連接到半導體= 片3之RAS的電極焊墊上。此時，該晶片選擇信號被^ 送到電極焊墊142，但其並未連接至RAS，故半導體晶片4 未被選擇。另一方面，在讀取與寫入時，選擇半導體晶片 的隋况下，將一晶片選擇信號供應至連接到半導體晶片4 的電極焊墊"ljL。於是，藉由供應一晶片選擇信號 至基板100之電極焊墊ln、112其中之一而致使可從半導 體裝置3與4加以選擇。在前述習知疊層模組中，晶片選擇 係以改變在基板之每階段用於晶片選擇的配線。因此必需 在叠層模組中的個別層使用不同的基板。 即’必需以複數個配線圖案製造基板’故生產力低且 產量差。又’當疊層模組中之基板的排列不良時必需 換整個疊層模組。

405247 五、發明說明（5) ~ ： ---- 發明概要 依照本發明的一目的，提供一基板與一疊層模組，其 中藉由將用於晶片選擇的配線部分形成相同而能解決前述 問題。 —本發明的疊層模組為如下架構的一種疊層模組：基板 上，裝有一半導體裝置’該半導體裝置具有將依照一外部 信號而選擇的晶片選擇端子，將此種基板以N層（N為2以上 的整數）疊層起來，並將上下端子彼此連接。所有該基板 (圖3與圖6巾的1、2)具有相同配線構造。各基板（圖3與圖 6中的U具有N個晶片選擇電極（圖3與圖6中的B1與11 、B2 與12)彼此鄰捿，將n個晶片選擇電極中的第1晶片選 極（圖3與圖6中的B1與丨丨、C1與川連接至已安裝之半導體 裝置（圖1中的3)的晶片選擇端子上，並將其它晶片 中的B2與12)連接至位在該第1晶片選擇電極 向鄰接之晶片選擇電極之反面側上的反面側電極（ 中的M，與U’，圖6中的u，）。該反面側電極及與之 的該基板（圖3與圖6中的2)的該晶片選擇電極（圊3與圖 的C1與41)彼此以導電凸塊（圖3與圖6中的6)連接。 於是，在N層中可以全部使用相同基板以增進生產 力，且即使基板的上下位置關係弄錯了，也沒有妨礙^ 在本發明中，欲簡化配線，將第〗晶片選擇電極置於N 個晶片選擇電極的最未端。 其它晶片選擇電極與位在該晶片選擇電極方向上鄰接 之晶片選擇電極之反面側上的反面側電極，具體來說，係

五'發明說明（6) 五'發明說明（6) 、S1 、S 2 )彼此連 以排列在該基板内面的導線（圖3中的U 接。 耙夾η ’Γ本發明的一種疊層模組，其中第1與第2基板疊層 中的1 in下呈端^彼此連接，其特徵為該第1與第2基板（圖6 H Λ同配線構造，該第1基板（圖6中的"具有 二電極⑻與11、Β2與12)彼此鄰接，將-側晶 片選擇電極（Β1與11)遠垃$ p . a u ;建接至已女裝之半導體裝置（圖1中的 R 擇端子上，將其它側晶片選擇電極（圖6中的 1 〇 )穿過該第1基板而達到反面側並接著經由- 導線(圖"的L10)連接至位在該一側晶片選擇電極的反面 側上的反面側電極（圖6中的"，）±，且該反面侧電極及與 2對的該第2基板（圖6中的2)的該晶片選擇電極（圖6中 的C1與41)彼此以導電凸塊（圖6中的6)連接。

至於在所述疊層模組中在基板的内面未形成導線之 下則不需將基板架構為多層，而造成以下優點：芙被 以低價製成且其厚度不會增加。 ·"极J ，本發明的基板包含^^個（1^為2以上的整數）晶片選擇電 極彼此鄰接，其中將位在N個晶片選擇電極中最未端的幻 晶片選擇電極連接至半導體裝置的晶片選擇端子，並將 它晶片選擇電極連接至位在該第丨晶片選擇電極方向上鄰、 接之晶片選擇電極之反面侧上的反面側電極。 圖式之簡單說明 圖1為顯示依照本發明之疊層模組的第1實施例的部份

五、發明說明（7)切除立體圖。 圖2A為顯示圖1所顯示之疊層模組之上基板的平面 圖；圖2B為顯示下基板的平面圖。 圖3為圖1中之P部分放大的立體圖。 圖4為沿著圖1之A - A連線的剖面圖。 圖5為顯示依照本發明之疊層模組的第2實施例的部份 份 部 的 例 施 實 3 第 的 組 模 層 疊 之 用 發 本 照 依 示 顯 .為 ο 6 圖圖 面 剖 份 BI 的 例 施 實 4 第 。 的 圖組 面模 剖層 的* 線之 連明 -C發 C,本 6照 圖依 著示 沿顯 為為 ο 7 8 圖圖周 面 剖 圖 面 剖 的 線 叇 D 1 D 之 8 圖 著 ο 沿 圖為 體9 立圖 除 切 圖 。體 圖立 路除 電切 的份 路部 電的 體組 憶模 記層 之疊 AM知 DR習 用示 使顯 為為 ο 11 Ί*- - 圖圖 面 平 的 板 基 上 之 組 模 層 C 疊圖 之面 示平 顯的 所板 11基 圖下 示示 顯顯 為為 A B 2 2 11 11 圖圖 圖 圖圖 體面 立剖 的的 大線 放連 分-G 部G J之 之11 中圖 11著 圖沿 為為 3 4 11 11 圖圖 符號說明 1-2、70-71、100-101、1 0 0 0 - 1 0 0 2〜基板 3一4~半導體晶片 5-6〜導電凸塊

C:\Program Files\Patent\P1235. ptd 第11頁 五、發明說明（8) ^05^47 ~一 7 - 8〜配線 11-34、11’〜34’、41-64、111-134、111’-134，、 1 4 1 _ 1 64、1 4 Γ - 1 64’ 〜電極焊墊 80 ' 81 -DRAM 82、83〜端子 B卜B34 、B1’-B34’ 、B111-B134 、B111，-B134’ 、C1 C 1 ’ - C 3 4 ’、C 1 1 ；l - C 1 3 4、C 1 1 1，- C 1 3 4，、D 1 - D 3、D 1 ’ 晶片選擇電極焊墊（或通·孔電極焊墊） L1-L6、Ll〇〜内導電層 L12-L13~内導線 S1-S4 -介層洞内電極 S10-S11、S31-S34〜通孔内電極 較佳實施例之詳細說明 圖1為顯示依照本發明之疊層模組的第1實施例（ 切除立艘圊。圖1的疊層模組相當於一記憶體電路。 中，半導體晶片3、4分別是圖1〇的DRAM 80、81 。. 半導體晶片3、4係面向下安裝在基板j、2上。: 1 、2的母體是由絕緣體如陶瓷或玻璃所構成。將導^ 5如焊錫凸塊形成在基板1的各電極焊墊上，且將導1 6如焊錫凸塊等形成在基板2的各電極焊墊上，而基4 的連接經由導電-凸塊6執行。在將圖1的叠層模組面r 裝至一母板（未顯示）的時候，導電凸塊5作為外端子 端子的數量為24個。 C34、 D3’〜 )部份 在圖1 k板 ί凸塊 [凸塊 i之間 J下安 。外

C:\Program Files\Patent\P1235. ptd 第12頁 號 87117285

405247 一五、邊明說明(9) _ 圖2A顯示半導體晶片3所安裝的上基板1 ;圖μ顯示半 導體晶片4所安裝的下基板2，且它們分別為顯示導電凸塊 5、6被安裝之前的情況。基板丨與2具有相同的配線構造。 在圖2A中，在基板1的表面上形成：24個電極焊塾 11〜34，其連接至其上安裝有圖！之導電凸塊5的半導體裝 置3之端子（未顯示）；晶片選擇電極焊墊B1、B2，其連接 至電極焊墊11、12 ;通孔電極焊墊B3~m，其連接至電極 焊墊13〜34 ;與配線7，用來將晶片選擇電極焊墊β1、“與 通孔電極焊墊B3〜Mi連接到半導體晶片3之個別的端子/、 另一方面，在圖2B中，在基板2的表面上形成：以個 電極焊墊41〜64，其連接至其上安裝有圖}之導電凸塊6 半導體裝置4之端子（未顯示）；晶片選擇電極焊墊ci、 C2 ,其連接至電極焊墊41、42 ;通孔電極焊墊C3〜C24， 連接至電極焊墊43~64 ;與配線8，用來將晶片選#^極焊 墊Cl、C2與個別的通孔電極焊墊連接到半導體晶片4之 別的端子。 ^板1、2的電極焊塾u、12 (B1、B2)與電極 1捏執1、C2)為用於半導體晶片3、4之晶片選擇的電 且在疊層與封裝時將其它電極 連接至晶片選擇端子以外的端子上 此連接。電極谭墊】2 (B2)並未連接 谀 極谭墊42 (C2)並未連接至半導體晶片4。 且電 為何將其上放置導電凸塊5、6的電極焊墊與導雷焊執 _分離的原因是：改善導電凸塊如 第13頁 2000.01.28. 013 -月4曰 修正 五、發明說明（10) 等的放置性。 在圖2Α與2Β中’將通孔電極焊墊B3〜m與通孔電極焊 塾C3〜£14經由通孔電性連接至形成在基板1、2背面的通孔 電極焊墊B3’〜與(：3, (未顯示）。又，在其上放 置有導電凸塊5、6的基板1、2之電極焊墊U〜34與41〜64的 背面形成相同的電極焊墊n，〜34，與41，〜64，（未顯示）。、 類似於表面而將基板1背面上的電極焊墊Η，〜，分別 連接至背面上的晶片選擇電極焊墊Β1, 、Β2，與通孔電極焊 墊，且將基板2背面上的電極焊墊41，〜64，也分別 tn面上的晶片選擇電極焊塾、C2’與通孔電極谭 ^ 。於是，電極焊墊與通孔電極被成對形成在基 ί層、。表面與背面上，藉此可將基板用於疊層模組的任 導電凸塊6將下基板2表面上的電極焊塾41〜64 板！背面上的電極焊塾η，〜34,直接彼此連接。於是與上基 動半導體晶片3與4之間經由導電凸塊6的連接。、 在本實施例中欲使基板丨、2具有相 :二構形成在半導邀晶片3、4之晶片選擇電極 ，極焊⑽、以的下内層，提供一種:G 完成半導體晶片3 ' 4的㈣切“綠構乂 顯示在圖3與4中。 線構造的細部構造 圓3為圖1中之p部分放大的立體圖， 圖 之A-A連線的剖面圓。如圖3與4所 圓:片 極焊塾B2與相鄰之晶片選擇電極焊塾B1之背 第14頁 2000.01.28.014 405247 ----- 五、發明說明（11) s·〜 -------- 塾B〗’在基板1内部被彼此連接， 烊㈣與相鄰之晶片選擇電極焊塾? :選擇電極 Π，在基板2内部被彼此連接Λ塾C1之^面上的電極洋勢 更詳細的說，在圖3中，晶 層洞内電極S2、内導電㈣與介層洞擇電極二墊:2經由介 ，且再從電極焊㈣，經由二=至反 接至日曰片選擇電極捏執r] θυ 塊6連 .t, τ, V；： ：ΓΛ?Π ^ ^ 片選，至所選擇的半導體晶月4的ras:子將上'晶 ::選擇：極焊細是獨立於電極焊塾以之外的。 因此，上基板1的電極焊墊u 的端子，其係連接至半導體用作連接至母板 半導鍾晶片3的晶片選擇ΛΛ Α端子上’使得用於 的阳片選擇疋藉電極焊墊11所執行的。 :疋，as片選擇電極焊墊β】與Β2 係用來作為執行半導m3、4之 ，1與12) 力且此0 770 日曰片選擇的端子。 在基板2之内部形成與基 晶片選擇電極C2經由介層洞内電極二二 洞内電極S3連接至背面的電 ，等電層12與"層 =電極_是獨=;=2與之電外 線。施例中’基板2與電極焊塾。2的内配線是未使用的配 如圖4所示’基板i包含由第1 雙層構造。在第1層j A中，於、 斤構成的 極S2，且在第2居&、 後，形成介層洞内，電 在第2層18中，於開孔之後，形成介層洞内電極 HI Η C:\Prograin Files\Patent\P1235.ptd 第 15 (12) S1 ，並再形成内導電層L1。 基板2也如下得到：形成第1層1A與第2層IB，並將之 以相同於基板1的方法彼此疊層。 从* Γ:Γ述，在第1實施例中，基板1與2具有完全相同 ' 14使生產力鬲且產量增加。又，即使基板1、2 的位置相反，其功能將不會改變。因必匕，並不需要替換疊 層模組而可增進經濟效率。 f 5為顯示使用了二層基板之第2實施例的剖面圖。然 而 /、顯示晶片選擇電極焊墊部分的剖面。其它電極 焊塾的配線構造大致上與第1實施例者相同，故 其說明》 美柘it η:5、t η η其上安裝有半導體晶片（圖5中省略)的所有 ^ 1、1 0 0 2具有相同的構造。將晶片選擇電極 知墊Β卜Β3、C卜C3 'D卜D3形成在基板10〇〇、1〇〇1、1〇〇2 的表面上。又在其背面上，同樣地形成電極焊墊 B1 ’ 〜B3，、C1 ’ 〜。3，、D1 ’ 〜D3,。 的曰選擇電極焊墊之中’將位於最末端(左端) 的曰曰片選擇電極焊㈣' C1細連接至對應層的半導體晶 片的晶片選擇端子（DRAM晶片的RAS端子）上 例將導電凸塊5、6、6K形成在連接至電極焊㈣二、貫施 C1〜C3 'Ρ卜D3的不同電極焊墊上。 將晶片選擇_電極焊塾B2與C1經由内導電層u 内電極的兩端與導電凸塊6而彼此連接，並將晶片選擇電 極焊塾B3與D1經由内導電層L4、介層祠内電極的㈣、導 第16頁 C:\Program Files\Patent\P1235. ptd 405247 五、發明說明（13) 電凸塊6、電極焊墊c 2、内導電層L2與導電凸塊6K而彼此 連接。 個別的内導電層L1〜L6彼此獨立地朝向連接至半導體 晶片之晶片選擇端子（DRAM晶片的RAS端子）的晶片選擇電 極焊塾Cl、D1而延伸。 因此，將晶片選擇電極焊墊Bl、B2與B3個別連接至各 層基板之半導體晶片之晶片選擇端子（RAS端子）上。再 者，個別的基板中的配線構造是相同的《内導電層L3、 L5、L6並未在圖5之中使用。 在疊層模組的第1與第2實施例中，基板係雙層或三 層’但在進行N個（N為整數）半導體晶片的晶片選擇的情況 下’則使用N層構造的基板。在此情況下，晶片選擇電極 焊塾的數量與半導鳢晶片者相同為N個，將個別的晶月選 擇電極焊墊經由基板的内配線與上下基板之間的導電凸塊 而連接至所選擇的一半導體晶片的晶片選擇端子（如mam 的RAS端子）上。 具體來說，在N層疊起所形成的疊層模組中，垂直地 貫穿基板以彼此連接的電極（電極焊墊與通孔内電極）與1^ 個晶片選擇電極焊墊係形成於個別基板的表面上。由上算 起第i層（l$i<N，i為整數）基板之表面上的第1晶片選擇 電極焊墊係連接至位於鄰接之晶片選擇電極焊塾1背面上 的第2晶片選擇~電極焊墊。此連接係經由一内導線（導電 層）。在此情況下，該内導線係朝向連接至半導想老置 晶片選擇端子的晶片選擇電極焊墊（第1晶片選擇電~極焊

405242. 五、發明說明（14) 墊）所放置的方向而形成。又，第2晶片選擇電極 由一導電凸塊連接至由上算起第（i+1)層基板之 '、左 晶片選擇電極焊墊。於 上的 造的基板。 J在1"層使用具有相同配線構 刊面Γ，為而=照本發明之疊層模組的第3實施例的部份 」面圖，而圖7為沿著圖6之^連 例中，將背面導電層Ll0、L11形成在基板的在本實施 代圖3與4所顯示之實施例中的内導電川扣。 ⑹，）晶Λ選Λ電Λ焊墊B1 (⑴與其f面上的電極焊說 )之間並未形成通孔與介層洞。 【與12,、cr與41，、C2，與42，並無彼此連塾^與11、 曰月電極焊㈣連接至基板1之半導體晶片的 二速晶片選擇電極焊塾Β2經由通孔内電極 内導電層夂Γ Π極焊塾Β2,上。再將電極權，經由 擇焊墊1Γ、導電凸塊6與晶片選 =電極焊墊π連接至基板2之半導體晶片的晶片選擇端子 兩丰：：：ί片選擇電極焊墊81 ,類似第1實施例作為 兩+導體.晶片的晶片選擇外端子。

將基板2的晶片選擇電極焊墊C2經由通 接至背面上的電極焊塾。，，並再從背 J 反面：電極焊f41，，但此連接路徑並非用作晶片選擇。 在圖6與7所顯示之養層模組的情 上的基板彼此連接。在此叠層模組中，並未：該！：中: 第18頁 C:\Prograni Files\Patent\P1235. ptd _ ------------ tJ 9 ^ 丨§1年（βμ修正丨 1^二.二咕罐_8711^^^?年/月^^——Μ,-- 五、發明說明（15) υϋώίΓί 成導電層，故不需形成多層構造的基板，而造成以下優 點：可以低價且不增加厚度來形成。 圖8為顯示依照本發明之疊層模組的第4實施例的立體 圖’而圖9為沿著圓8之d -D連線的剖面圖。如此架構圖8所 顯示的疊層模組’以便將相同於圖1所顯示的電極焊墊 Β1〜;與c卜@之功能結合至形成有導電凸塊5、6的電極 焊墊中。 在圖9中’安裝有半導體晶片3的基板7〇表面上的電極 焊塾11、12與安裝有半導體晶片4的基板71表面上的電極 焊整*41、42為晶片選擇電極焊墊。其它的電極焊墊則經由 穿過基板70、71的導線而垂直地彼此連接。 内導線L12、L13作為取代圖4之内導電層LI、L2的部 分。在圖4中，晶片選擇電極焊墊與内導電層之間的連接 係藉由介層洞内電極所執行，但在圖9中，以内導線Ll2、 L1 3填充介層洞。 在本實施例中’並不在形成了導電凸塊5、6的電極焊 墊上形成如介層洞與通孔等孔洞，使得可以直接在電極焊 墊表面上形成導電凸塊5、6以減少電極焊墊的數量。 ^ 本發明的疊層模組並不侷限在所述實施例。舉例來 ， 安裝至基板上的半導體裝置並不侷限在基片，而可以 是以樹脂或陶瓷封裝的半導體封裝。 雖然在圖1中將半導體晶片3安裝在形成有導電凸塊5 的表，上，但亦可將半導體晶片3安裝在表面的反面上。 日曰片選擇電極}tp墊可放置在任何位置，只要它們彼此

五、發明說明（16) 鄰接即可。舉例來說，可將晶月選擇電 焊墊Β3、Β4的位置上。 纪化成在電極 :在本發明的實施例中，只要將位於Ν個晶片選 中最未端的第1晶片選擇電極（即β】與〗I 、C1與42)連接5 已安裝之半導體裝置（圖^中的3)的晶片選擇端子便 夠，而其它晶片選擇電極（圖3中的β2與】2)則是反 極（圖3中的ΒΓ與η，），1你於敝拉 電 ^ Ml a Η Μ ^ ^ ，、位於鄰接之日日片選擇電極相對 於第I日曰片選擇電極之反,面上。 之相對的基板（圖3中的2)的面側電極及與 川处η恭 的日曰片選擇電極（圖3中的C1與 4U彼此以導電凸塊（圖3中的6)連接便已足夠。 在此情況下，該晶片選擇電極可以是— 電極：腳。在電極引腳的情況下，則不 凸】墊： 外，電極引腳以外的導線亦可。 在本發明的實施例中，其女曰恭 Μ M ^ ^ λ，μ ^ 其匕3曰片選擇電極與位在晶片 # Μ # Μ 5,1 ^ J: .π 選擇電極之反面側上的反面侧 電極係：排列在基板内面的導線（圖3中的l 接。該導線可以具有任何形狀。 1 )連 依照本發明’如前所述，顯妹.所右装* 的配線構造，且生產力古Li然所有基板具有完全相同 二ΐ 蓋量增進。再者，即使基板 組且可增進經濟效率。不改變，使其不需替換憂層模 圓 棚 C:\ProgramFiles\Patent\P1235.ptd 第 20 頁

Claims (1)

1. _405247_ 六、申請專利範圍 1 . 一種疊層模組，由N層（N為2以上的整數）基板堆 疊而形成，在各基板上安裝有半導體裝置，該半導體裝置 具有依照一外部信號而被選擇的晶片選擇端子，上下之晶 片選擇端子彼此連接； 其特徵為 所有該等基板均具有相同配線構造， 該等基板具有彼此鄰接排列之N個晶片選擇電極，將N 個該晶片選擇電極中的第1晶片選擇電極連接至該已安裝 之半導體裝置的晶片選擇端子上，將其他晶片選擇電極連 接至位在該第1晶片選擇電極方向上鄰接之晶片選擇電極 之反.面側上的反面側電極，且 該反面側電極及與之相對的該基板的該晶片選擇電極 彼此連接。 2. 如申請專利範圍第1項所述之疊層模組，其中該 第1晶片選擇電極係位在N個該晶片選擇電極中最未端的電 極 其 組 模 層 叠 之 述 所 項 νΕϊ 該S 中内 板 基 該 在 列 LKr 以 係 極 電 側 第面 圍反 範該 利與 專極 請電 申擇 如選 片 3.晶 它 其 該 中 其 組 模 層 # 之 述 所 項 2 第 圍 範 利 。專 接請 連申 此如 彼 線4 導 的 該 之 .板 基 該 在 成 形 以 係 極 電 側 面。 反接 該連 與此 極彼 電線~ 擇導 選的 片上 晶側 它面 其反 該 中 其 組 模 層 疊 之 述 所 項 導 以 係 極 電 擇 選 片 晶 該 的 板 基 第該 圍的 範對 利相 專之 請與 申及 如極 5側 面 反

   C:\Program Files\Patent\P1235. ptd 第21頁 405247 以τ蹐專利範圍 --— 電凸塊彼此連接。 基板〜人，申請專利範圍第1項所述之桑層祺组，其中令 2包含多個電極’其連接至該半導體裝置之該晶片選摆 經由個別基板間之導電凸：：：；：：且將該穿過的電極 各基7板上：裝置由第1與第2 ”堆#而形成，在 邻产缺 置’該半導艘裝置具有依昭一外 此連接； 伴粕子，上下之明片選擇端子彼 其特徵為 ^第1與第2基板具有相同配線構造， 該第1基板包含彼此鄰接妯 將—晶片選擇雷極诖炷Λ 多 片選擇電極， 日日片選擇電極連接至該半導體裝置的晶 莫將另-晶片選擇電極穿過該第】基板擇 =經由―導線連接至位在該—晶片選擇電^ΛΛ 的反面側電極上，且 幻汉面側上 該反面側電極及與之相對 電極彼此以導電凸塊連接。 * | ^曰曰片選擇 & —種基板’用於由Ν _為2以上 2形成的叠層模組，各層基板上安裝有半 半導體裝置具有依昭一外邱尸％ 導體裝置，該 子； 卜μ唬而被選擇的晶片選擇端 其特徵為~ 該基板包含^罐為2以上的整數）晶片選擇電極，則

   C:\ProgramFiles\Patent\P1235.ptd 第 22 頁 六、申請專利範圍 個該晶片選擇電極中的第1晶片選擇電極連接至該半導體 裝置的晶片選擇端子，並將其它晶片選擇電極連接至位在 該第1晶片選擇電極方向上鄰接之晶片選擇電極之反面側 參 上的反面側電極。 . 9. 如申請專利範圍第8項所述之基板，其中該晶片 選擇電極係位在N個該晶片選擇電極中最未端的電極。 10. 如申請專利範圍第8項所述之基板，其中該其它 晶片選擇電極與該反面側電極係以排列在該基板内面的導 線彼此連接。 11. 如申請專利範圍第8項所述之基板，其中該其它 晶片選擇電極與該反面側電極係以形成在該基板之該反面 側上的導線彼此連接。

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