TW413896B - Manufacturing method for dual damascene structure - Google Patents

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Description

413896 4145twf.doc./008 A7 B7 五 又h 1ί .1 印 發明説明(I ) 本發明是有關於一種半導體元件之多重內連線 (Multilevel Interconnects)的製造方法,且特別是有關於 一種雙重金屬鑲嵌(Dual Damascene)結構的製造方法。 在半導體工業的發展中,元件運算速度的提昇一直是 各家必爭的要點,同時也是購買者選擇時的重要訴求。隨 著積體電路製程的快速發展,目前影響速度的因素中以導 線本身的阻値以及層間介電層的寄生電容大小最具決定性 的關鍵。其中,減少導線阻値之影響可以選用低阻値的金 屬材料,而改善層間介電層的寄生電容則可以採用低介電 常數的材料做爲多層金屬連線間的絕緣層。 典型的金屬內連線製程係在介電層中形成金屬插塞, 再於基底上形成於金屬插塞連接的鋁金屬導線。而雙重金 屬鑲嵌的技術係一種具有高可靠度及低成本的金屬線製造 技術,且其所使用之金屬內連線之材料並不受金屬蝕刻之 限制,因此此技術已廣泛應用於銅導線的製作1來降低導 線本身的阻値,進而提高積體電路元件的速度及品質。而 隨著元件高度積集化之後,以低介電常數之介電層製作雙 重金屬鑲嵌結構,已逐漸成爲半導體工業之金屬內連線製 程所採用的一種方式。 第1A圖至第1D圖爲習知一種雙重金屬鑲嵌結構之製 造流程的剖面示意圖。首先,請參照第1A圖,在已形成 有金屬層102的基底100上依序形成介電層104、蝕刻終 止層106與介電層108。接著,再於介電層108上形成一 層光阻層110,並以典型的微影成像技術將光阻層110圖 (t?l先閱讀背而之)i.意事項4填巧本5 )
*ST 本紙依尺度邊州屮阈网家棍彳(('NS )以叱枋(21〇Χ297公梦―) 413896 A7 4145twf.doc./008 _______B?_____ 五、發明説明(>) 案化,以用以定義介層窗開口的位置。 然後,請參照第1B圖,以光阻層110爲蝕刻罩幕, 蝕刻介電層1 08、鈾刻終止層1 06與介電層1 04,以形成介 層窗開口 112,裸露出金屬層102。接著,去除光阻層110, 再於基底100上形成另一層光阻層H4,並以典型的微影 成像技術將光阻層Π4圖案化,以用以定義溝渠的位置。 之後,請參照第1C圖,以光阻層114爲蝕刻罩幕., 蝕刻終止層108爲蝕刻終點,經由鈾刻程序在介電層108 中形成溝渠U6。其後,再去除光阻層114,並在溝渠II6 與介層窗開口 Π2中塡入金屬層118,以完成雙重金屬鑲 嵌結構之製作,如第1D圖所示。 隨著元件的高度積集化,位於兩金屬層之間的金屬層 間介電層(Inter-Meta丨Dielectric )所造成的寄生電容 (Parasitic Capacitance)問題愈形嚴重。因此,在深次微 米以下的製程中,多採用低介電常數的材料來做爲金屬層 間介電層,以減少寄生電容所衍生的電阻-電容時間的延遲 (Resistance-Capacitance Time Delay )效應。然而,一般 光阻所使用之材質屬於高分子材料,而常用之低介電常數 的介電材質亦多屬於有機高分子材料。因此’以上述之方 法,在光阻層Π0與光阻層114的顯影k程中’其所使用 之顯影液亦可能蝕刻介層窗開口 Π2所裸露的介電層 與介電層104,而破壞所形成之雙重金屬鑲嵌結構的的輪 廓,如第1B圖虛線120所示。 因此,本發明的目的就是在提供一種可以以低介電常 4 度璉州中掠嗖() Μ规柏(2ίΟΧ 297公犮) ("先聞讀背而之注意事項再4β本Κ ) 、-° 413896 4145twf.doc./008 五、發明説明(3 ) 數的介電材料製作雙重金屬鑲嵌結構的方法,可用以降低 電容效應,使製程適用於高度積集化的元件中,並可以避 免在光阻層的顯影過程中,介層窗開口其側壁之介電材料 遭受侵蝕,而使雙重金屬鑲嵌結構之輪廓遭受破壞的現 象° 根據本發明的目的,提出一種雙重金屬鑲嵌結構的製 造方法,此方法之簡述如下:在基底上形成第一層介電層、 蝕刻終止層、第二層介電層與硬罩幕層,接著,以微影成 像與蝕刻程序,去除部份硬罩幕層、第二層介電層、蝕刻 終止層與第一層介電層,以在其中形成介層窗開口。其後 在硬罩幕層上形成一層非共形之帽蓋層,以覆蓋介層窗開 口之頂部。之後,於非共形帽蓋層上形成一層圖案化的光 阻層,再以圖案化的光阻層爲罩幕,去除部份非共形的帽 蓋層、硬罩幕層與第二層介電層,以形成一溝渠。然後, 去除圖案化的光阻層與非共彤帽蓋層,再於基底上形成一 層導體層以塡滿介層窗開口與溝渠。最後,以化學機械硏 磨製程進行平坦化,以去除多餘的導體層。 依照本發明實施例所述,上述之帽蓋層的材質係可以 在光阻層的顯影步驟中避免遭受破壞者,由於此帽蓋層係 覆蓋介層窗開口的頂部,因此,在光阻層的顯影步驟中可 •以保護低介電常數之第一層介電層與第二層介電層,避免 其遭受顯影液之破壞,使介層窗開口可以保有原有的輪 廓。此帽蓋層可以以電漿增益型化學氣相沈積法形成,其 材質爲氧化矽、氮化矽與氮氧化矽其中之一。由於以電漿 5 氺紙认尺廋讳川+ KK1象―禮彳((’NS ) 規枯(210X297公犛) 对先間讀背而之注意事項"續寫本Η ) 訂 線 413896 4145twf.doc./008 五、發明説明(u) 增益型化學氣相沈積法所形成之沈積膜,其階梯覆蓋之因 素可以使其具有非共形的特性,使所形成之帽蓋層只覆蓋 介層窗開口的頂部,而不會覆蓋介層窗開口之內部與側 壁。因此,定義溝渠圖案後,位於介層窗開口頂部的帽蓋 層可以以乾式鈾刻輕易地將其去除。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂,下文特舉一較佳實施例,並配合所附圖式,作詳 細說明如下: 圖式之簡單說明: 第1A圖至第1D圖爲習知一種雙重金屬鑲嵌結構之製 造流程的剖面示意圖;以及 第2A圖至第2F圖爲依照本發明實施例一種雙重金屬 鑲嵌結構之製造流程的剖面示意圖。 圖式標記說明: 100、200 :基底 102、118 :金屬層 104、108、204、208 :介電層 106、206 :蝕刻終止層 1 10、1 14 ' 212、224 :光阻層 112、214 :介層窗開口 ' 116、226 :溝渠 202、230 :導體層 210 :硬罩幂層 216 :帽蓋層 6 ---------Ψ-------ir------^ ("先閱讀背而之注意事項再"ίζ?本頁)
JjfU私八度说用十网戌家棉彳((,NS ) W规栺(21〇〆297公釐

Claims (1)

  1. 經满部中央標率局貝工消費合作社印装 AS413896 S D8 4145twt',doc./008 _ 六、申請專利範圍 1. 一種雙重金屬鑲嵌結構的製造方法,包括下列步 驟: 在一基底上形成具有一介層窗開口的一介電層; 於該介電層上形成一非共形之帽蓋層,以覆蓋該介層 窗開口之頂部: 於該非共形帽蓋層上形成一圖案化的光阻層; 以該圖案化的光阻層爲罩幕,去除部份該非共形帽蓋 層與部份該介電層,於該介電層中形成一溝渠; 去除該圖案化的光阻層; 去除該非共形帽蓋層;以及 於該介層窗開口與該溝渠中塡入一導體材料。 2. 如申請專利範圍第1項所述之雙重金屬鑲嵌結構的 製造方法,其中該介電層之材質包括係具有低介電常數 者。 3. 如申請專利範圍第1項所述之雙重金屬鑲嵌結構的 製造方法,其中該介電層包括旋塗式高分子。 4. 如申請專利範圍第3項所述之雙重金屬鑲嵌結構的 製造方法,其中該旋塗式高分子係選自於Flare、SILK、 Parylene與PAE-II所組成之有機材料其中之一。 5. 如申請專利範圍第1項所述之雙重金屬鑲嵌結構的 製造方法,其中該非共形之帽蓋層的形成方法包括電漿增 益型化學氣相沈積法。 6. 如申請專利範圍第1項所述之雙重金屬鑲嵌結構的 製造方法,其中該非共形帽蓋層之材質係可以在該圖案化 (請先閲讀背面之注意事項再填寫本頁) 線 本紙張尺度逍用中國國家梂準(CNS) A4規格(210X297公嫠) 經濟部中央揉率局貝工消费合作社印*. 413896 ll --------------------- DS _’ I _ ------- - 六、申請專利範圍 之光阻層的顯影步驟中避免遭受破壞者。 7. 如申請專利範圍第6項所述之雙重金屬鑲嵌結構的 製造方法,其中該非共形帽蓋層之材質包括電漿增益型化 學氣相沈積法沈積之氧化砂 8. 如申請專利範圍第6項所述之雙重金屬鑲嵌結構的 製造方法,其中該非共形帽蓋層之材質包括電漿增益型化 學氣相沈積法沈積之氮化石夕。 9·如申請專利範圍第6項所述之雙重金屬鑲嵌結構的 製造方法,其中該非共形帽蓋層之材質包括電漿增益型化 學氣相沈積法沈積之氮氧化矽。 10·如申請專利範圍第1項所述之雙重金屬鑲嵌結構的 製造方法,其中去除該非共形帽蓋層的方法包括乾式蝕刻 法。 Π.—種在低介電常數之介電層中形成雙重金屬鑲嵌 結構的方法,包括下列步驟: 在一基底上形成一第一低介電常數介電層: 於該第一低介電常數介電層上形成一蝕刻終止層; 於該蝕刻終止層上形成一第二低介電常數介電層; 於該第二低介電常數介電層上形成一硬罩幕層; 於該基底上形成一第一圖案化光阻ji ; 以該第一圖案化光阻層爲罩幕,去除部份該硬罩幕 層、該第二低介電常數介電層、該蝕刻終止層與該第一低 介電常數介電層,以形成一介層窗開口; 去除該第一圖案化光阻層; 13 (請先聞讀背面之注意事項再填寫本頁) 訂 線 玉紙张尺度逋用中困國^搞率(CNS ) A4規格(210X297公釐__) 經濟部中央標隼局員工消費合作社印裝 13896 C8 D8 4 l4Stwf Hnr /HOS --- _, , - .. 六、申請專利範圍 於該硬罩幕層上形成一非共形之帽蓋層,以覆蓋該介 層窗開口之頂部; 於該非共形帽蓋層上形成一第二圖案化的光阻層; 以該第二圖案化的光阻層爲罩幕,去除部份該非共形 帽蓋層、部份該硬罩幕層與部份該第二低介電常數之介電 層,以形成一溝渠; 去除該第二圖案化的光阻層; 去除該非共形帽蓋層;以及 於該介層窗開口與該溝渠中塡入一導體材料。 12.如申請專利範圍第U項所述之在低介電常數之介 電層中形成雙重金屬鑲嵌結構的方法,其中該第一低介電 常數之介電層與該第二低介電常數之介電層包括旋塗式高 分子。 Π.如申請專利範圍第12項所述之在低介電常數之介 電層中形成雙重金屬鑲嵌結構的方法,其中該旋塗式高分 子係選自於Flare、SILK、Parylene與PAE-II所組成之有 機材料其中之一。 H.如申請專利範圍第11項所述之在低介電常數之介 電層中形成雙重金屬鑲嵌結構的方法,其中該非共形之帽 蓋層的形成方法包括電漿增益型化學氣彳目沈積法。 15.如申請專利範圍第11項所述之在低介電常數之介 電層中形成雙重金屬鑲嵌結構的方法,其中該非共形帽蓋 層與該硬罩幕層之材質係可以在該第一與該第二圖案化之 光阻層的顯影步驟中避免遭受破壞者。 ί請先閏讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家揉準(CNS ) Α4現格(210Χ297公釐) 經濟部中央棣率局員工消費合作社印策 413896 I 4i4Stwfdnr /nns_^ 六、申請專利範圍 16. 如申請專利範圍第15項所述之在低介電常數之介 電層中形成雙重金屬鑲嵌結構的方法,其中該非共形帽蓋 層之材質包括電漿增益型化學氣相沈積法沈積之氧化矽、 氮化矽與氮氧化矽其中之一。 17. 如申請專利範圍第11項所述之在低介電常數之介 電層中形成雙重金屬鑲嵌結構的方法,其中去除該非共形 帽蓋層的方法包括乾式蝕刻法。 18. —種開口的形成方法,適用於一基底,該基底上已 形成一低介電常數之介電層,該介電層中已形成一第一開 口,該方法包括: 於該介電層上形成一非共形之帽蓋層,以覆蓋該第一 開口之頂部; 於該非共形帽蓋層上形成一圖案化的光阻層; 以該圖案化的光阻層爲罩幕,去除部份該非共形帽蓋 層與部份該介電層,以於該介電層中形成一第二開口;以 及 去除該圖案化的光阻層。 19. 如申請專利範圍第18項所述之開口的形成方法, 其中該非共形之帽蓋層的形成方法包括電漿增益型化學氣 相沈積法。 20. 如申請專利範圍第18項所述之開口的形成方法, 其中該非共形帽蓋層之材質係可以在該圖案化之光阻層的 顯影步驟中避免遭受破壞者。 f n I n 装 n 訂 . 線 》 /1. (請先閱讀背面之注意事項再填寫本頁) 本纸浪尺度適用_國困家梯準(〇阳)八4规格(210\297公釐)
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW417249B (en) * 1997-05-14 2001-01-01 Applied Materials Inc Reliability barrier integration for cu application
JP2000150516A (ja) * 1998-09-02 2000-05-30 Tokyo Electron Ltd 半導体装置の製造方法
JP2000243831A (ja) * 1999-02-18 2000-09-08 Sony Corp 半導体装置とその製造方法
US6399478B2 (en) * 2000-02-22 2002-06-04 Sanyo Electric Co., Ltd. Method of making a dual damascene structure with modified insulation
JP2001308179A (ja) * 2000-04-25 2001-11-02 Sharp Corp 半導体装置の製造方法
TW447021B (en) * 2000-06-19 2001-07-21 United Microelectronics Corp Method for preventing photoresist residue in a dual damascene process
US6372653B1 (en) * 2000-07-07 2002-04-16 Taiwan Semiconductor Manufacturing Co., Ltd Method of forming dual damascene structure
US6562715B1 (en) 2000-08-09 2003-05-13 Applied Materials, Inc. Barrier layer structure for copper metallization and method of forming the structure
US6451683B1 (en) * 2000-08-28 2002-09-17 Micron Technology, Inc. Damascene structure and method of making
KR100460771B1 (ko) * 2001-06-30 2004-12-09 주식회사 하이닉스반도체 듀얼다마신 공정에 의한 다층 배선의 형성 방법
KR100430680B1 (ko) * 2001-06-30 2004-05-10 주식회사 하이닉스반도체 반도체소자의 금속배선 및 그 형성방법
US6488509B1 (en) 2002-01-23 2002-12-03 Taiwan Semiconductor Manufacturing Company Plug filling for dual-damascene process
US7253112B2 (en) 2002-06-04 2007-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Dual damascene process
KR100457044B1 (ko) * 2002-09-25 2004-11-10 삼성전자주식회사 반도체 소자의 제조 방법
US6995322B2 (en) * 2003-01-30 2006-02-07 Endicott Interconnect Technologies, Inc. High speed circuitized substrate with reduced thru-hole stub, method for fabrication and information handling system utilizing same
US7500950B2 (en) 2003-07-25 2009-03-10 Masimo Corporation Multipurpose sensor port
US7241682B2 (en) 2004-02-27 2007-07-10 Taiwan Seminconductor Manufacturing Co., Ltd. Method of forming a dual damascene structure
US7411279B2 (en) * 2004-06-30 2008-08-12 Endwave Corporation Component interconnect with substrate shielding
US7348666B2 (en) * 2004-06-30 2008-03-25 Endwave Corporation Chip-to-chip trench circuit structure
DE102004063264B4 (de) * 2004-12-29 2009-07-30 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Ausbilden elektrischer Verbindungen in einer Halbleiterstruktur
US7394154B2 (en) * 2005-09-13 2008-07-01 International Business Machines Corporation Embedded barrier for dielectric encapsulation
JP2007180493A (ja) * 2005-11-30 2007-07-12 Elpida Memory Inc 半導体装置の製造方法
US10188348B2 (en) 2006-06-05 2019-01-29 Masimo Corporation Parameter upgrade system
US7880626B2 (en) 2006-10-12 2011-02-01 Masimo Corporation System and method for monitoring the life of a physiological sensor
US20090032964A1 (en) * 2007-07-31 2009-02-05 Micron Technology, Inc. System and method for providing semiconductor device features using a protective layer
US20090061619A1 (en) * 2007-08-31 2009-03-05 Sang-Il Hwang Method of fabricating metal line
US20090191711A1 (en) * 2008-01-30 2009-07-30 Ying Rui Hardmask open process with enhanced cd space shrink and reduction
US8571619B2 (en) 2009-05-20 2013-10-29 Masimo Corporation Hemoglobin display and patient treatment
US8476168B2 (en) * 2011-01-26 2013-07-02 International Business Machines Corporation Non-conformal hardmask deposition for through silicon etch
US9859156B2 (en) * 2015-12-30 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure with sidewall dielectric protection layer
US12112984B2 (en) 2021-03-04 2024-10-08 Taiwan Semiconductor Manufacturing Company Limited Contact features of semiconductor devices

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
US5920790A (en) * 1997-08-29 1999-07-06 Motorola, Inc. Method of forming a semiconductor device having dual inlaid structure
US6057239A (en) * 1997-12-17 2000-05-02 Advanced Micro Devices, Inc. Dual damascene process using sacrificial spin-on materials

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