TW434802B - Method of manufacturing shallow trench isolation - Google Patents

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《348 ϋ 2 2015TWF.DOC/006 B7 五、發明説明(I ) 本發明是有關於一種元件隔離結構之製造方法,且特別 是有關於一種淺溝渠隔離結構之製造方法。 一個完整的稹體電路’通常是由成千上萬個元件所組成 的。爲了防止這些相鄰的元件發生短路(Short Circuit),必 須在這些相鄰的元件之間形成一絕緣層,作爲隔離元件之 用。一般除了使用區塽氧化龙(LOCOS)外,另亦可使用崖 溝渠鼠蘧法(shallow trench isolation, STI)來形成所需之元 件隔離結構。 經濟部中央揉率局貝工消费合作社印装 (請先聞讀背面之注意事項再填寫本莧) 第1A圖至第1C圖爲習知技藝淺溝渠隔離結構之製造 方法。請參照第1A圖,淺溝渠隔離結構之形成,首先於半 導體基底10依序形成一墊氧化層ll(pad oxide)及氮化矽層 12,再利用傳統微影蝕刻技術(photolithography),定義氮化 矽層Π及墊氧化層11,並蝕刻基底10,在基底形成一開 口 13,作爲隔離結構之溝渠,並可在基底開口處形成一襯 氧化層(liner oxide)。之後,於氮化砂層12及開口 13中沈 積一作爲隔離元件用之氧化物層,再以化學機械硏磨法 (Chemical Mechanical Polishing,CMP)平坦化此結構,而去 除多餘的氧化物層,則形成如第1B圖所示之氧化物15。 最後則去除氮化矽層12及墊氧化物層11,而完成如第1C 圖中之元件之隔離結構。 在上述提及之步驟中,去除墊氧化層11以濕蝕刻方法 進行,且以氫氟酸(HF)爲蝕刻溶液進行蝕刻,而在此等向 性(isotropic)蝕刻之進行下,與基底10鄰接之氧化物層15 表面極易因氫氟酸之浸蝕而過度蝕刻,形成溝渠側牆部份 3 本紙張尺度逍用中國國家揉準(CNS ) A4规格(210X297公釐) 434 3 0 2-.. 2015TWF.DOC/006 Α7 Β7 五、發明说明(\) 產生凹槽16。 此外,在溝渠結構區形成後,通常爲保護基底表面,會 在基底的表面形成一犧牲氧化物層,而在後續製程中,犧 牲氧化物層的去除同樣地使用氫氟酸進行,而此亦會引起 鄰接基底表面氧化物層之過度蝕刻。 而當半導體元件完成後,因過度蝕刻在鄰接基底表面之 氧化物層所形成的凹槽,將會累積電荷,進而降低元件的 臨限電壓(threshold voltage),產生一不正常的次臨限電流 (sub-threshold current),即爲所謂的“頸結”(kink)效應,而 降低臨限電壓及不正常次臨限電流的產生,將會降低元件 的品質,導致製程的產率減少,且因相對於元件區(active area)角落寄生 MOSFET(corner parasitic MOSFET)之形成, 更導致元件漏電的情況發生,故爲半導體製程中所不樂 見。 經濟部肀央揉準局貝工消费合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 有鑑於此,本發明的主要目的,就是在提供一種淺溝渠 隔離之製造方法,在濘渠氧化物里基底表面_鄰接供 較厚之氧化物層,以避免蝕刻製程進行時,產生氧化_ 度蝕的現象。藉此改善習知技藝中元件的頸結效應,以 及減少次臨限電流及寄生元件所造成的元件漏電問題,而 能更進一步提昇元件的效能。 爲達上述之目的,本發明提供一種溝渠隔離結構之製造 方法,製造方法包括下列步驟:首先在基底上依序形成一 墊氧化層及一罩幕層,接著定義罩幕層及墊氧化層,而在 罩幕層上形成一開口,其中,罩幕層側牆與罩幕層覆蓋住 4 本紙张尺度逋用中國困家揉準(CNS ) Α4规格(210Χ297公釐) 434302^ 經濟部中央榉準局員工消费合作社印製 201 5TWF.DOC/006 六7 B7 五、發明説明(3) 的基底表面形成一銳角,之後沿開口蝕刻基底,形成一溝 渠。在溝渠中塡入一絕緣層,使絕緣層表面不低於罩幕層 表面,且因罩幕層側牆與基底表面之角度關係,使形成的 絕緣層側邊具有一突出部份。之後再去除罩幕層,並以乾 蝕刻法去除部份墊氧化層,而在絕緣層側邊形成一間隙 壁,最後去除基底表面之墊氧化層,以形成淺溝渠隔離結 構。由於間隙壁之形成,使得溝渠絕緣I趄某底表面鄰接 處可具有較抗蝕刻製程的能力,藉此避免蝕刻製程進 行時,產生絕緣層過度蝕刻的現象。 爲讓本發明之上述和其他目的、特徵、和優點能更明顯 易懂,下文特舉一較佳實施例,並配合所附圖式,作詳細 說明如下: 圖式之簡單說明: 第1A圖至第1C圖係顯示一種習知技藝淺溝渠隔離結 構製造方法之流程剖面圖。 第2A圖至第2F圖係顯示根據本發明較佳實施例之淺 溝渠隔離結構製造方法之流程剖面圖。 第3圖爲第2D圖虛線框之放大圖。 第4圖爲第2E圖虛線框之放大圖。 其中,各圖標號與構件名稱之關係如下: 10、 20 :基底 11、 21 :墊氧化層 12、 22 :罩幕層 14、25:襯氧化層 I 5 本紙張尺度適用中菌國家橾牟< CNS ) A4说格(210X297公釐) (請先閲讀背面之注意寧項再填寫本頁) 經濟部中央標率局®C工消费合作社印裝 434302- 2015TWF.DOC/006 A7 B7 五、發明説明(y) 15、26 :絕緣層 27 :絕緣層之突出部份 28 :間隙壁 官施例 第2A圖至第2F圖所示,爲根據本發明一較佳實施例 之溝渠隔離結構製造方法之流程剖面圖。 請參照第2A圖。首先在基底10上形成一墊氧化層21, 再於墊氧化層21上形成一罩幕層22,例如以熱氧化法成長 墊氧化層21,沈積厚度約在200400埃左右,而罩幕層材 料22爲氮化矽,以化學氣相沈積法(CVD)沈積形成。 之後,則以微影蝕刻技術,蝕刻罩幕層22,在罩幕層 上形成一開口 23,暴露出部份的基底表面,而定義罩幕層 以不等向性(anisotropic)之乾触刻法(dry etching)進行,例如 爲電漿蝕刻法,若以氮化矽作爲罩幕層22之材料,則一合 適之混合氣體蝕刻物包括SF6、氦氣及氧氣定義後的罩幕 層22在開口 23部份形成逐漸變細的表面,且與罩幕層22 覆蓋住的基底表面形成一角度θ,Θ角爲銳角,而Θ角較佳的 角度範圍約在60°-90°之間。 請參照第2Β圖。接著,沿蝕刻後的罩幕層22所形成的 開口 23,繼續蝕刻墊氧化層21及基底20,而在基底20上 形成一溝渠24,例如以乾蝕刻法或反應性離子蝕刻法 (reactive ion etching, RIE)進行。其中,墊氧化層21則以一 氣體混合物包括chf3、氧氣及氬氣進行蝕刻,而基底之蝕 刻亦以RIE進行,以氯氣、氦氣、HBr及氧氣之混合氣體 6 本紙張尺度逋用中國國家揉準(CNS ) A4规格(210X297公釐) {請先閏讀背面之注意事項再填寫本頁) -裝- 434802 20 Ϊ 5TWF.DOC/006 A7 B7 五、發明说明(G) 進行,而溝渠之底部以SF6或He-02爲蝕刻物進行,可使溝 渠底部具有圓形之邊緣。 之後,在溝渠24的基底表面形成一襯氧化層25,例如 以熱氧化法形成,如第2C圖所示。接著,形成一較厚的絕 緣層覆蓋住溝渠24並延伸至罩幕層22表面,再回蝕刻絕 緣層,形成塡滿溝渠24的絕緣層26,且絕緣層26的表面 不比罩幕層22表面低。 其中,絕緣層材料例如爲氧化物,可以臭氧 TEOS(Tetra-Ethyl-Ortho-Silicate)或 TEOS 爲反應氣體,利 用CVD法沈積形成絕緣層,再經密化(densification)步驟, 則可得所需之絕緣層。或可以高密度電漿化學氣相沈積法 (HDPCVD)進行氧化物層之沈積,其可提供密度較高且品質 較佳之氧化物層。而回蝕刻則以化學機械硏磨法進行,其 中,以罩幕層22作爲CMP蝕刻之硏磨終止層。 經濟部中央樣隼局貝工消费合作社印策 {請先M讀背面之注項再填寫本頁) 請參照第2D圖。去除罩幕層Η,若罩幕層材料爲氮化 砂,則可以熱磷酸溶液之濕鈾刻法(wet etching)去除。而在 去除罩幕層22後,絕緣層26的表面會較墊氧化層21表面 略高’且由於之前罩幕層開口側邊爲一銳角,便得沈積絕 緣層與罩幕層鄰接時即有一角度的關係存在,因此原本與 罩幕層鄰接之絕緣層側邊會較基底中之絕緣層突出/而形 成絕緣層側邊之一突出部份27。 / 其中’第3圖爲第2D圖虛線框之放大圖,由第3圖中 可觀察到’高於基底表面的絕緣層26側邊明顯地較基底中 之絕緣層突出。 7 本纸張適用中_國家妹準(CNS >从胁(2丨0X297公釐) 4348 0 2 2015TWF.DOC/006 B7 經濟部中央樣準局貝工消費合作社印製 五、發明説明(έ)) 請參照第2E圖。接著,去除部份的墊氧化層21,而在 基底20表面留下一更薄之墊氧化層21a,例如以乾蝕刻法 蝕刻部份的墊氧化層。由於高於基底表面的絕緣層27側邊 較基底中之絕緣層突出,在以非等向性乾蝕刻法蝕刻墊氬 化層21時,絕緣物側邊的突出部份具有阻擋的作用,使得 絕緣物側邊的突出部份與墊氧化層21a間會形成一間隙壁 28 ° 其中,第4圖爲第2E圖虛線框之放大圖,而由第4圖 中可觀察到,在絕緣物側邊的突出部份27與墊氧化層21a 間形成的間隙壁28。 最後’再去除基底20表面之墊氧化層21a,例如以氫 氟酸溶液之濕蝕刻法進行,則完成如第2F圖所示之溝渠隔 離結構。而由於上述間隙壁之形成,使得溝渠與基底鄰接 處具有較厚之絕緣層。之後,可再以任何習知的技術,完 成積體電路元件。 本製造方法利用罩幕層形成時,與罩幕置表 面存在的角度關係,使隨後形成的絕緣麗星有二」則.邊裝出 篮閨,再以乾蝕刻法去除部份的墊氧化層,而在絕緣層側 邊突出範圍與墊氧化層間形成一.聞_歷._鐾。因此可在溝渠絕 緣層與基底表面鄰接處,提供較厚之氧化物層,以避免蝕 刻製程進行時,產生絕緣層過度蝕刻的現象。藉此改善習 知技藝中元件的頸結效應,以及減少次臨限電流及寄生元 件所造成的元件漏電問題,而能更進一步提昇元件的效 能。 8 $纸《:纽ii用中HB家轉(CNS )从狀(2丨Qx297公釐) 一 ' (請先閱讀背面之注意事項再填寫本頁) -絮- ,τ -J— J— · 434801 201 5TWF.DOC/006 _Β7 五、發明説明(η ) 雖然本發明已以一較佳實施例揭露如上,然其並非用以 限定本發明,任何熟習此技藝者,在不脫離本發明之精神 和範圍內,當可作各種之更動與潤飾,因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。 —;:----iA' ' 裝------I訂------^.VI (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印掣 9 本紙張尺度適用中國國家標準(CNS > A4規格(2丨0X297公釐)

Claims (1)

  1. ^ ^ .1 . 、 _ > - £: 201 5TWFI .DOC/002 第86〖 14837號專利範画修正本 8888 ABCD 々年令月名日修正/更丘,補光 修正日期89/4/6 經濟部智慧財產局員工消f合作社印製 六、申請專利範圍 1.一種淺溝渠隔離結構之製造方法,該製造方法至少 包括下列步驟: a.提供一基底; b_在該基底上依序形成一墊氧化層及一罩幕層; c. 定義該罩幕層及該墊氧化層,而形成一開口,其中, 該罩幕層側牆與該罩幕層覆蓋住之該基底表面呈一銳 角; d. 沿該開口蝕刻該基底,形成一溝渠; e. 在該溝渠塡入一絕緣層,其中該絕緣層表面不低於該 罩幕層表面,且該絕緣層側邊具有一突出部份; f. 去除該罩幕層; g. 去除部份該墊氧化層,在此過程中,該突出部分下方 之該墊氧化層會受該突出部分之阻擋而在該絕緣層側邊 形成一間隙壁;以及 h. 去除該基底表面之該墊氧化層。 2·如申請專利範圍第1項所述之製造方法,其中,在該 步驟d之後,該步驟e之前,更包括在該溝渠表面形成一 襯氧化層之步驟。 3. 如申請專利範圍第2項所述之製造方法,其中,該襯 氧化層以熱氧化法形成。 4. 如申請專利範圍第1項所述之製造方法,其中,該罩 幕層材料爲氮化矽。 5. 如申請專利範圍第1項所述之製造方法,其中,定義 該罩幕層以乾蝕刻法進行。 (請先閱讀背面之注意事項再填寫本頁) 裝 i5J_ -線( 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱)
    2015TWF1.DOC/002 第S6 1 1 4 83 7號專利範圍修正本 ABCD 修正日期89/4/6 六、申請專利範圍 6_如#請專利範圍第1項所述之製造方法,其中,該角 度大於60°。 7·如申請專利範圍第1項所述之製造方法,其中,該步 驟e更包括,在該溝渠及該罩幕層表面形成一絕緣層,與 回蝕刻該絕緣層的步驟。 8. 如申請專利範圍第7項所述之製造方法,其中,回蝕 刻該絕緣層以化學機械硏磨法進行。 9. 如申請專利範圍第8項所述之製造方法,其中,化學 機械硏磨法之蝕刻終點爲該罩幕層。 10. 如申請專利範圍第9項所述之製造方法,其中,該 絕緣層爲氧化物。 11. 如申請專利範圍第1項所述之製造方法,其中,該 步驟f中,去除該罩幕層以熱磷酸溶液之濕蝕刻法進行》 12. 如申請專利範圍第1項所述之製造方法,其中,該 步驟g中,去除部份該墊氧化層以乾蝕刻法進行。 13. 如申請專利範圍第1項所述之製造方法,其中,該 步驟h中,去除該基底表面之該墊氧化層以氫氟酸溶液之 濕蝕刻法進行。 (請先閱讀背面之注意事項再填寫本頁) .笨. 經濟部智慧財產局員工消費合作社印製 11 本紙张尺度適用中國國家揉率(CNS ) A4規格(210X297公釐)
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3087685B2 (ja) * 1997-06-04 2000-09-11 日本電気株式会社 半導体装置の製造方法
JPH1131742A (ja) * 1997-07-14 1999-02-02 Mitsubishi Electric Corp 半導体装置の製造方法
US6087243A (en) * 1997-10-21 2000-07-11 Advanced Micro Devices, Inc. Method of forming trench isolation with high integrity, ultra thin gate oxide
TW367577B (en) * 1997-12-30 1999-08-21 United Microelectronics Corp Manufacturing method for mixed components
US6054343A (en) * 1998-01-26 2000-04-25 Texas Instruments Incorporated Nitride trench fill process for increasing shallow trench isolation (STI) robustness
US6153478A (en) * 1998-01-28 2000-11-28 United Microelectronics Corp. STI process for eliminating kink effect
US6071793A (en) * 1998-02-02 2000-06-06 Chartered Semiconductor Manufacturing Ltd. Locos mask for suppression of narrow space field oxide thinning and oxide punch through effect
US5976948A (en) * 1998-02-19 1999-11-02 Advanced Micro Devices Process for forming an isolation region with trench cap
TW380297B (en) * 1998-03-17 2000-01-21 United Microelectronics Corp Manufacturing method for shallow trench isolation structure
US6037018A (en) * 1998-07-01 2000-03-14 Taiwan Semiconductor Maufacturing Company Shallow trench isolation filled by high density plasma chemical vapor deposition
US6274498B1 (en) * 1998-09-03 2001-08-14 Micron Technology, Inc. Methods of forming materials within openings, and method of forming isolation regions
US6372601B1 (en) 1998-09-03 2002-04-16 Micron Technology, Inc. Isolation region forming methods
US20030205192A1 (en) * 1999-01-19 2003-11-06 Tokyo Electron Limited Film forming method
US6080638A (en) * 1999-02-05 2000-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of thin spacer at corner of shallow trench isolation (STI)
US6686283B1 (en) * 1999-02-05 2004-02-03 Texas Instruments Incorporated Shallow trench isolation planarization using self aligned isotropic etch
TW530372B (en) 1999-03-09 2003-05-01 Mosel Vitelic Inc Shallow trench isolation process
US6191001B1 (en) 1999-08-25 2001-02-20 Lucent Technologies, Inc. Shallow trench isolation method
US6277710B1 (en) 1999-11-15 2001-08-21 Chartered Semiconductor Manufacturing Ltd. Method of forming shallow trench isolation
US6150234A (en) * 1999-12-16 2000-11-21 Vlsi Technology, Inc. Trench-diffusion corner rounding in a shallow-trench (STI) process
US6403492B1 (en) * 2001-02-02 2002-06-11 Advanced Micro Devices, Inc. Method of manufacturing semiconductor devices with trench isolation
US6534379B1 (en) * 2001-03-26 2003-03-18 Advanced Micro Devices, Inc. Linerless shallow trench isolation method
US6723646B2 (en) * 2002-01-25 2004-04-20 Macronix International Co., Ltd. Method for controlling and monitoring a chemical mechanical polishing process
US6734766B2 (en) * 2002-04-16 2004-05-11 Com Dev Ltd. Microwave filter having a temperature compensating element
US7098141B1 (en) 2003-03-03 2006-08-29 Lam Research Corporation Use of silicon containing gas for CD and profile feature enhancements of gate and shallow trench structures
JP2016018937A (ja) * 2014-07-10 2016-02-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3311044B2 (ja) * 1992-10-27 2002-08-05 株式会社東芝 半導体装置の製造方法
US5433794A (en) * 1992-12-10 1995-07-18 Micron Technology, Inc. Spacers used to form isolation trenches with improved corners
KR0151051B1 (ko) * 1995-05-30 1998-12-01 김광호 반도체장치의 절연막 형성방법
US5801082A (en) * 1997-08-18 1998-09-01 Vanguard International Semiconductor Corporation Method for making improved shallow trench isolation with dielectric studs for semiconductor integrated circuits

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