TW480397B - Secure memory - Google Patents

Description

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五 '發明說明（1) 發明背i 1 ·發明領域 概略而言本發明係關於安全快閃記憶體儲存裝置，特別 係關於一種使用加密確認真實性確保安全讀及寫存取至一 快閃記憶體陣列之系統及方法。 2 ·相關技術之說明 、’’罔際網路的出現以及不斷增加的電腦間互聯網路已經讓 使用者可存取遠端大量資訊。同時也造成儲存於電腦記憶 體的有價值的資料可由遠端使用者攻擊及訛用。例如具有 中等複雜度的駭客可有效改變程式規劃快閃記憶體，該快 閃記憶體可能儲存電腦的BI0S或前置啟動功能。為了解決 此等攻擊，已經發展出多種加密系統及演算法來確保唯有 經過授權的使用者才可更動儲存於記憶體的資料。 t加i展亦去例如ΜΑ或j)SA公錄/密餘加密要求使用 者提=一數位憑證，一遠端使用者被授權由本地電腦的記 憶體讀或寫之前，該數位憑證必須經過確認真實性。於遠 ，電腦:本地電腦或二電腦執行一程式通常可執行此種真 只〖生確^ 為了執行真貫性確認，程式發送來回於遠端電 腦與本，電腦間，或全部處理皆於其中一部電腦執行。 「當真實性1認資訊在電腦間傳送時，真實性確認資訊被 「駭客」所瞄準。即使僅於本地電腦執行真實性確認，於 本地電腦執行的程式也產生外部活動，該外部活動也會被 駭客瞄=。結果駭客可有效改變程式規劃記憶體，在處理 中取/肖女王控制以及任何先前正在執行的基於軟體的安全

--^— 策 發明說明（2) ----—— :ΐ直f此加密以及真實性確認必須以可限制或免除駭客 被1ΐ貫性確認資訊的方式進行因而確保記憶體資料不合 破延端訛用或攻擊而安全性。 叶小曰 發男」^丄、 微處理器 實性確認而 涊，試圖接 閃更新」的 的程式規劃 簡言之， 體用以接收 信號其指示 電源，一密 的加密數位 應判定真實 至密碼引擎 號及電源信 引擎產生安 未摩馬合至記 本發明之 法，包括一 施，包含下 包括至少一 作及一電源 韌體之安全 更新至一記 取至記憶體 軟體無法未 或記憶體的 與本發明符 包括至少一 於記憶體進 碼引擎耦合 憑證，確認 性而產生一 及記憶體用 號中之至少 全信號，則 憶體。 又一特徵方 記憶體及一 列步驟：於 加密數位憑 ^號其供給 記憶體儲存 憶體陣列。 陣列例如改 有適當密碼 寫致能信號 合 > 致，一 加密數位憑 行操作，及 至記憶體用 接收的數位 安全信號， 以響應安全 一信號至記 致能信號及 面，一種保 密碼引擎且 記憶體接收 證、一致能 記憶體電源 裝置中，可 使周此種密 寫記憶體内 憑據而獲得 〇 種積體電路 證的資料資 一電源信號 以接收含括 憑證的真實 以及第一控 信號選擇性 憶體，其中 電源信號中 全一記憶體 係於一積體 資料資訊， 信號其致能 ;一密碼引 使用密碼真 碼真實性確 容例如「快 接取記憶體 包含一記憶 訊，一致能 供給記憶體 於資料資訊 性，以及響 制邏輯搞合 耦合致能信 若未由密碼 之至少一者 之安全之方 電路上實 該資料資訊 於記憶體操 擎證實接收

480397 五、發明說明（3) 到的數位憑證的真實性；響應判定真實性產生一安全信 號；以及響應安全信號選擇性耦合至致能信號及電源信號 之至少一者至記憶體，其中若未產生安全信號，則致能信 號及電源信號中之至少一者未耦合至記憶體。 圖式之簡單說明 圖1為根據本發明之安全快閃記憶體之方塊圖。 圖2為根據本發明之安全更新快閃記憶體之處理之流程 圖。 圖3為根據本發明於一安全快閃記憶體確認真實性處理 之方塊圖。 較佳具體實施例之詳細說明 本發明將於特定實施例之内容說明」，但本發明絕非意圖 囿限於此。 根據本發明之安全快閃記憶體中，嵌置的密碼引擎可用 來證實基於軟體的以作業系統為主的密碼引擎的真實性。 經由耦合確認真實性能力至支援安全快閃記憶體的平臺， 信任鏈直接移動至系統積分器及/或直接設備製造商（OEM) 的掌控，其更可處理快閃記憶體組件的更新。密碼引擎 (及其微碼）於快閃記憶體陣列整合可於極高速電路 (VHSIC)硬體描述語言（VHDL)層面進行，當如此整合時可 共用同一積體電路（1C)外殼。 圖1為根據本發明之安全快閃記憶體1 0 0之方塊圖。如圖 1所示，安全快閃記憶體1 0 0包括快閃記憶體陣列1 0，密碼 引擎2 0、第一開關4 0及一第二開關控制5 0。快閃記憶體1 0

O:\64\64836.ptd 第7頁 480397 五、發明說明（4) 及密碼引擎2 0接收位址線及資料線。位址線及資料線的數 目可改變且隨安全快閃記憶體1 〇 〇實施的特定系統而定。 圖1中位址線表示為3 2位元而資料線示為8、1 6或3 2位元。 可用於執行本發明之VHDL密碼引擎係由Greg 1^2111丨61^231^等人，第5,764,762號專利案，專利名稱「内 容計量系統」揭示。此種内容計量系統係採用K e i t h Klemba等人，第5, 6 51，0 68號專利案，發明名稱「國際密 碼架構」。二案皆併述於此以供參考。 密碼引擎2 0包括密碼引擎控制邏輯2 2、韌體2 4、 RAM2 6、ROM28及處理器或CPU 30。密碼引擎控制邏輯22例 如可由邏輯電路聚集體形成，邏輯電路例如邏輯閘、算數 邏輯單元（ALUS)及其他業界人士已知的電路。密碼引擎控 制邏輯22可於VHDL具體表現且插入任何特殊應用積體電路 (AS I C )核心内部。密碼引擎控制邏輯2 2可執行業界人士已 知的業界標準密碼演算法例如Tr iple DES、RSA及DSA。當 試圖寫至已經被證實真實性的快閃記憶體陣列1 〇時，由密 碼引擎控制邏輯2 2與安全線6 0產生安全信號。 韌體24儲存由CPU 30執行的微指令集合，指示密碼5丨擎 控制邏輯2 2進行解密及確認真實性，且可實施作為非揮發 性儲存裝置例如NVRAM、ROM、PROM或EPROM。韌體24的微" 指令形成一程式使用公鑰演算法例如D S A具體表現例如基 於餘的密碼系統。R 〇 Μ 2 8為密鑰儲存裝置可接取密碼引擎 控制邏輯22，但無法由密碼引擎20外側存取。R〇M 28對執 行安全快閃記憶體1 〇 〇之電腦系統儲存一獨特的數位憑

O:\64\64836.ptd 第8頁 480397 五、發明說明（5) 證。此數位憑證較佳於安全快閃記憶體i 0 0製造時置於r〇m 2 8。若勃體2 4之微指令具體表現一執行公输演算法如s a 之程式，則此數位憑證表示公鑰/密鑰對的密錄。 雖然勃體2 4及R 0 Μ 2 8於圖1顯示為分開元件，但須瞭解 二者可具體表現於同一非揮發性儲存裝置。結果儲存於動 體2 4的微碼也無法由密碼引擎2 〇外側存取。 快閃記憶體陣列1 0較佳為非揮發性記憶體儲存裝置例如 PROM、EPR0M或EEPR0M。其可儲存執行安全快閃記憶體1〇〇 之電^系統使用的資料及資訊。例如快閃記憶體陣列1 〇可 儲存電腦系統使用的BIOS或其他前置啟動資訊來啟動其作 業系統。快閃§己憶體陣列1 0 0的大小可改變，但通常可為 一的某種倍數例如8百萬位元。 ' 如圖1所示’快閃記憶體陣列通常配置有電源線Vpp 7〇、貧料線15、位址線25、寫致能線8〇以及其他可拉到連 接接腳的線（圖中未顯示）。寫致能線8 〇路由通過第二開 控制50 ’ VPP線70路由通過第一開關控制4〇。二開關控制 根據安全信號線60係由密碼引擎控制邏輯 ，控制5。例如可執行為—AND閘，該閘久輸二/收 iLm信號，及於另一輸入端接收來自密碼引擎控制 k輯22輸出的安全信號。vpp信號路由通過其中的第一 =㈣例如可實施為電源M〇sm ’作為飽和開關其可供 ”記憶體陣列10於程式規劃期間 引擎控制邏輯22產生/主張安全信號，否動則而二致除 月“!80及VPP線70的信號不會被閘控至快閃記憶體陣列

480397 五、發明說明（6) 1 〇。結果快閃記憶體陣列丨〇無法未經主張安全信號而被改 變程式規劃亦即被寫入。 密碼引擎控制邏輯22唯有於進行適當真實性確認時，才 透過貢料匯流排及控制協定響應適當數位憑證的提出而產 生安全信號。經由適當提出數位憑證，寫入致能線8〇及 VPP線70被主動化，因而有效對使闬者呈現正常快閃記憶 體陣列1 0。若未呈現此種憑證亦即呈現訛誤的憑證，則寫 入致能信號及VPP信號至快閃記憶體陣列丨〇的閘控動作不 會發生，如此避免快閃記憶體陣列丨〇的内容改變。 、如此形成一種鎖定快閃記憶體陣列，其内容唯有於執行 適當憑證時才可被解除鎖定。此外除了密碼引擎2〇本身 外，於平臺上無須任何微處理器或其他運算實體的運作。 ί f電瞬間開始以及在控制實體系統M〇S或動體有機 A I執行之前可確保控制實體的安全。經由適當鎖定快 請0的内容，唯有於軟體已經提出適當憑證，

二广楗出給女全快閃記憶體丨00且證實憑證的直 進行更新。 一貝丨王习J 殼=ΐ Ϊ性的確認係、在快閃記憶體陣列1G及㈣引擎2 〇外 °進行，因此並無任何可被駭客所「瞄準」的外部 i如此安全快閃記憶體丨0 0極為安全。 〇彳 操=2為根據本發明之快閃記憶體之操作方塊圖。於正常 处:，快閃記憶體陣列1 〇類似標準快閃ROM被供電、致 二；ΐ代；若體陣列被寫入因而目前的内容被 代π 正吊作業被變更。首先，控制實體之欲改 五、發明說明（7) 麦私式規劃安全伊 " 〜" - 式或系蛛藉由嘗試寫=體100的快閃記憶體陣列u 驟205)。命瞼餘作業而定址快閃記愔 處理同等；=項程式係就寫入作列10(步 障列“的程式形成一：；例如讀•。然後定址快閃= 作業（步驟210)。為Ί登’該憑證係對應於；；入 =實體的公二二作業内容t 示：、：ί傳Ϊ給ΐ全快閃記憶體100(早步驟加2Γ5,。的數位憑 之所有二驟需於安全快閃記憶體1 0 0外部執〜如圖2所 後步驟皆係於快閃記憶體1。〇内:二後文討論 法來解密挺你5|丨/擎使儲存物體24的加密演算 使用控制實體公鑰加 例如右憑逢已經 ROM 28。_ θ $ < 1 貝j J以在鑰解社、，密鑰可儲存於 確認其真：：;：被解密，引擎20證實解密的憑證或 ^ ^22 ；, ； L ^ ^ ^ ^ ?，^ ^ #，] 作的格4 2 讯疋否為相干性執行。例如程式規劃操 位元圖ί ΐ 2包括若干可由密碼引擎控制邏輯2 2確認的 q樣來決定解密資訊是否真實。 之;#為m根據本發明之安全快閃記憶體中真實性確認處理 視是否有任:貝料外加至位址線及資料線時，此等旅被監 如此笪地Ϊ何指令存取快閃記憶體陣列1 0的一個位置。例 S少。令深破臣七、 合成為封勺 < 現舅料位元組（步驟3 0 5 )。然後位元組被集 ^ '匕（步驟3 1 0 )。集合例如可使用簡單協定基於位

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若封包無效例如若在某 性確認處理返回步驟 五、發明說明（8) 元流的字元定界標及檢查和進行 一段字元無法找到定界標，則真實^ 若封包有效，則密碼引擎2 方式解密封包（步驟315)n Λ 驟225之相同 性，例士 ^ + 發平，則封包被解密時具有相干 封包則J: 類似έ功能碼以及若干額外參數的標準介 包為相干性。若封包為非相干性，則封包被忽

驟305 憶體陣列10保持安全’真實性確認處理返回歩 f人/_4匕為相干性，則封包被語法剖析而解碼含於封包的 二二:驟32〇)。若指令為無效則處理再度返回步驟305。 二t二令為有效則執行指令（步驟3 25 )。被執行的指令例 # \ 取快閃記憶體陣列1 0 (步驟3 3 0 )。另外，被執行 、才曰:可為禁能存取至快閃記憶體陣列丨〇 (步驟3 3 5 )。當 决閃。己憶體陣列丨〇被致能時，如業界已知，使用標準快閃 記憶體陣列10程式規劃協定重新程式規劃。

=頭參考圖2，若對應解密寫入作業的解密憑證被證實 〔、貝。性’例如由圖3的處理證實真實性，則密碼引擎控制 邏輯22於安全線6〇上產生信號（步驟235 )。主張安全線6〇 ^此馬入致能線8 〇上寫入致能信號透過第二開關控制5 〇與 安全寫入致能線8 5而被閘控至快閃記憶體陣列1 〇 (步驟 240 ) °此外，第一開關控制4〇允許經由安全電源線νρρ線 75響應安全線6〇的主張而允許電源信號肝？進入快閃記憶

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f陣列10(步驟24 5 )。使用安全電源線VPP及安全寫入致能 ^旎閘控至快閃記憶體陣列1 〇，快閃記憶體陣列丨〇的内^ 係根據解密後的寫入操作更新（步驟2 5 〇 )。特別解密後寫^ 入作業係作為提供於位址線及資料線上的資料而呈現終… 閃記憶體陣列1 〇。 n a解遂、後的憑證未由密碼引擎控制邏輯2 2證實真每 唑，目|丨密碼引擎控制邏輯22未主張信號與安全線6〇f步只 結果第一間關溫絡/1 n h rm兩、β ^ ^ 了了 " 2sqw w ；；于t們避科“禾王張信號與安全線60(步驟 pe 。結果第一開關邏輯40封阻電源信號VPP的閘控至体 體陣列10(步驟260 )，第二開關邏輯5〇封阻寫入致 快門能信號閘控至快閃記憶體陣列10，則 、雖^思_ Ϊ列1〇的内容無法被更新（步驟270)。 、 術也Γ!Ξ:ΐ:特別目標鎖定快閃記憶體裝4，但該技 線、電+ ^节” τ 5己憶體物件或其他記憶體電路例如I/O 崞。〇晶片的暫存器排組或特定平臺上的 瞭解= 體實施例係針對寫入作業的保護，伸須 讀;適應於阻止任何類型未經授權的動作例： 非：KG 之說明係供舉例說明之用。絕 文教示且由本#明：~ =於揭示的精確形式。鐘於前 說明此等具體實施例：：種修改及變1。選擇及 來使業界人士可利用本發原理以及實際應用 合特定預期用途、夕種不同具體實施例以及適 的夕種修改。本發明之範圍係由隨附之申

第13頁 480397 五、發明說明（ίο) 請專利範圍及其相當範圍所界定。

null 第14頁

Claims (1)

1. 480397 六、申請專利範圍 1. 一種積體電路，包含： 一記憶體用以接收資料資訊，包括至少一加密數位憑 證，一致能信號其致能於記憶體上執行的作業，及一電源 信號其對記憶體供給電源； 一密碼引擎，密碼引擎耦合至記憶體用以接收含括於資 料資訊的加密數位憑證確認接收得的數位憑證之真實性， 以及響應決定真實性而產生一安全信號；以及 第一控制邏輯，第一控制邏輯耦合至密碼引擎及記憶體 用以響應安全信號，選擇性耦合致能信號及電源信號之至 少一者至記憶體， 其中若未由密碼引擎產生安全信號，則致能信號及電源 信號中之至少一者為耦合至記憶體。 2 .如申請專利範圍第1項之積體電路，其中第一控制邏 輯包括一邏輯閘，其接收安全信號及致能信號，以及響應 安全信號耦合致能信號至記憶體。 3. 如申請專利範圍第1項之積體電路，其中第一控制邏 輯包括一電晶體用以響應安全信號，選擇性耦合電源信號 至快閃記憶體。 4. 如申請專利範圍第1項之積體電路，其中第一控制邏 輯包括一邏輯閘，其接收安全信號及致能信號，以及響應 安全信號而耦合致能信號至記憶體，以及包括一電晶體用 以響應安全信號而選擇性耦合電源信號至記憶體。 5 .如申請專利範圍第1項之積體電路，其中密碼引擎包 括R 0M用以儲存用於確認加密數位憑證之真實性的一本地

   O:\64\64836.ptd 第15頁 /、、申清專利範圍 數位憑證。 - 一6牛ί:?專利範圍第5項之積體電路，其， 以==;實：?使用本地數位 一 H申請專利範圍第6項之積體電路，其中 直二SI第二控制邏輯3羯以於確認接收得^ 真貝性時產生安全信號。 ,Λ如申請專利範圍第1項之積體電路，進- 微·合密碼引擎，用以儲存由密石』 p曰？而確認接收得的數位憑證之直實性。 理哭f:請專利範圍第8項之積體電路，進- 之微指令，以及其於拈 執仃存於非揮潑 收得二： 行的微指♦，指示密确 怃件的數位憑證之真實性。 =.Λ申請專利範圍第1項之積體電路，其中 陕閃記憶體陣列。 ，、τ u·—種保全一記憶體之安全性之方 勺 :驟密碼引擎且係於—積體電路上執行，：方 渴：記2體接收資料資訊’資料資訊包括至少 二致能信號其致能於記憶體上執行的作 源^唬其對記憶體供給電源； =密碼引擎確認接收得的數位憑證之真 曰應真實性的確定產生一安全信號；以及^、 密碼引擎進 s證解密且確 密碼引擎進 數位憑證之 步包含非揮 丨引擎使用的 歹包含一處 性之記憶體 引擎確認接 記憶體為一 &一記憶體 法包含下列 一加密數位 業，及/電

   480397 六、申請專利範圍 響應安全信號，選擇性耦合致能信號及電源信號中之至 少一者至記憶體， 其中若未由密碼引擎產生安全信號，則致能信號及電源 信號中之至少一者為耦合至記憶體。 1 2.如申請專利範圍第1 1項之方法，其中選擇性耦合步 驟包括響應安全信號而耦合致能信號及電源信號至記憶體 之子步驟。 1 3.如申請專利範圍第11項之方法，其中確認真實性步 驟包括儲存一本地數位憑證於一 ROM，該ROM可由密碼引擎 存取而確認被加密的數位憑證真實性之子步驟。 1 4.如申請專利範圍第1 3項之方法，其中確認真實性步 驟進一步包括使用本地數位憑證且確認接收得的數位憑證 真實性之子步驟。 1 5.如申請專利範圍第1 4項之方法，其中產生步驟包括 當接收得的數位憑證的真實性經過確認時產生安全信號之 子步驟。 1 6.如申請專利範圍第1 1項之方法，進一步包括儲存微 指令於記憶體之非揮發性記憶體，該微指令由密碼引擎用 以確認接收得的數位憑證之真實性之步驟。 1 7.如申請專利範圍第1 6項之方法，進一步包含執行儲 存於非揮發性記憶體之微指令之步驟，以及基於被執行的 微指令指示密碼引擎確認接收得的數位憑證之真實性之步 驟。

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