TW480486B - Semiconductor memory device having pipe register operating at high speed - Google Patents

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TW480486B
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480486 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（ 發明範疇 本發明係關於一種半導體記憶裝置；更特定地説，係關 於一種同步半導體記憶裝置，具有一管線暫存器，使用一 管線結構在南速儲存及輸出資料ύ 先前技藝説明 在一讀取操作中，一同步記憶裝置暫時儲存資料到一暫 時儲存單元，然後在與一外部時脈同步的情況下透過一資 料輸出腳位而輸出資料。此暫時儲存單元稱爲一管線暫存 器。 圖1所示爲一具有習用管線暫存器的一同步記憶裝置的 架構圖。 請參考圖1，同步記憶裝置包含複數個管線暫存器，每 個皆耦合至4對整體I/O線及互補整體1/0線。藉由結合、4對 的信號，即產生一通用預校信號PFETCH [ 〇: 2]。管線暫存 器耦合於8條整體I/O線及互補整體1'/0線，其由一鸯體預校 信號PFETCH [0:2]所共同控制。 如圖1所示，一預校信號產生器1〇〇,其耦合於4對整體 I/O 線及互補整體 I/O 線 GIO<4>，Gl〇Z<4>，GI〇<5> f GIOZ<5>，GIO<6>，GIOZ<6> , GIO<7：>，GI〇z<7>。 一預校信號產生器110,其耦合於4對整體I/〇線及互補整 體 1，0 線 GIO<12>，GIOZ<12>，GI0<13>，Gi〇z<13>t GIO<14>，GI〇Z<14〉，Gl〇<l5>，GI〇z<15〉。管線暫存器 120到127係個別耦合於整體I/0線及互補整體1/〇線GI〇<〇> 及 GIOZ<0〉，010<1：>及 Gi0Z<1>，〇1〇<2>及 GI〇z<2>， -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 線 經濟部智慧財產局員工消費合作社印製 480486 A7 _____B7____ 五、發明說明（2 ) GIO<3> 及 GI〇Z<3>，GIO<4> 及 GIOZ<4>，GIO<5> 及 GIOZ<5>，GI〇<6>及 GIOZ<6〉，GIO<7>及 GIOZ<7>，並由 預校信號產生器100接收整體預校信號PRETCH [0: 2]。 管線暫存器128到135，則個別地耦合於4對整體I/O線及 互補整體 I/O 線 GIO<8> 及 GIOZ<8>，GIO<9> 及 GIOZ<9>， GICK10〉，GIOZ<10>，GI0<11>，GI0Z<11>，GIO<12>， GIOZ<12>，GIO<13>，GIOZ<13>，GIO<14>，GIOZ<14>，
- I GIO<15〉，GI〇Z<15〉，並由預校信號產生器110接收整i體 預校信號PRETCH [0:2]。 資料輸出緩衝器136到151係個別地耦合於管線暫存器120 到135的輸出端。 一管線計數器160產生一管線計數信號POCNT到管線暫 存器128到135。此時，資料輸出係由管線計數信號POCNT w 控制。 在如此的同步記憶裝置中，每一個整體I/O線及互補整;體 I/O線上的資料皆由於其負載不同而有不同的偏斜。因此， 整體預校信號PFETCH[0:2]的脈衝寬度必須加寬到整體I/O 線及互補整體I/O線之間的偏斜量。 如此一來，習用的同步記憶裝置很難在高速之下閂鎖資 料到管線暫存器，如果此預校信號PFETCH[ 0:2]其有一寬 的脈衝寬度。 圖2所示爲習用管線暫存器的電路圖。此習用管線暫存 器包含3個儲存單元200，210及220。 如圖2所示，因爲習用管線暫存器根據一清除信號CL1而 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） L·___—I1III11I1 - I 1 I I I I 1 · I I--— II (請先閱讀背面之注意事項再填寫本頁)___ 480486
經濟银智慧財產局員工消費合作社印製 五、發明說明（3 〉月除儲存在儲存單元200 ψ & '^· φι w〜 早200中的負料，增加了循環時間，所 很難在同步記憶裝置中高速運作。 fejjl 結— — 因此’本發明的目的即在於提出一種具有一管線暫存器 山同步圯憶裝置’卉使用一管線結構而在高速下儲存及輸 出資料。 &根據本發明的角纟，其提供_種用於半導體記憶裝置的 i線暫存器’纟中該半導體記憶裝置包含整體輸入/輸出 (I/O)線，互補整體1/0線，即管線暫存器，耦合於該整體 UO、、泉及該互補整體1/0線，用以偵測載入到該整體"〇線及 互補整體I/O線的資料，並儲存資料，該管線暫存器包含·· 一資料偵測單元，其耦合於該整體I/Q線及互補整體"〇 線’用以偵測是否有資料載入到整體1/0線及互補整體1/〇 線；一控制信號產生單元，用以感測載入到整體1/(3線及互 補正m I/O線上的資料邊緣，而產生一上昇邊緣感測信號， 及一下降邊緣感測信號；以及複數個儲存單元，用以根據 一重置信號，下降邊緣感測信號及上昇邊緣感測信號，而 儲存載入到該整體I/O線及該互補整體1/〇線上的資料，並 根據由該管線計數裝置輸出的管線計數信號來輸出資料。 軋式簡單説明： 本發明的其它目的及角度，皆可藉由參考所附圖面及後 續一較佳具體實施例的相關説明，而更加瞭解，其中： 圖1所示爲一具有習用管線暫存器的同步記憶裝置的架 構圖； -6- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I I I I - -- ---I I ^ -----I---線 (請先閲讀背面之注意事項再填寫本頁) 480486 A7 B7 五、發明說明（4 圖 路 電 的 器 存線、 管發 用本 習據 一根 爲爲 示示 所所 的 例 施 實 體 具； _ 圖 的塊 明方 的 置 裝 音j 記 步 同 ::的 圖圖器 / 存 線 管 有 具 經濟部智慧財產局員工消費合作社印製 圖4所示爲圖3中管線暫存器的電路圖； 圖5 A及5B所示爲圖4中一管線暫存器中的信號時序圖。 較佳具體實施例説明 圖3爲根據本發明的一具有管線暫存器的同步記憶裝置 的方塊圖。 如圖3所示，根據本發明的同步記憶裝置包含管線暫存 器，其直接耦合於一整體I/O線及一互補整體I/O線，而不 使用一額外的預校信號產生器。 也就是説，管線暫存器300係直接耦合於一整體I/O線 GIO<0>，及一互補整體I/O線GI〇Z<0>，而管線暫存器301 則直接耦合於一整體I/O線Gia<i>，及一互補整體I/O線0102<1〉。以相同的方式，其它的管線暫存器3〇2到315係 /、 ， 個別地耦合於相關的用I/O線GIO<0>，及互補整體I/O線。 圖4爲圖3所示的管線暫存器的電路圖。圖5A及5B爲根據 本發明的管線暫存器的時序圖。 如圖示，根據本發明的管線暫存器包含4個儲存單元 400 ’ 410 ’ 420及43 0 ’其能夠支援一搁位址閃切（column address strobe，CAS)遲滯最高到4個區塊。4個儲存單元 400，410，420及430係耦合於整體I/O線GI0及互補整體I/O 線GI0Z，所以讀取的資料會轉換到管線暫存器。此時，整 體I/O線GI0及互補整體I/O線GI0Z由一高位準的預充狀態 I.--------------^----------------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規無（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 480486 A7 B7 五、發明說明（5) 來維持，而資料則是在一低位元的狀態下載入到整體I/O線 及互補整體I/O線。 此外，根據本發明的管線暫存器包含一資料偵測器440， 其耦合於整體I/O線GIO及互補整體I/O線GIOZ。資料偵測 器440會偵測是否已將資料載到整體I/O線GIO及互補整體 I/O線 GIOZ上。 資料偵測器440包含一 NAND閘441，一延遲單元442，一 NOR 閘 443，及一 NAND 閘 444。 NAND閘441具有一耦合於整體I/O線GI0及互補整體I/O線 GIOZ的輸入端。NAND閘441偵測是否有資料載入到整體 I/O線GIO及互補整體I/O線GIOZ。 延遲單元442係耦合於NAND閘441的輸出端。延遲單元 412即反向並延遲NAND閘441的輸出信號一段預定的時 間。 NOR閘44；3根據來自NAND閘441的輸出信號及來自延遲 單元442的輸出信號，而偵測載入到整體〗/〇線GIO及互補 整體I/O線GIOZ的資料下降邊緣，並產生一偵測下降邊緣 (DFE)信號，做爲一低啓動信號。 NAND閘444根據來自NAND閘441的輸出信號及來自延遲 單元442的輸出信號，而偵測載入到整體][/〇線gi〇及互補 整體I/O線GIOZ的資料上昇邊緣，並產生一偵測上昇邊緣 (DFE)信號。 輸出自資料偵測器440的DRE及DFE信號，係轉送到4個 儲存單元400到430。 8- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮Γ 1-II1II1IIIII— · I 1 I I 1 I I ^ 1!11111« (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 480486 A7 B7 五、發明說明（6) 此時，當一重置信號RESET在一啓始讀取操作中輸入到4 個儲存單元400到430時，所有儲存在儲存單元400到430中 的資料皆被刪除，而第一儲存單元40Q的選擇信號SEL[0] 係被致能於一低位準。 ’ 一管線計數信號PCONT[3:0]是一種信號，用以連續地輸 出儲存在儲存單元400到430的資料到一資料輸出緩衝器， 並與一預定的CAS遲滯的時脈循環同步。 以下將詳細説明儲存單元400到430的結構。 第一儲存單元400包含一第一閂鎖電路40，其由兩個反向 器構成，一第二閂鎖電路41，用以儲存資料到一儲存節點 PZ[ 0]。一選擇信號除能單元偵測在第一閂鎖電路4〇及第 二閂鎖電路41中的資料，並產生一選擇信號SEL[0]，而用 以除能選擇電晶體408及409 a 一選擇信號致能單元輸出一選擇信號SEL[ 0]，用以根據 一 DRE信號，一控制信號CL[0]及儲存在先前儲存單元430 中的資料，而致能選擇電晶體408及409。 PMOS電晶體45及46係在一電源端及選擇電晶體408及 409。每個PMOS電晶體45及46的閘皆耦合於整體I/O線GIO 及互補整體I/O線GIOZ。 一初始重置單元根據在一初始模式下的一重置信號 RESET而清除儲存在第一閂鎖電路40及第二閂鎖電路中的 資料，並致能一選擇信號SEL[ 0]，所以第一閂鎖電路40及 第二閂鎖電路41接收承載在整體I/O線GIO及互補整體I/O線 GIOZ。 -9 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I----1--I---— 18 - I 1--— II ^ · I I I I I I 1 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 480486 A7 B7 五、發明說明（ 一清除單元根據DFE信號及儲存單元430的一選擇信號 SEL[ 3]，而清除承載在第一閂鎖電路40及第二閂鎖電路4 1 的儲存節點P[0]及ΡΖ[0]上的資料。 一輸出驅動單元50A及50B根據儲存在第一及第二閂鎖電 路40及41，及管路計數信號p〇CNT[0]，而驅動輸出信號 PU及 PD 〇 選擇電晶體408及409係分別耦合於PMOS電晶體45及46， 及儲存單元P[0]及ΡΖ[0]之間，而每個閘接收此選擇信號 SEL[0] 〇 選擇信號除能單元包含一 NAND閘404，其具有一輸入 端，耦合於第一及第二閂鎖電路40及41，奇數個反向器 405到407，用以反向NAND閘404的輸出信號，而輸出控制 信號CL[0]，一 PMOS電晶體PM1，用以根據控制信號CL[0] 而升壓選擇信號SEL[0]，其中一個端點係耦合於電源端及 閘來接收控制信號CL[0]。i 選擇致能單元包含一 NAND閘43，用以NAND運算控制信 號CL[0]，DRE信號及第四儲存單元430的輸出信號 DP[3]，一反向器44，用以|向NAND閘43的輸出信號，以 及一 NMOS電晶體NM1根據+向器44的輸出信號〇P[〇]來升 壓選擇信號SEL[ 0]。NMOS電晶體NM1係耦合於一 PMOS電 晶體PM 1的汲極，與一接地端子之間，其閘係接收反向器 44的輸出信號〇P[〇]。 在初始重置單元中，一N+OS電晶體401之閘接收重置信 / 號RESET，係耦合於儲存節點p[ 〇]及接地端之間。一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） |一---------------^--------^---------線 (請先閱讀背面之注意事項再填寫本頁) _ 經濟部智慧財產局員工消費合作社印製 480486 A7 B7 五、發明說明（8) NMOS電晶體402之閘接收重置信號RESET，係耦合於儲存 節點ΡΖ[0]及接地端之間。一NMOS電晶體403之閘接收重 置信號RESET，係耦合於選擇信號SEL[0]及接地端。 在清除單元中，DFE信號及選擇信號SEL[ 3]由NOR閘47 進行NOR運算。一 NMOS電晶體48之閘接收NOR閘47的輸 出信號，並耦合於儲存節點P[ 0]及接地端之間。一 NMOS 電晶體49之閘接收NOR閘47的輸出信號，並耦合於儲存節 點ΡΖ[0]及接地端。 輸出驅動單元包含一第一驅動單元5〇A，用以驅動管線 暫存器的輸出信號PU，及一第二驅動單元50B，用以驅動 管線暫存器的輸出信號PD。 第一驅動單元50A包含一 PMOS電晶體，其閘接收一儲存 節點P[ 0]的反向信號，一 PMOS電晶體其閘接收反向的管 線計數信號POCNT[ 0]，一 NMOS電晶體其閘接收管線計數 信號POCNT[ 0]，及一 NMOS電晶體其閘接收一儲存節點 ΡΖ[0]的信號。此時，PMOS電晶體及NMOS電晶體係串聯 並耦合於電源端與接地端之間。 第二驅動單元50B包含一 PMOS電晶體，其閘接收儲存節 點ΡΖ[0]的反向信號，一PMOS電晶體其閘接收反向管線計 數信號POCNT[ 0]，一 NMOS電晶體其閘接收管線計數器訊 號POCNT[0].，一 NMOS電晶體其閘接收儲存節點p[〇]的信 號。PMOS電晶體及NMOS電晶體係串聯耦合於電源端與接 地端之間。 儲存師點410到4 3 0具有相同的結構及操作做爲第一儲存 -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） L·---------I I .-- I I I I I 1 I ^ ·11111111 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 480486 A7 _B7_ 五、發明說明（9 ) 單元400，除了包含在初始重置單元中的NMOS電晶體 403 〇 本發明的操作將參考圖4，5A及5B來加以詳細説明。 首先，假設整體I/O線GIO及互補整體I/O線GIOZ，係預 充在高位準的狀態，而第一到第四儲存單元400到430的選 擇信號SEL[0]，SEL[1]，SEL[2]及SEL[3]皆被保持在高 位準狀態。 如果讀取操作啓始後（500，見圖5A)，一高位準的重置信 號RESET被施加於管線暫存器。NMOS電晶體401，411， 421及431根據重置信號RESET而被開啓，所以第一到第四 儲存單元400到430的儲存節點P[0]，P[l]，P[2]，及P[3] 皆重置到低位準。以類似的方式，NMOS電晶體402，412， 422及432皆根據一高位準的重置信號RESET而被開啓，所 以第一到第四儲存單元400到430的儲存節點ΡΖ[0]， PZ[ 1]，PZ[2]及PZ[3]皆重置到一低位準（圖5A中的500)。 接著，包含於第一儲存單元的NMOS電晶體403，根據一 高位準的重置信號RESET而被開啓，而第一儲存單元400的 選擇信號SEL[0]則因NMOS電晶體403的開啓被換到一低位 準，所以第一儲存單元400即被致能（圖5A中的501)。 然後，如果由記憶胞讀出的資料載入到整體I/O線GIO及 互補整體I/O線GIOZ，整體I/O線GIO的位準則改到低位 準，而互補I/O線GIOZ的位準則維持在高位準。接著， PMOS電晶體45被開啓，所以，第一儲存單元400的儲存節 點P[0]被閂鎖在高位準，並根據選擇信號SEL[0]被致能， -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） •----------I----------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 五 ______ 經濟部智慧財產局員工消費合作社印製 480486 A7 B7 發明說明（ίο) 儲存節點ΡΖ[0]則維持在低位準（圖5A中的502)。同時，資 料偵測器440感測到承載於整體I/O線GIO及互補整體I/O線 GIOZ的資料，而產生一低位準的DFE信號（圖5 A中的 503) 。 然後，NOR閘413接收一低位準的DFE信號及一低位準的 選擇信號SEL[0]，來產生一高位準的信號RS[ 1](圖5中的 504) ，而NMOS電晶體414及415則根據一高位準的RS[1]信 號被開啓。因此，第二儲存單元41 0的儲存節點P[ 0]及 PZ[ 1]則被清除到一低位準的狀態。·‘也就是説，NOR閘413 清除儲存在第二儲存單元410内的資料，以回應DFE訊號和 選擇訊號SEL[0]。 接下來，NAND閘404接收儲存節點P[〇]的高位準訊號以及 儲存節點ΡΖ[0]的低位準訊號，產生高位準的訊號DP[0](圖 5B内的505)和低位準的控制訊號CL[0]。然後，PMOS電晶 體PM1會啓動以回應低位準的控制訊號CL[0]，並且第一儲 存單元400的選擇訊號SEL[0]會改變成高位準（圖5 A内的 506)，如此PMOS電晶體408和409會關閉。也就是説， NAND閘40及三個反向器405到407偵測到關於第一儲存單 元400的儲存操作完成，並將第一儲存單元400除能。因 此，儲存節點P[ 0]及儲存節點PZ[ 0]皆分別維持在一高位 準及低位準狀態，直到被清除爲止。 接下來，當整體I/O線GIO被切換到一高位準時，資料偵 測器404感測到整體I/O線GIO的位準變化，並產生一高位 準的DRE信號（圖5A中的507)。 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------—^--------t---------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 480486 A7 B7 五、發明說明（11) 一高位準的DRE信號，一高位準的信號DP[ 0]，及一高 位準的控制信號CL[1]係以NAND閘416進行NAND運算， 由NAND閘416輸出的信號則透過反向器417進行反向。因 此，一高位準的信號OP[G]則透過反向器4i7輸出。 NMOS電晶體NM42根據一高位準的信號OP[0]被開啓， 所以第二儲存單元410的選擇信號SEL[ 1]則被驅動到一低 位準（圖5A中的508)。因此，PMOS電晶體41 8及419被開 啓，並由此預備好儲存一第二資料到整體I/O線GIO及互補 整體I/O線GIOZ。 然後，當第二資料被載入整體I/O線GIO及互補I/O線 GIOZ時，意即整體I/O線GIO維持在一高位準，而互補整體 I/O線GIOZ則變換到一低位準，PMOS電晶體51貝1被開啓。 然後，第二儲存單元410的儲存節點PZ[ 1]則被閂鎖爲一高 位準，並根據選擇信號SEL[1](圖5A中的509)而被致能， 同時資料偵測器440也產生一低位準的DFE信號（圖5A中的 510) 〇 NOR閘423接收一低位準的DFE信號及一低位準的選擇信 號SEL[1]，來產生一高位準的信號RS[2](圖5中的511)， NMOS電晶體424及425則根據一高位準的信號RS[2]而被開 啓。因此，第三儲存單元420的儲存節點P[ 2]及PZ[ 2]則被 清除到一低位準的狀態。也就是説，NOR閘423係根據DFE 信號及選擇信號SEL[ 1]來清除在第三儲存單元420中的資 料。 接下來，NAND閘414接收儲存節點PZ[ 1]的高位準信 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----II1IIII I* -11 — — — —— ^ « — — — — — III (請先閱讀背面之注意事項再填寫本頁) 480486 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（12) 號，及儲存節點p[ 1]的低位準信號，並產生一高位準的信 號DP[ 1](圖5B中的515)，及一低位準的控制信號CL[ 1]。 然後’ PMOS電晶體PM2根據一低位準的控制信號cl[ 1 ]而 被開啓，而第二儲存單元410的選擇信號SEL[丨]被改到一 高位準（圖气A中的5136)，所以PMOS電晶體418及419就被 關閉。也就是説，NAND閘41及三個反向器42，43及44偵 測到關於第二儲存單元410儲存操作完成，並將第二儲存 單元410除能。因此，儲存節點PZ[1]及儲存節點p[1]係分 別維持在一鬲位準及一低位準，直到它們被清除爲止。 然後’當互補整體I/O線GIOZ的位準被切換到一高位 準’貝料偵測器404感測到互補整體I/O線giqz的位準變 換，而產生一高位準的DRE信號（圖5A中的501)。 一南位準的DRE信號，二高位準的信號Dp[ 1]，及一高 位準的控制信號CL[ 2]係透過NAND閘52進行NAND運算， 而NAND閘52的輸出信號即透過反向器53進行反向。如此 一來，一鬲位準的信號〇P[ 2]則透過反向器53輸出。 NMOS電晶體54根據一高位準的信號〇p[2]而被開啓，所 以第三儲存單元420的選擇信號SEL[ 2]被驅動至一低位準 (圖5A中的515)。因此，PMOS電晶體55及53被開啓，因 此’即可儲存一第三資料到整體][/〇線Gi〇及互補整體1/()線 GIOZ 〇 如第一及第二資料相同的方法，假如第三資料及第四資 料係連續地載入到整體1/0線Gi〇及互補·整體I/c^GI〇z， 第二及第四資料則分別儲存到第三及第四儲存單元。 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） I.-------------^--------^---------線 (請先閱讀背面之注意事項再填寫本頁) A7 A7 經濟部智慧財產局員工消費合作社印製 ------------ B7 —_ 五、發明說明（13) 一如果田CAS遲滞爲3 ’管線計數信號pQCNTj^]則換到一 高位準，而儲存的資料則透過包含於第-儲存單元400的 輸出驅動單TC50A及50B而輸出到資料輸出缓衝器。也就是 龙俗佩w什即點r [ 〇]的一高位準信號及儲存節點pz[ 〇] 的低位準仏唬，一高位準的輸出信號PU及一低位準的輸 出信號PD則轉換到資料輸出緩衝器（圖5b中的516)，然後 載入到整體i/o線GI0及互補整體1/〇線GI〇z的資料被儲存 於第三儲存單元420。 /二後在下時脈，管線計數信號p〇CNT[ 0]被改變到 一低位準，所以第一儲存單元4〇〇的输出驅動單元5〇八及 50B即被除能。同時，來自管線計數器的管線計數信號 POCNT[ 1]即被切換到一高位準，所以儲存在第二儲存單 元410的資料即透過第二儲存單元41〇的輸出驅動單元51八 -及5 1B而轉換到資料輸出緩衝器。資料連續地載入到整體 I/O線GIO及互補整體1/0線GI〇z，並儲存於第四儲存單元 430 ° 然後’在下一時脈，管線計數信號p〇CNT[丨]則被改到 一低位準’所以第二儲存單元41〇的輸出驅動單元51A及 5 1B即被除能。同時，來自管緣計數器的管線計數信號 POCNT[ 2]被改變到一高位準，所以儲存在第三儲存單元 420的資料即透過第三儲存單元420的輸出52A及5》Β轉換到 資料輸出緩衝器。資料連續地載入到整體I/O線GIO及互補 整體I/O線GIOZ，並儲存於第一儲存單元4〇ι〇 α 如上所述，根據循環的改變，儲存在儲存單元^的資料係 -16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） ^-------I ^---------^ (請先閱讀背面之注意事項再填寫本頁) A7 A7 B7 五、發明說明（14) 根據管、線計數信號而輸出到資科輸 ： 根據CAS遲滯而儲存到儲存單元。 咨，而資料另可 由此’藉由構建具有四個 資料被載入到整F ί/〇,“ 早兀的官線暫存器，如果 ，由β , 味及互補整體"〇線，載入的资斜二： 被感測到，並儲存到四個儲存單元之一。 日〃貝竹叩 同樣地，下—個儲存單元即根據CAS遲滯而被清除，所 以下一個資料即儲存到下一個儲存單元。被-除所 、當本發明已藉由特定的具體實施例加以説明，對本技藝 勺專業人士而3，可以瞭解到可在不背離定義在下述申請 專利範圍中的發明範圍之下，進行不同的改變及修正。 ft-------------------^ ^ (請先閱讀背面之注意事項再填寫本5 經濟部智慧財產局員工消費合作社印製 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 480486 六 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 _____D8 申請專利範圍 1· 一種在高速輸出資料的半導體記憶體裝置，其包含： 整體輸入/輸出（I/O)線； 互補整體I/O線；及 官線暫存器’其镇合於該整體1/0線及該互補整體1/0 線’用以偵測載入到該整體1/0線及該互補整體1/0線的 資料，並將資料儲存起來。 2 ·如申請專利範圍第1項之半導體記憶體裝置，更包含： 一管線計數裝置，用以產生一管線計數信號來控制 儲存在該管線暫存器中資料序列，其中每個該管線暫 存器.根據管線計數信號來輸出資料。 3· —種用於半導體記憶裝置的管線暫存器，其中該半導 體記憶裝置包含整體輸入/輸出（1/〇)線，互補整體1/〇 線，及管線暫存器，其耦合於該整體1/〇線及該互補整 體I/O線，用以偵測載入到該整體1/〇線及互補整體ι/〇 線的資料，並將資料儲存起來，該管線暫存器包含： 一貝料偵測裝置，其耦合於該整體1/()線及互補整體 I/O線，用則貞測是否資料是載入㈣整體1/〇線及互補 整體I/O線； 一控制信號產生裝置，用以感測載入到其耦合於該 整體I/O線及互補整體1/0線的資料邊緣，並產生一上昇 邊緣感測信號及一下降邊緣感測信號；及 複數個儲存裝置，用以根據一重置信號，下降邊緣 感測信號，及上昇邊緣感測信號而儲存載入到該整體 ί/α線及互補整體1/0線上的資料，並用以根據由該管^ -18- 480486 A8 B8 C8 D8 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 •計數裝置的管線計數信號而輸出資料 4.=專利範圍第3,之管線暫存器，。其中每個儲存裝 置包含 '^弟一問鎖電路，W，，， 4…俗释一璉擇信號而儲 到該整體I/O線的資料； -第二問鎖電路，用以根據選擇信號而 該互補整體I/O線的資料； 一重置電路，用以藉由降低儲存在該第一及 鎖電路的資料來重置資料； 一選擇信號產生電路，其耦合於第一及第二 路，用以根據上昇邊緣感測信號及一第一控制 產生選擇信號； " 一 π除電路，用以根據下降邊緣感測信.號及 號來清除儲存在該第一及第二閂鎖電路；及 一驅動電路，用以根據儲存在該第一及第二 路，及輸出自該管線計數裝置的管線計數信號 動一輸出信號。 5 ·如申請專利範圍第4項之管線暫存器，其中該第 電路包含： 一升壓裝置，用以根據載入到該整體I/O線及 號’而升壓一第一儲存節點；及 一資料儲存裝置耦合於第一儲存節點。 6 ·如申請專利範圍第5項之管線暫存器，其中該升 存載入 載入到 第二閂 閂鎖電 信號來 選擇信 閂鎖電，來驅 一閂鎖 選擇信 壓裝置 II---I I I I---- -- ---r I I I ^-------I « (請先閱讀背面之注意事項再填寫本頁) 19 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 經濟部智慧財產局員工消費合作社印製 480486 A8 B8 C8 D8 六、申請專利範圍 一第一 PMOS電晶體，耦合一電源端及第一儲存節點 之間，其中該第一 PMOS電晶體具有一閘終端而耦合於 該整體I/O線及互補整體I/O線之一；及 一第二PMOS電晶體，用以接收選擇信號。 7 .如申請專利範圍第5項之管線暫存器，其中該資料儲存 裝置包含： 一第一反向器，具有一輸入端耦合於第一儲存節 點；及 一第二反向器，具有一輸入端辆合於第一反向器的 輸出.端，及一輸出端第一反向器的輸入端。 8 ·如申請專利範圍第4項之管線暫存器，其中該第二閂鎖 電路包含： 一升壓裝置，用以根據載入到該互補整體I/O線及選 擇信號，而升壓一第二儲存節點；及 一資料儲存裝置耦合於第二儲存節點。 9 ·如申請專利範圍第8項之管線暫存器，其中該升壓裝置 包含： 一第一 PMOS電晶體，耦合於一電源端及第二儲存節 點之間，其中該第一 PMOS電晶體具有一閘終端耦合於 該整體I/O線及該互補整體I/O線；及 一第二PMOS電晶體，用以接收選擇信號。 10·如申請專利範圍第9項之管線暫存器，其中該資料儲存 裝置包含： • 一第一反向器，具有一輸入端耦合至第一儲存節 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I--------1----裝-----r---訂---------線 (請先閱讀背面之注意事項再填寫本頁) 480486 六 經濟部智慧財產局員工消費合作社印製 _ g_ 申請專利範圍 點；及 一第二反向·器，具有一輸入端耦合至第一反向器的 一輸出端，及一輸出端耦合至第一反向器的輸入端。 11. (口 T明'寻利範圍第4項之管線暫存器，其中該重置電路 包含： 一第一降壓電晶體，其耦合於該第一閂鎖電路的一 第一儲存節點及一接地端之間，用以接收重置信號；及 一第二降壓電晶體，其耦合於該第二閂鎖電路的一 第二儲存節點及接地端之間，用以接收重置信號。 12·如申.凊專利範圍第4項之管線暫存器，其中該選擇信號 產生電路包含： 一第一選擇信號產生電路，其耦合於該第一閂鎖電 路的一第一儲存節點及該第二閂鎖電路的一第二儲存 節點之間’用以產生選擇信號，其由偵測是否資料已 儲存於該第一及第二儲存節點來除能；及 一第二選擇信號產生電路，用以產生選擇信號，其 根據上昇邊緣感測信號，第一控制信號及一第二控制 信號來致能。 13·如申請專利範圍第12項之管線暫存器，其中該第一·選 擇信號產生電路包含： 一 NAND閘，其耦合於該第一儲存節點及該第二儲存 節點，用以執行一邏輯NAND運算； 反向器，用以反向該NAND閘的輸出信號，並輸出該 •第二控制信號；及 -21 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I---«1ΙΙΙΙΙΙΙ1 I I--r I I I ^ ·1!111111 (請先閱讀背面之注意事項再填寫本頁) 48U486 能 A8 B8 C8 D8 申請專利範圍 人一升壓電晶體，其耦合於供應電壓其一輸出端之間而 知出選擇信號，用以根據第二控制信號來升壓選 號。 口 14·如申清專利範圍第12項之管線暫存器，其中該第二選 擇信號產生電路包含： ^ 一 NAND閘，用以進行上昇邊緣感測信號，第一控制 ^號及第二控制信號的NAND運算； 、一降壓電晶體，其耦合於一輸出選擇信號的輸出端與 接地端之間，用以根據由該NAND閘輸出的一輸出信號 來降壓選擇信號。 U 15·如申請專利範圍第12項之管線暫存器，其中該選擇信 说產生電路包含： 一第三選擇信號產生電路，用以根據重置信號來致 選擇信號。 16.如申請專利範圍第15項之管線暫存器，其中該第三選 擇信號產生電路包含： 一降壓電晶體，用以根據重置信號來降壓選擇信號。 17·如申請專利範圍第4項之管線暫存器，其中該清除電路 包含： 一 NAND閘，其回應下降邊緣感測信號及選擇信號， 以進行NAND運算； 一第一降壓電晶體，其耦合於該第一閂鎖電路的第— 儲存節點與一接地端之間，用以根據由該nand閘輸出 的一輸出信號來降壓第一儲存節點；及 -22 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱_ 1.____^---------^--------^---------線 (請先閱讀背面之注意事項再填寫本頁)_ 經濟部智慧財產局員工消費合作社印製 480486 A8 B8 C8 D8 六、申請專利範圍 一第二降壓電晶體，其耦合於該第二閂鎖電路的第二 儲存節點與一接地端之間，用以根據由該NAND閘輸出 的一輸出信號來降壓第二儲存節點。 I*------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -23- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100408865B1 (ko) * 2001-08-03 2003-12-06 주식회사 하이닉스반도체 파이프 레지스터 제어 회로
KR100495917B1 (ko) 2002-11-20 2005-06-17 주식회사 하이닉스반도체 고속 데이터 출력을 위한 파이프래치 회로
US7515482B2 (en) 2005-09-29 2009-04-07 Hynix Semiconductor Inc. Pipe latch device of semiconductor memory device
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KR100927397B1 (ko) 2007-06-08 2009-11-19 주식회사 하이닉스반도체 반도체 메모리장치 및 그 리드/라이트 방법
KR100878313B1 (ko) * 2007-06-11 2009-01-14 주식회사 하이닉스반도체 데이터 입출력 라인 제어 회로 및 이를 포함하는 반도체집적 회로
KR100892668B1 (ko) * 2007-09-04 2009-04-15 주식회사 하이닉스반도체 뱅크 선택 제어 블록을 포함하는 반도체 집적 회로
KR100942967B1 (ko) * 2008-06-30 2010-02-17 주식회사 하이닉스반도체 반도체 메모리장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06203552A (ja) 1991-11-18 1994-07-22 Toshiba Corp ダイナミック型半導体記憶装置
JP2938706B2 (ja) 1992-04-27 1999-08-25 三菱電機株式会社 同期型半導体記憶装置
US5384745A (en) 1992-04-27 1995-01-24 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
US5594704A (en) 1992-04-27 1997-01-14 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
JP3476231B2 (ja) 1993-01-29 2003-12-10 三菱電機エンジニアリング株式会社 同期型半導体記憶装置および半導体記憶装置
JPH07130163A (ja) 1993-11-01 1995-05-19 Matsushita Electron Corp 半導体メモリ
US5521880A (en) 1994-05-31 1996-05-28 Sgs-Thomson Microelectronics, Inc. Integrated circuit memory having control circuitry for shared data bus
US5572467A (en) 1995-04-24 1996-11-05 Motorola, Inc. Address comparison in an inteagrated circuit memory having shared read global data lines
US5835436A (en) 1995-07-03 1998-11-10 Mitsubishi Denki Kabushiki Kaisha Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed
JP3351692B2 (ja) * 1995-09-12 2002-12-03 株式会社東芝 シンクロナス半導体メモリ装置
JPH09198861A (ja) 1996-01-16 1997-07-31 Mitsubishi Electric Corp 同期型半導体記憶装置
US5657292A (en) * 1996-01-19 1997-08-12 Sgs-Thomson Microelectronics, Inc. Write pass through circuit
JP4057084B2 (ja) 1996-12-26 2008-03-05 株式会社ルネサステクノロジ 半導体記憶装置
JPH1153887A (ja) 1997-08-06 1999-02-26 Toshiba Corp デコード信号比較回路
US6105123A (en) * 1998-03-10 2000-08-15 Hewlett-Packard Company High speed register file organization for a pipelined computer architecture
KR100305647B1 (ko) * 1998-05-27 2002-03-08 박종섭 동기식메모리장치

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