TW483111B - Method for forming contact of memory device - Google Patents

Description

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本發明係有關於半導體製程技術，特別有關於一 寺疋的蝕刻選擇比形成記憶體裝置接觸窗的方法。 在努力知：兩積體電路的包裝密度和減少晶片尺寸時， 不同圖案層之間的對準誤差是主要的障礙所在，因此有 ^ =我對準（elf-aligned)製程的發展，用以縮減元件之° 間的距離，增加元件的密集度。

為進一步瞭解本發明之背景，以下配合第丨圖說明傳 、、先的接觸窗口必要條件（e q U i r e m e n t )。在第1圖中，在具 有複數個閘極結構的半導體基底10上，其分成記憶胞陣列 區A (rray)以及週邊電路區3 (upp〇rt)。該半導體基底上 依序形成有第一氧化層丨丨、保護層12以及第二絕緣層13。 而其=的閘極是由氮化矽層丨5、導電層丨8 (内有矽化鎢 1 6、複晶矽層丨7 )所構成，且該閘極之側壁上形成有間隙 壁1 4。上述結構中必需在記憶胞陣列區A上形成位元線接 觸窗（contact to bit line; CB)30，用以連接電晶體之源 /沒極區與位元線，而週邊電路區S上則有矽基底接觸窗 (ontact to substrate; CS)2 以及問極接觸窗（ontact t〇 gate; CG)1 。 傳統上運用深溝渠（T — based)之DRAM製程在形成接觸 /窗時，係將石夕基底接觸窗（s)以及位元線接觸窗（B)分開進 行’而同樣位在週邊電路區的矽基底接觸窗（s)以及閘極 接觸窗（G)則同時進行，因此在進行此步驟時，需要兩道 光罩。除此之外，上述製程亦使用不同的填充材料（複晶 石夕用於陣列區，而週邊電路區則使用w)，以及不同的接觸

0593-6264TW;90005;Phoebe.p t d 第4頁 483111 五、發明說明（2) =⑽使用擴散接觸’而cs使用植入接觸然 f貝uesign 1*111〇在別卜150/^的卯媸裝置，必須 丫 ® 口使用低電阻材料，特別是以深溝渠DT為儲存節點 ::要以广幻者’因此以複晶矽為填⑽之材料再也不 習知技術中，只有CB是以自行對準（sac)蝕刻形 =⑽=用㈣選擇比餘刻半導體基底上的抗反射層 化層、氮化石夕以及光阻形成’上述餘刻製程使用 4、CHF3、Ar以及％為氣體。上述方法是藉氧化物對氮化 物之蝕刻選擇比以蝕刻在閘極上方之氮化矽缺 =擇比的運用容易因為之間的疊對不準;;導= 個製程的良率降低。雖然在閘極兩側皆形成有間隙壁做為 阻隔蝕刻的阻絕層，但是隨著製程的線寬窄化 …、 (<〇.17mm)，上述製程難以控制(^與以之間的疊對 (verlap) ’容易使CG與CS產生誤對準的情形 (isal ignment)而影響整個製程的製程窗口（r〇cess window)，將導致短路、接合漏電增加（uncti〇n UP )、1 (Dsat )減低等問題，並無法提供良好品質的半導體元 件0 、 _ 發明概述： 有鑑於此，本發明的主要目的是提供一種形成記憶體 裝置接觸窗的方法，該方法利用特定的蝕刻選擇性同 成位元線接觸窗（CB)、矽基底接觸窗（cs)以及閘極接觸^

483111 五、發明說明（3) (CG)。根據本發明之方法，可避免過度蝕刻位 之間隙壁以及CG與CS之間的疊對不準造成短路、、二丄2側 2 加（unction leakage Up)、I (Dsat)減低等問題口 '電 高產品良率。此外，本發明之製程可以單一而提 不同的接觸窗，有利於減低生產成本。 5時形成 根據上述目的，本發明提供一種形 方法，其包括：在該半導體基底上依序，觸窗之 以及複數個含導電層，上覆氮化石夕層且 Z —虱化層 接著，在該等複數個具間隙壁之閉極的側」及=閘極， 性形成一保護層之後，再全面性形成—二#上表面順應 該半導體基底以及該等閘極^其次，=化層而覆蓋 高姓刻選擇比為10一15餘刻該第二氧化:化物對氮化物之 結構之間隙壁做為蝕刻罩幕，在曰並以该等閘極 線接觸窗⑽），並在該週邊電路=區形成位元 (CS)以及閘極接觸窗（CG)，而在CB盥^十土底接觸窗 則露出部分之氮化矽層，之後，二_路出該保護層，CG 蝕刻選擇比為2-4蝕刻該等接觸窗：化，對氧化物之高 層，並在CG露出閘極之導電層結與^3底部的保護 刻方向性大於橫向。 其中氮化物的縱向钱 且上述形成記憶體接觸窗之方 刻技術，例如濕蝕刻移除位於 /2： ’逛包括以適當的蝕 露出半導體基底。 、/、CS底部的第一氧化層而 再者，上述形成記憶體接 蝕刻方向性至少為橫向的3倍，、您方法中氮化物的縱向 η ’ M及氧化物對氮化物之蝕 $ 6頁 0593-6264TW;90005;Phoebe.ptd 483111 五、發明說明（4) 刻選擇士為10_15，氮化物對氧化物之 達成。藉由控制上述钱刻選擇性W擇比為2-4而 4。，％之位於開極上方之氮 發月可達到敍刻 於接觸窗底部的氮化石夕，而能在接觸而僅，刻—之位 體基底以及閘極之導電部分的前提下，^分別露出半導 壁造象，“形成截面輪廊良；；=刻間隙 係由表面具有金屬層的複晶矽材料構:^ j複數個開極 嫣等導電材料。而該第一氧化層為氧J U層為石夕化 為BPSG介電材料。 乳化石夕，該第二氧化層 在上述餘刻步驟中，無可避务 間極兩側 < 間隙，’因&必須在全面二二J少將蝕刻位於 保護層做為蝕刻停止層 ？3氧化層前’形成 形成之接觸窗開保護層，將使後續 相沈積法形成，可使用的材壁：利用化學氣 等，其厚度大約介於20〜40nm之間見化石夕、氣乳石夕化物 再者’本發明之形成接觸窗 外，亦可用於其他記怜體f f 法除了可製造DRAM之 W u 裝置，例如SRAM。 匈讓本發明之上述目的、 文特舉出較佳實施例，並配合所;： 二:月顯易懂，下 下： 附圖不’作詳細說明如 圖式簡單說明 第1圖係顯示一般具有接網 有接觸肉之dram裝置的剖面圖。 0593-626彻;_05;Phoebeptd 二)丄丄丄

=2至6圖係顯示本發明之實施例中，形成記憶 固之方法的剖面圖。 钱觸 [符號說明] 記憶胞陣列區〜A ; 週邊電路區〜S ; 半導體基底〜1〇 ; 第一氧化層〜11 ; 保護層〜1 2 ; 第二氧化層〜1 3 ; BPSG 層〜23 ; 間隙壁〜1 4 ; 氮化石夕層〜1 5 ; 矽化鎢層〜1 6 ; 複晶碎層〜1 7 ; 導電層〜1 8 ; 位元線接觸窗〜3 〇 ; 閘極接觸窗〜3 1 ; 矽基底接觸窗〜32。 實施例 以下利用第2圖〜第6圖所示之記憶體接觸窗的製程 面圖’以更詳細地說明本發明。 首先’請參照第2圖，該圖顯示本發明實施例的起始 ，驟，亦即利用傳統技術在半導體基底丨〇依序形成一第一 氧化層1 1，以及複數個具有複晶矽層丨7、矽化鎢層1 6、氮

483111 五、發明說明（6) ' ----- 化石夕層15以及間隙壁14之閘極G1。接著，在存在SiH4、n 及N2的環境下’利用低壓化學氣相沈積法（pcVD)形^戶上 介於20〜40nm之間的保護層12，其由氮化矽構成，用^避" 免後續蝕刻步驟蝕穿閘極G1，而導致短路（h〇r〇的現象。 然後，請參照第3圖，此圖為第2圖之後續步驟剖面。 圖’亦即，在存在TEOS及％等反應氣體的環境下利用欠大 氣壓化學氣相沈積法（ACVD)以形成填溝能力較佳的硼^矽 玻璃（BPSG)層，然後利用化學機械研磨此硼磷矽玻璃層， 以得到硼磷矽玻璃層2 3。 日 其次，晴參照第4圖，此圖為第3圖之後續步驟剖面 圖 利用傳統的微影技術塗佈光阻、曝光、顯影、兴烤一 連串的步驟以在BPSG層23的表面形成具有開口光阻圖案 (圖未顯示），然後，以此光阻圖案當作蝕刻罩幕，以及氧 化物對氮化物之高蝕刻選擇比為丨〇進行蝕刻，而形成記憶 胞陣列區A上的位元線接觸窗（contact t〇 bitline; " CB)^0，用以連接電晶體之源/汲極區與位元線，而週邊電 路區S上則有矽基底接觸窗（ontact to substrate. ^，觸窗(一 t…；CG)1，直到在位= 1妾觸® 30以及矽基底接觸窗32底部露出保護層12，並在閘 =接觸窗31底部露出部份氮化矽層15。在BPSG層23被蝕刻 、同=/保護層1 2以及間隙壁丨4亦被蝕刻掉少許。 然後，請參照第5圖，此圖為第4圖之後續步驟剖面 二从亦即，以氮化物對氧化物之高餃刻選擇比為2，而氮 的縱向钱刻方向性至少為橫向的3倍以完全移除閘極

483111 五、發明說明（7) 接觸窗31底部之氮化矽層15而露出矽化鎢層16，並在位元 線接觸窗30以及矽基底接觸窗32底部露出第一氧化層n。 之後，請參照第6圖，此圖為第5圖之後續步驟剖面 圖，亦即，利用濕蝕刻去除在位元線接觸窗3〇以及矽基底 接觸窗32底部之第一氧化層n而露出半導體基底1〇。 發明特徵及效果 一 本發明 於利用特定 隙壁而進行 窗，並能避 壁導致的短 成不同的接 雖然本 限定本發明 和範圍内， 範圍當視後 提供一 的餘刻 自行對 免形成 路等問 觸窗， 發明已 ，任何 當可作 附之申 徑形成記憶體接觸窗 選擇比 準接觸 接觸窗 題。此 有利於 以較佳 熟習此 些許之 請專利 進行高深寬比蝕刻，以及藉由間 (C)餘刻而同時形成不同的接觸 之不對位或重疊而過度蝕刻間隙 外，本發明可以單一光罩同時形 降低生產成本。 貫=例揭露如上，然其並非用以 技藝者’在不脫離本發明之精神 更動與潤飾，因此本發明之保護 範圍所界定者為準。

0593-6264TW;90005;Phoebe.p t d 第10頁

Claims (1)

1. 483111 六 申請專利細 "1 ----- ^丨.一種形成記憶體裝置接觸窗的方法，適用於 吞己憶胞陣列區以及週邊電路區之本道 、—具有 驟： +導體基底，包括下列步 在該半導體基底上依序形成一第—氧化層； 在该第一氧化層上形成複數個含導電層，费一 層，且具間隙壁之閘極； θ 後氮化矽 層； 在該等複數個閘極的側壁及上表 面順應性形成一保護 全面性形成一第 等閘極； 二氧化層而覆蓋該半導體基底以及該

   一以氧化物對氮化物之高蝕刻選擇比為1〇 — 15蝕刻該 二氧化層，並以該等閘極結構之間隙壁做為蝕刻罩幕' 硪記憶胞陣列區形成位元線接觸窗（CB)，並在該週邊電路 區中形成矽基底接觸窗（CS)以及閘極接觸窗（CG)，而在位 π線接觸窗（B)以及矽基底接觸窗（s)露出該保護層，閘極 接觸窗（G)則露出部分之氮化矽層；以及

   和以氮化物對氧化物之蝕刻選擇比為2-4蝕刻該等接觸 窗移除位元線接觸窗（CB)以及矽基底接觸窗（3)底部的保 «蒦層’並在閘極接觸窗（G)露出閘極氮化石夕層以下之結 構其中氮化物的縱向钱刻方向性大於橫向。 2 ·如申請專利範圍第1項所述之方法，其中該氮化物 的縱向蝕刻方向性至少為橫向的三倍。 3 ·如申請專利範圍第1項所述之方法，其中還包括以 濕钱刻移除位於位元線接觸窗（β)以及矽基底接觸窗（s)底

   0593-6264^;90005;Phoebe.ptd 第11頁 483111

   六、申請專利範圍 部之該第一氧化層而露出半導體基底。 4 ·如申請專利範圍第1項所述之方法，其中該導電層 包含複晶砂材料。 5 ·如申請專利範圍第4項所述之方法，其中該導電層 更包含矽化鎢。 6 ·如申請專利範圍第1項所述之方法，其中該第一氧 化層為氧化矽。 7·如申請專利範圍第1項所述之方法，其中該第二氧 化層為B P S G介電材料。

   ^如申請專利範圍第1項所述之方法，其中該保護層 係為氮化石夕物層。 9 ·如申睛專利範圍第1項所述之方法，其中該保護層 的厚度大約介於20〜40nm之間。 1 0 · —種形成記憶體裝置接觸窗的方法，適用於一具 有記憶胞陣列區以及週邊電路區之半導體基底，包括下列 步驟： 在6亥半導體基底上依序形成一第一氧化層； 在该第一氧化層上形成複數個含導電層，上覆氮化矽 層’且具間隙壁之閘極結構； 在該等複數個閘極結構的側壁及上表面順應性形成一 保護層； 王面性形成一第二氧化層而覆蓋該半導體基底以及該 等閘極結構； 以氧化物對氮化物之高蝕刻選擇性蝕刻比蝕刻該第二

   0593-6264TW;90005;Phoebe.ptd 第12頁 六、申請專利範圍 氧化層，並以該等閘 該記憶胞陣列區形成 區中形成矽基底接觸 元線接觸窗（C B)以及 極接觸窗（CG)則露出 以氮化物對氧化 觸固移除位元線接觸 護層而露出第一氧化 化石夕層以下之結構， 向；以及 極結構之間隙壁做為蝕刻罩幕，以在 位元線接觸窗（CB)，並在該週邊電路 固（CS)以及閘極接觸窗（CG)，而在位 矽基底接觸窗（CS)露出該保護層，閘 部分之氮化矽層； 物之高餘刻選擇性鍅刻比餘刻該等接 窗（B)以及矽基底接觸窗（s)底部的保 層，並在閘極接觸窗（G)露出閘極氮 其中氮化物的縱向蝕刻方向性大於橫

   以濕钱刻移除位元線接觸窗（B)以及矽基底接觸窗（S) 底°卩的第一氧化層而露出半導體基底。 11 ·如申請專利範圍第1 〇項所述之方法，其中該保護 層係氮化砂層。 ^ 1 2·如申請專利範圍第丨〇項所述之方法，其中該間隙 壁係由氮化矽材料構成。 1 3·如申請專利範圍第丨〇項所述之方法，其中該等複 數個閘極包含矽化鎢與複晶矽材料構成。 "I4.如申請專利範圍第10項所述之方法，其中該第一 氧化層為氧化矽。 ^ 15·如申請專利範圍第1 〇項所述之方法，其中該第二 氧化層為BPSG介電材料。 1 6·如申請專利範圍第1〇項戶斤述之方法，其中該保護 層的厚度大約介於20〜40nm之間。

   ^πι

   申請專利範圍 1 7 ·如申請專利範圍第1 0項所述之方法’其中遺氧化 物對氮化物之蝕刻比為1 〇 -1 5 〇 广 1 8 ·如申請專利範圍第1 〇項所述之方法，其中該氣化 物對'氧化物之蝕刻比為2-4。 ^ 1 9 ·如申請專利範圍第丨〇項所述之方法，其中該氣化 句的縱向餘刻方向性至少為橫向的三倍。