TW490840B - Vertical dram device with channel access transistor and stacked storage capacitor and associated method - Google Patents

Vertical dram device with channel access transistor and stacked storage capacitor and associated method Download PDF

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490840 A7 B7 五、發明説明（1 ) 技術領域 本發明與電子電路有關，更明確地說，與積體電路記 憶體裝置及相關的方法有關。 - (請先閲讀背面之注意事項再填寫本頁) 發明背景 半導電積體電路不間斷的趨勢是增加的電路密度，藉 以在某指定面積內配置更多電路。特別是在記憶體密集的 裝置中，如個人電腦，帶動記憶體電路密度增加的需求。 因此，吾人需要增加記憶體晶片中記憶體格的數量，如動 態隨機存取記憶體（D R A Μ )，以提供更大的記憶體容 量但不增加晶片的尺寸。典型的D R A Μ包括複數個儲存 格，每一個格包括一存取電晶體以及連接到存取電晶體的 儲存電容器。 經濟部智慧財產局員工消費合作社印製 增加D R A Μ格密度的方法之一是在存取電晶體上垂 直堆疊電容器。結果是記憶體格所佔用的水平面積較小， 以便晶片上能包含更多的記憶體格。此外，堆疊的配置也 可使用垂直通道的存取電晶體以縮小每一個格的尺寸，例 如授予Ma之美國專利5 8 8 5 8 6 4名稱爲"Method fen· Forming Compact Memory Cell Using Vertical Devices'丨中 的揭不。 不幸的是，當記憶體格的面積縮小時，可供儲存電容 器使用的面積也縮小。因此，可用來正確儲存資訊的電容 也變小。在前文中所提到的專利中，使用圓柱形堆疊的儲 存電容器以在較小的面積內提供足夠的電容。不幸的是’ 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐) "" -4- 490840 經濟部智慧財產局員工消費合作社印製 ΚΊ Β7五、發明説明（2 ) 此種圓柱形堆疊的儲存電容器及垂直通道的電晶體在製造 上相當困難。特別是垂直通道的存取電晶體很難製造，同 時提供一可控制且一致的通道。此外，圓柱形電容器結構 也較複雜，且很難等比放大以增加電容。 發明槪述 由於上述背景，因此，本發明的目的是提供一種具有 較高密度的積體電路記憶體裝置，同時保有適當的電容位 準以供裝置正確地操作。 本發明還有另一目的是提供一種很容易製造的此種記 憶體裝置。 本發明可提供這些及其它目的、特徵與優點的積體電 .路記憶體裝置包括一基體，其內具有至少一條連接線’且 在基體上成形有複數個記憶體格。每一個記憶體格包括由 磊晶矽形成的柱狀物。柱狀物包括將格存取電晶體電氣連 接到基體中至少一條連接線的下源/汲區。柱狀物也包括 格存取電晶體的上源/汲區，以及至少一垂直延伸於下源 /汲區與上源/汲區間的通道區。柱狀物通常爲圓柱形或 長方形。 每一個記憶體格還包括至少一下介電層，垂直毗鄰於 基體且毗鄰在柱狀物的側面，以及至少一上介電層，垂直 地間隔位於至少一下介電層的上方且毗鄰在柱狀物的側面 ◦也包括至少一個閘，做爲格存取電晶體的通道’位於下 及上介電層之間’因此’其間的垂直間隔疋義格存取電曰曰 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ：297公釐） (請先閲讀背面之注意事項再填寫本頁) _5_ 490840 kl B7 五、發明説明（3 ) (請先閱讀背面之注意事項再填寫本頁) 體的閘長度。垂直通道存取電晶體的結構.允許精確地控制 通道的長度。包括在每一個記憶體格中的儲存電容器毗鄰 於格存取電晶體的上源/汲區，.並電氣地連接到該處^ 導電的源/汲層配置在柱狀物的上源/汲區與儲存電 容器之間。導電的源/汲層具有一上表面部以及從該處垂 懸的垂直側壁部。本發明有利的特性是儲存電容器毗鄰上 表面部也毗鄰導電之源/汲層的垂直側壁部延伸，藉以加 大儲存電容器的面積。導電的源/汲層可以垂直延伸，很 容易提供較高的電容，因爲垂直的側壁可製造成較大。因 此，每一個格的水平面積可以相應地等比縮小。 至少一個介電間隔物毗鄰於導電之源/汲層的垂直側 壁部配置。儲存電容器包括毗鄰柱狀物上源/汲區並電氣 地連接於該處的第一電極層，一介電層毗鄰於第一電極層 ，以及，第二電極層也毗鄰於該介電層.。 經濟部智慧財產局員工消費合作社印製 按照本發明的另一有利的特性，至少一條導電的導線 間斷地連接到至少一條連接線。連接線可以是基體中的一 摻雜區，且條片可以是金屬以降低基體之摻雜區的有效電 阻。 本發明的方法態樣是用以製造一積體電路記憶體裝置 。該方法包括在基體中成形至少一條連接線，以及在連接 線上成形一柱狀物。該柱狀物包括將格存取電晶體電氣連 接到至少一條連接線的下源/汲區，格存取電晶體的上源 /汲區，以及垂直延伸於下源/汲區與上源/汲區間的至 少一個通道區。該方法還包括成形至少一個下介電層，垂 本紙張尺度適用中國國家標準（CNS ) μ規格（2H)'X 297公釐） -6 - 490840 A7 B7 五、發明説明（4 ) (請先閲讀背面之注意事項再填寫本頁) 菌：Htt鄰於基體’且毗鄰在柱狀物的側面，並成形至少一個 上介電層’垂直地間隔位於至少一個下介電層的上方，也 田比鄰在柱狀物的側面。此外，在下及上源/汲區間成·形至 少一個閘做爲格存取電晶體的至少一個通道，因此，其間 的垂直間隔定義格存取電晶體的閘長度。此外，毗鄰格存 取電晶體的上源/汲區成形一電容器，並電氣地連接於該 處。 圖式簡單說明 圖1是按照本發明之記憶體格的橫剖面圖。 圖2的橫剖面圖顯示在圖1之記憶體格的基體中形成 連接線。 圖3的橫剖面圖顯示形成圖1之記憶體格之上及下介 電層以及一犧牲閘層。 - 圖4的橫剖面圖顯不在圖3的介電層中形成一^窗口。 圖5的橫剖面圖顯示圖1之記憶體格之柱狀物的形成 〇 經濟部智慧財產局員工消費合作社印製 圖6的橫剖面圖顯示導電的源/汲層的形成。 圖7的橫剖面圖顯示圖1之記憶體格之上介電層及導 電之源/汲層的樣式製作及介電間隔物的形成。 圖8的橫剖面圖顯示去除圖3到7中的犧牲閘層。 圖9的橫剖面圖顯示圖1之記憶體格之閘氧化物與導 電閘層的形成。 圖1 0的橫剖面圖顯示圖1之記憶體格的另一實施例 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 490840 A 7 ______B7 _ 五、發明説明（5 ) 〇 (請先閱讀背面之注意事項真填寫本貢〕 圖1 1的前視橫剖面圖顯示圖1之記憶體格在去除犧 牲閘層後顯現圓柱形的柱狀物。 ^ 圖1 2的前視橫剖面圖顯示圖1之記憶體格的另—* 施例’在去除犧牲閘層後顯現長方形的柱狀物。 圖1 3的橫剖面圖顯示包括按照本發明之記億體格的 記憶體裝置。 主要元件對照表 2 〇 記憶體格 2 2 半導體基體 2 3 連接線 4 〇 柱狀物 4 2 上源/汲區 ， 4 4 下源/汲區 4 6 通道區 4 8 源/汲層 經濟部智慧財產局員工消費合作社印製 5 〇 介電間隔物 2 4 第一氧化物層 2 6 第二氧化物層 2 8 氮化矽層 5 5 第一氮化砂層 3 6 氧化物層 3 8 第二氮化矽層 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -8 - 490840 經濟部智慈財產局員工消費合作社印製
A7 B7 五、發明説明（6 ) 閘氧化物層 導電的閘層 第一電極層 - 介電層 第二電極層 下介電層 犧牲閘層 上介電層 第.一氮化砂層 窗口 記憶體裝置 導電的導線 1明詳細說明 · 以下將配合附圖對本發明做更詳細的描述，其中顯示 本發明的較佳實施例。不過，本發明可實施於很多不同的 型式’且不能解釋成只限用於本文所提出的實施例。更正 確地說’所提供的這些實施例使本揭示周密及完整，且將 本發明的範圍完全地傳達給熟悉此方面技術的人士。全文 從頭到尾相同的單元以相同的編號指示，、、及〃用來指示 不同實施例中相同的單元。 按照本發明之記憶體裝置的記憶體格2 0如圖1所示 。記憶體格2 0包括半導體基體2 2 ，其內具有至少一條 連接線2 3。柱狀物4 0具有電氣地連接到至少一條連接 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） — 裝 „ 訂 (請先閱讀背面之注意事項再填寫本頁) -9- 490840 A7 ___B7 五、發明説明（7 ) 線2 3的下源/汲區4 2 ，上源/汲區4.4，以及垂直延 (請先閲讀背面之注意事項再填寫本頁) 伸於下源/汲區與上源/汲區之間的至少一個通道區4 6 。一導電的源/汲層4 8垂直毗鄰於柱狀物4 0的上_源/ 汲區4 4。導電的源/汲層4 8具有上表面部以及從其垂 懸的垂直側壁部，以及毗鄰於上表面部及垂直側壁部成形 的至少一個介電間隔物5 0。 至少一下介電層的堆疊關係如下：第一氧化物層2 4 、第一氧化物層上的第二氧化物層2 6、以及在第二氧化 物層上的氮化矽層2 8。至少一個下介電層垂直地毗鄰於 基體2 2，且側面地毗鄰於柱狀物4 0。至少一上介電層 的堆疊關係如下：第一氮化矽層5 5、第一氮化矽層上的 氧化物層3 6、以及氧化物層上的第二氮化矽層3 8。至 少一上介電層垂直地位在至少一下介電層的上方，且側面 地毗鄰柱狀物4 0。 . 至少一個閘位於至少一下介電層與至少一上介電層之 間’說明的圖示中包括一導電的閘層5 2以及導電之閘層 與柱狀物4 0之毗鄰部間的閘氧化物層5 1。 經濟部智慧財產局員工消費合作社印製 可瞭解，上述結構構成了記憶體格2 0的格存取電晶 體。此格存取電晶體與讓予本專利發明之受讓人的美國專 利 6 ，〇 2 7，9 7 5 ，名稱爲，，Process for Fabricating v e Π1 c a 1 T r a n s 1 s t ο ι· s"中所揭示的垂直金屬氧化物半導體場 效電晶體（Μ 0 S F E T )類似，該文全文倂入本文參考 。以下將描述格存取電晶體的結構及製造。不過，有關於 此垂直Μ ◦ S F Ε Τ進一步的細節及製造請參見上述專利 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -10- 490840 A7 __B7 五、發明説明（8 ) (請先閱讀背面之注意事項再填寫本頁) 。當然，熟悉此方面技術之人士應瞭解，本發明可以，結合 美國專利6 ，0 2 7，9 7 5中所揭示之其它的垂直 Μ〇S F E T實施例，並不只限於本文所描述的單個·實施 例。 記憶體格2 0也包括毗鄰於格存取電晶體之上源/$ 區4 4且電氣地連接於該處的儲存電容器。儲存電容器@ 括毗鄰於上源/汲區4 4的第一電極層5 6 ，並經由導胃 的源/汲層4 8電氣地連接到該處。介電層5 8 ft鄰第一* 電極層5 6 ，以及第二電極層6 0 ft鄰介電層。此種配置 使垂直延伸之儲存電容器的面積增加。 以下將參考圖2 - 9描述記憶體格2 0的製造。部分 的半導體基體2 2變質地摻雜以在該處爲記憶體格2 0成 形至少一條連接線2 3 ，如圖2所示。摻雜可以經由離子 植入或其它的摻雜技術完成，熟悉此方面技術之人士都應 很容易瞭解。 使用熟悉此方面技術之人士所瞭解的習用技術在基體 2 2及連接線2 3上成形第一氧化物層2 4，如圖3所示 經濟部智慈財產局員工消費合作社印製 。接著如圖示的說明成形至少一層下介電層2 5 ，例如是 在第一氧化物層2 4的上方沈積第二氧化物層2 6 ，並接 著在第二氧化物層2 6上沈積或成形氮化矽層2 8。在氮 化矽層2 8上也可成形一犧牲閘層3 0。犧牲閘層3 0以 氧化物層較佳。接著如圖不的說明成形至少一層上介電層 3 2 ，例如在犧牲閘層3 0上成形第一氮化矽層3 4，在 第一氮化矽層3 4上成形氧化物層3 6 ，並在氧化物層上 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -11 - 490840 A7 厂 _______B7 _ _ 五、發明説明（9 ) 成形第二氮化矽層3 8。接下來，從氮化砂層3 8開始蝕 刻窗口 3 9 ，並向下延伸到達連接線2 3 ，如圖4所示。 窗口 3 9可以使用習用的製版技術成形，應爲熟悉此方面 技術之人士所獠解。接著在窗口 3 9內形成單晶半導體材 料的柱狀物4 0 ，如磊晶矽，如圖5所見。接著對柱狀物 4 0摻雜，以便分別定義下、上源/汲區4 2、4 4及通 道區4 6 ’以虛線表不。在上述授予Her gen r other等人的專 利中對摻雜有進一步的描述。 導電的源/汲層4 8成形在氮化矽層3 8及上源/汲 區4 4的上方，如圖6所示。導電的源/汲層4 8可以是 多晶矽或其它適合的材料。接著，對柱狀物4 〇兩側的導 電源/汲層4 8、氮化矽層3 8、及氧化物層3 6製作樣 .式，如圖7所示。樣式是以習用的製版技術完成。 接下來，成形介電層5 0做爲介電間隔物。介電間隔 物5 0也可以是氮化矽。以各向異性的蝕劑（如乾電漿倉虫 刻）去除部分的介電層5 0及氮化矽層3 4，因此，暴露 出犧牲閘層3 0 ，接著也將其去除，如圖8所示。犧牲閘 層例如可以使用濕蝕（例如含水的氫氟酸）或各向同彳生的 乾蝕（例如無水氫氟酸）去除。 接著，在柱狀物4 0的四周先前被犧牲閘層3 〇 {占據 的空間成形閘氧化物層5 1 ，如圖9所示。當然，應可瞭 解，也可毗鄰柱狀物4 0成形分離的閘氧化物層以取代胃 一的閘氧化物層5 1。接著毗鄰閘氧化物層5 1在先前j $ 犧牲閘層3 0佔據的空間成形導電的閘層5 2。再；:欠_ _ ^紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） " -12- (請先閱讀背面之注意事項再填寫本頁) -裝. 訂 經濟部智慧財產局員工消費合作社印製 490840 A7 B7 五、發明説明（1〇 ) ，應可瞭解，也可成形分離的導電閘層以取代單一的導電 閘層5 2。 接著，在導電的閘層5 2上方增加一氮化矽層5沱， 以便接觸到介電間隔物5 0 ，如圖1所示。接著，在介電 間隔物5 0及氮化矽層5 5的上方沈積第一電極層5 6。 接著’在第一電極層5 6的上方成形介電層5 8 ，並在介 電層5 8上方成形第二電極層6 0 ，儲存電容器因此完成 。在圖1中所示的第一及第二電極層5 6、6 0是金屬， 不過’熟悉此方面技術之人士所知的其它適用導電材料也 能滿足需求。 一般言之，‘介電間隔物5 0頂部以圓化較佳，因此， 它朝向導電源/汲層4 8的上表面逐漸變細。如此，介電 間隔物5 0提供成形在其上之第一電極層5 6平滑的弧形 ，以使儲存電容器的面積增加。此外，·介電間隔物5 0防 止儲存電容器內有銳角形成，以降低儲存電容器對漏電的 敏感。不過，介電間隔物5 0不需要延伸到導電源/汲層 4 8的整個上表面及氮化矽層4 9的上方。此外，可以成 形分離的介電間隔物以取代單一的介電間隔物5〇。 經由增加或減少導電源/汲層4 8的高度可以調整儲 存電容器的電容。記憶體格2 0 ’的另一例顯示於圖1〇 。導電的源/汲層4 8 ’垂直延伸，致使儲存電容器的第 一及第二電極層56’ 、60’及介電層58’也對應地 延伸。成形此種垂直延伸比較容易，以提供記憶體格2 0 ’之儲存電容器較高的電容。記憶體格2 0 ’中的其它單 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) .裝
、1T 經濟部智慧財產局員工消費合作社印製 -13- 490840 A7 B7 五、發明説明（11 ) 兀與ΘΙ[述相同，不需要再進一步討論。 窗□ 3 9的形狀與柱狀物4 0對應，通常是圓柱形， 如圖1 1所示。在另一實施例中，柱狀物4 〇 〃可以·是長 方形’如圖1 2所示。不過，熟悉此方面技術之人士應瞭 解’柱狀物4 0、4 0 〃也可以是其它可能的幾何形狀。 按照本發明的記憶體裝置7 〇如圖1 3所示。記憶體 裝置7 〇包括成形在記憶體裝置之連接線2 3上的複數個 記憶體格2 0，藉以定義一記憶體陣列。導電的導線7 4 間斷地連接到連接線2 3以降低它的有效電阻係數。導電 的導線7 4是金屬，其它適合的導電材料也能滿足需求。 熟悉此方面技術之人士應可瞭解，本發明的諸多修改 及其它實施例都可從前文的描述及相關圖式的教導中獲益 。因此，須瞭解，本發明並不限於所揭示的特定實施例， 所附申請專利範圍的範圍也意欲包含所有的修改與實施例 裝 ^ 訂 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -14-

Claims (1)

  1. 490840 A8 B8 C8 D8 六、申請專利範圍 1 . 一種積體電路記憶體裝置，包括 基體，其內具有至少一條連接線； (請先閣讀背面之注意事項再填寫本頁) 複數個記憶體格，成形在該基體上，每一個記憶體格 包括： 柱狀物，包括將格存取電晶體電氣連接到基體中之該 至少一條連接線的下源/汲區，格存取電晶體的上源/汲 區，以及至少一垂直延伸於該下源/汲區與該上源/汲區 間的通道區， 至少一下介電層，垂直地毗鄰於該基體，且橫向毗鄰 柱狀物的， 至少一上介電層，垂直地間隔位於該至少一下介電層 的上方，也毗鄰在該柱狀物的側面， 至少一閘，用於位於該至少一下介電層及該至少一上 介電層之間的格存取電晶體的至少一通道，並界定格存取 電晶體的閘長度，以及 儲存電容器，毗鄰格存取電晶體的上源/汲區，並電 氣地連接到該處。 經濟部智慧財產局員工消費合作社印製 2 .如申請專利範圍第1項的積體電路記憶體裝置， 其中該儲存電容器包括： 第一電極層，毗鄰該柱狀物的該上源/汲區，並電氣 地連接到該處； 介電層，毗鄰該第一電極層；以及 第二電極層，毗鄰該介電層。 3 .如申請專利範圍第1項的積體電路記憶體裝置， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -15- 490840 A8 B8 C8 D8 六、申請專利範圍 進一步包括導電的源/汲層，位於該柱狀物的該上源/汲 區與該儲存電容器之間。 (請先閲讀背面之注意事項再填寫本頁) 4 .如申請專利範圍第3項的積體電路記憶體裝置， 其中該導電的源/汲層具有上表面部及從該處垂懸的垂直 側壁部；且其中該儲存電容器毗鄰於該導電源/汲層的上 表面部與垂直側壁部延伸，藉以增加該儲存電容器的面積 〇 5 .如申請專利範圍第4項的積體電路記憶體裝置， 進一步包括至少一介電間隔物，毗鄰該導電源/汲層的該 垂直側壁部。 6 .如申請專利範圍第3項的積體電路記憶體裝置， 其中該導電的源/汲層包括多晶矽。 7 .如申請專利範圍第1項的積體電路記憶體裝置， 其中該至少一連接線包括至少一摻雜的基體區域。 8 .如申請專利範圍第7項的積體電路記憶體裝置， 進一步包括至少一導電的導線，間斷地連接到該至少一摻 雜的基體區，以降低它的有效電阻。 經濟部智慧財產局員工消費合A社印製 9 .如申請專利範圍第1項的積體電路記憶體裝置， 其中該柱狀物包括單晶半導體材料。 1 〇 .如申請專利範圍第1項的積體電路記憶體裝置 ，其中該基體包括矽；以及，其中該柱狀物包括嘉晶的矽 〇 1 1 .如申請專利範圍第1項的積體電路記憶體裝置 ，其中該至少一個閘包括： 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -16- 490840 A8 B8 C8 D8 六、申請專利範圍 導電的閘層’位於該至少一下介電層與該至少一上介 電層之間；以及 (請先閲讀背面之注意事項再填寫本頁) 至少一個閘氧化物層，位於該導電的閘層與該桂狀物 的毗鄰部之間。 1 2 ·如申請專利範圍第1項的積體電路記憶體裝置 ’其中該至少一個鬧包括一對毗鄰於該柱狀物相對側的閘 〇 1 3 ·如申請專利範圍第1項的積體電路記憶體裝置 ’其中該至少一下介電層包括在基體上的氧化物層與在氧 化物層上的氮化物層。 1 4 ·如申sra專利範圍桌1項的積體電路記憶體裝置 ’其中該至少一上介電層包括在至少一閘上的氧化物層及 氧化物層上的氮化物層。 1 5 ·如申i靑專利範圍第1項的積體電路記憶體裝置 ，其中該柱狀物是一般的圓柱形。 1 6 .如申請專利範圍第1項的積體電路記憶體裝置 ，其中該柱狀物是一般的長方形。 經濟部智慧財產局員工消費合作社印製 1 7 · —種積體電路記憶體裝置，包括： 基體，其內具有至少一條連接線； 複數個記憶體格，成形在該基體上，每一個記憶體格 包括： 柱狀物，包括將格存取電晶體電氣連接到基體中該至 少一條連接線的下源/汲區，格存取電晶體的上源/汲區 ，以及至少一垂直延伸於該下源/汲區與該上源/汲區間 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 490840 A8 B8 C8 D8 六、申請專利範圍 的通道區， (請先閲讀背面之注意事項再填寫本頁) 至少一下介電層，垂直毗鄰於該基體，且橫向毗鄰該 柱狀物， 至少一上介電層，垂直地間隔位於該至少一下介電層 的上方，且橫向毗鄰該柱狀物， 至少一閘，用於位於該至少一下介電層及該至少一上 介電層之間的格存取電晶體的至少一個通道， 導電的源/汲層，位於該柱狀物的該上源/汲區上， 且具有上表面部及從該處垂懸的垂直側壁部，以及 儲存電容器，毗鄰於該導電源/汲層的上表面部及垂 直側壁部延伸。 1 8 .如申請專利範圍第1 7項的積體電路記憶體裝 置，其中該儲存電容器包括： 第一電極層，毗鄰該導電源/汲層的上表面部及垂直 側壁部，並電氣地連接到該處； 介電層，毗鄰該第一電極層；以及 第二電極層，毗鄰該介電層。 經濟部智慧財產局員工消費合作社印製 1 9 .如申請專利範圍第1 7項的積體電路記憶體裝 置，進一步包括至少一介電間隔物，毗鄰該導電源/汲層 的該垂直側壁部。 2 〇 .如申請專利範圍第1 7項的積體電路記憶體裝 置，其中該導電的源/汲層包括多晶矽。 2 1 .如申請專利範圍第1 7項的積體電路記憶體裝 置，其中該至少一條連接線包括至少一個摻雜的基體區域 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -18- 490840 A8 B8 C8 D8 _ - —丨 六、申請專利範圍 〇 2 2 .如申請專利範圍第1 7項的積體電路記憶體裝 置，進一步包括至少一條導電的導線，間斷地連接到該至 少一摻雜的基體區，以降低它的有效電阻。 2 3 .如申請專利範圍第1 7項的積體電路記憶體裝 置’其中該柱狀物包括單晶半導體材料。 2 4 ·如申請專利範圍第1 7項的積體電路記憶體裝 置，其中該柱狀物包括磊晶的矽。 2 5 ·如申請專利範圍第1 7項的積體電路記億體裝 置，其中該至少一個閘包括： 導電的閘層，位於該至少一下介電層與該至少一上介 電層之間；以及 至少一個閘氧化物層，位於該導電的閘層與該柱狀物 的毗鄰部之間。 · 2 6 ·如申請專利範圍第1 7項的積體電路記憶體裝 置，其中該至少一個閘包括毗鄰於該柱狀物相對側的一對 閘。 2 7 · —種製造積體電路記憶體裝置的方法，包括： 在基體中成形至少一條連接線； 成形一柱狀物，包括將格存取電晶體電氣連接到至少 一條連接線的下源/汲區，格存取電晶體的上源/.汲區， 以及垂直延伸於下源/汲區與上源/汲區間的至少一個通 道區； 成形至少一下介電層，垂直毗鄰於基體，且橫向毗鄰 本紙張^1適用中關家標準（0叫八4驗（2獻297公釐) (請先閎讀背面之注意事項再填寫本頁} 訂 Ψ 經濟部智慧財產局員工消費合t社印製 -19- 490840 A8 B8 C8 D8 六、申請專利範圍 該柱狀物； (請先閲讀背面之注意事項再填寫本頁) 成形至少一上介電層，垂直地間隔位於至少一下介電 層的上方，也橫向毗鄰該柱狀物側面； · 在下及上源/汲區間成形至少一個聞，做爲格存取電 晶體的至少一個通道；以及 毗鄰格存取電晶體的上源/汲區成形一儲存電容器， 並電氣地連接到該處。 2 8 .如申請專利範圍第2 7項的方法，其中，成形 儲存電容器包括： 毗鄰柱狀物的上源/汲區成形第一電極層，並電氣地 連接到該處； 毗鄰第一電極層成形介電層；以及 毗鄰介電層成形第二電極層。 2 9 ·如申請專利範圍第2 7項的方法，進一步包括 在該柱狀物的該上源/汲區與該儲存.電容器間成形導電的 源/汲層。 經濟部智慧財產局員工消費合作社印製 3 0 ·如申請專利範圍第2 9項的方法，其中該導電 的源/汲層具有上表面部及從該處垂懸的垂直側壁部；且 其中該儲存電容器毗鄰於該導電源/汲層的上表面部與垂 直側壁部延伸，藉以增加該儲存電容器的面積。 3 1 ·如申請專利範圍第3 0項的方法，進一步包括 毗鄰導電源/汲層的垂直側壁部成形至少一介電間隔物。 3 2 .如申請專利範圍第2 9項的方法，其中導電的 源/汲層包括多晶5夕。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -20- 490840 A8 B8 C8 D8 六、申請專利範圍 3 3 ·如申請專利範圍第2 7項的方法，其中至少一 連接線包括至少一摻雜的基體區域。 3 4 .如申請專利範圍第2 7項的方法，進一歩包括 成形至少一導電導線的步驟，間斷地連接到至少一摻雜的 基體區，以降低它的有效電阻。 3 5 ·如申請專利範圍第2 7項的方法，其中的柱狀 物包括磊晶的矽。 3 6 ·如申請專利範圍第2 7項的方法，其中成形至 少一鬧包括： 在至少一下介電層與至少一上介電層之間，並毗鄰柱 狀物成形至少一閘氧化物層；以及 毗鄰至少一閘氧化物層成形導電的閘層。 3 7 .如申請專利範圍第3 6項的方法，其中的至少 一閘包括毗鄰於柱狀物相對側的一對閘。 (請先閣讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -21 -
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6706603B2 (en) * 2001-02-23 2004-03-16 Agere Systems Inc. Method of forming a semiconductor device
US6478231B1 (en) * 2001-06-29 2002-11-12 Hewlett Packard Company Methods for reducing the number of interconnects to the PIRM memory module
US20030052365A1 (en) * 2001-09-18 2003-03-20 Samir Chaudhry Structure and fabrication method for capacitors integratible with vertical replacement gate transistors
US7372091B2 (en) * 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
JP4164452B2 (ja) * 2004-02-02 2008-10-15 キヤノン株式会社 情報処理方法及び装置
US7504685B2 (en) * 2005-06-28 2009-03-17 Micron Technology, Inc. Oxide epitaxial isolation
JP5525156B2 (ja) * 2008-12-09 2014-06-18 ピーエスフォー ルクスコ エスエイアールエル 半導体装置、および該半導体装置の製造方法
JP4530098B1 (ja) * 2009-05-29 2010-08-25 日本ユニサンティスエレクトロニクス株式会社 半導体装置
US9177872B2 (en) 2011-09-16 2015-11-03 Micron Technology, Inc. Memory cells, semiconductor devices, systems including such cells, and methods of fabrication
KR20250172710A (ko) * 2012-05-10 2025-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9698261B2 (en) 2014-06-30 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical device architecture
US9911848B2 (en) * 2014-08-29 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical transistor and method of manufacturing the same
CN108538839B (zh) * 2017-03-01 2019-08-23 联华电子股份有限公司 半导体结构、用于存储器元件的半导体结构及其制作方法
JP2021153082A (ja) * 2020-03-24 2021-09-30 キオクシア株式会社 半導体装置及び半導体記憶装置
CN118235532A (zh) 2021-11-09 2024-06-21 新加坡优尼山帝斯电子私人有限公司 半导体内存装置及半导体内存装置的制造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4554570A (en) * 1982-06-24 1985-11-19 Rca Corporation Vertically integrated IGFET device
JPH0793365B2 (ja) * 1984-09-11 1995-10-09 株式会社東芝 半導体記憶装置およびその製造方法
US5140389A (en) 1988-01-08 1992-08-18 Hitachi, Ltd. Semiconductor memory device having stacked capacitor cells
JP2941039B2 (ja) * 1990-11-08 1999-08-25 沖電気工業株式会社 半導体メモリ装置の製造方法
JPH04188869A (ja) * 1990-11-22 1992-07-07 Mitsubishi Electric Corp 接合型電界効果トランジスタとキャパシタとを含む半導体記憶装置およびその製造方法
KR940000513B1 (ko) 1991-08-21 1994-01-21 현대전자산업 주식회사 Dram셀 및 그 제조방법
US5208172A (en) * 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
US5234856A (en) 1992-04-15 1993-08-10 Micron Technology, Inc. Dynamic random access memory cell having a stacked-trench capacitor that is resistant to alpha particle generated soft errors, and method of manufacturing same
US5335138A (en) 1993-02-12 1994-08-02 Micron Semiconductor, Inc. High dielectric constant capacitor and method of manufacture
JPH06260610A (ja) * 1993-03-02 1994-09-16 Toshiba Corp 半導体記憶装置及びその製造方法
JP3403231B2 (ja) * 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
JP3197134B2 (ja) * 1994-01-18 2001-08-13 株式会社東芝 半導体装置
KR0135803B1 (ko) 1994-05-13 1998-04-24 김광호 상.하로 분리된 커패시터를 갖는 반도체 메모리장치 및 그 제조방법
JP3745392B2 (ja) * 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
US5885882A (en) 1995-07-18 1999-03-23 Micron Technology, Inc. Method for making polysilicon electrode with increased surface area making same
US5668036A (en) 1996-06-21 1997-09-16 Vanguard International Semiconductor Corporation Fabrication method of the post structure of the cell for high density DRAM
US5712813A (en) 1996-10-17 1998-01-27 Zhang; Guobiao Multi-level storage capacitor structure with improved memory density
KR19980028402A (ko) * 1996-10-22 1998-07-15 문정환 디램(dram) 셀의 구조 및 그 제조 방법
US5885864A (en) 1996-10-24 1999-03-23 Micron Technology, Inc. Method for forming compact memory cell using vertical devices
US5824582A (en) 1997-06-04 1998-10-20 Vanguard International Semiconductor Corporation Stack DRAM cell manufacturing process with high capacitance capacitor
US5909618A (en) 1997-07-08 1999-06-01 Micron Technology, Inc. Method of making memory cell with vertical transistor and buried word and body lines
US6078072A (en) * 1997-10-01 2000-06-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a capacitor
US6027975A (en) * 1998-08-28 2000-02-22 Lucent Technologies Inc. Process for fabricating vertical transistors

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