TW492105B - Monitor method for bipolar transistor emitter opening etching process - Google Patents

Description

492105 五、發明說明（1) 5 - 1發明領域： 本發明係有關於一種半導體元件的製造方法，特別是 有關於一種用以監控雙載子電晶體射極窗蝕刻製程的方法 5 - 2發明背景： 雙載子互補式金氧半導體（BiCMOS)積體電路在單一 _ 晶片結合雙載子電晶體（BJT)與互補式金氧半導體（CMOS胃 )，並具備製程上多數功能的優點。因此，B i CMOS積體電 路具備BJT速度上的優勢與較好的類比，並具有CMOS低耗 能與高積極度的優點。 刻當在適的除， 蝕適，不度移時 與不說，過的同 率，來件或當。 速中例元除適象 刻程舉體移不現 钱製。導的，路 ，體案半當層短 程導圖的適電的 製半膜層不導電 刻在薄膜層或與 #。的薄的層路 束制好有要緣斷 結控不具想絕的 間與致在致為電 時視導用導層致 的監會中會的導 要的刻圍刻要地 想心#範#想自 所小度米度除各 在須過微過移會 了 必與毫與當層 為點刻與刻。的 端钱米钱除要 末的微當移想

492105 五、發明說明（2) 時間更進一步地引導不佳的 昂貴的，所以許多有關製程 確控制蝕刻末端點是非常重 I虫刻末端點必須正確預 外地I虫刻。由於在薄膜層厚 動，與濃度變化有關，所以 端點是很困難去作預測。因 素，包含餘刻劑濃度，I虫刻 等等。精確的控制這些因素 濃度的控制。 可靠程度。半導體晶片是非常 步驟，如在蝕刻步驟.中需要正 要的。 測與發現，才能使其停止於意 度與構造不·但和蝕刻溫度，流 I虫刻速率，I虫刻時間與I虫刻末 此，I虫刻速率是依賴多數的因 劑溫度，薄膜厚度與薄膜特性 是需要非常昂貴的器具，例如Φ 而基於上述的這些原因，極欲尋求一種用以監控雙載 子電晶體射極窗蝕刻製程的方法，以減少底材過度蝕刻的 問題。 5 - 3發明目的及概述： 鑒於上述之發明背景中，傳統的半導體元件製程所產φ 生的諸多缺點，在本發明中提供一種用以監控雙載子電晶 體射極窗蝕刻製程的方法，可以容易控制底材免於過度蝕 刻的問題。

492105 五、發明說明（3) 本發明之主要目的係提供一種用以監控雙載子電晶體 射極窗蝕刻製程的方法，用以獲得較佳品質。 本發明之另一目的係提供一種用以監控雙載子電晶體 射極窗蝕刻製程的方法，可以藉由蝕刻監視器容易控制底 材。 根據上述之目的，本發明揭露了 一種用以監控雙載子 電晶體射極窗蝕刻製程的方法。本方法至少包含提供具有 氧化石夕層之底材與其一氮化^夕層在氧化石夕層上。然後，沈| 積半導體層在氧化矽層與氮化矽層上。再者，形成第一傳 導型式的傳導區域於半導體層中。接著，形成介電層在半 導體層上。然後，非等向性蝕刻介電層與半導體層以終止 於氧化矽層上以定義出雙載子電晶體之射極區域。最後， 等向性蝕刻氧化矽層。 本發明之目的及諸多優點藉由以下較佳具體實施例之 詳細說明，並參照所附圖式，將趨於明暸。 5 - 4較佳具體實施例之詳細說明： 本發明的半導體設計可被廣泛地應用到許多半導體設 計中，並且可利用許多不同的半導體材料製作，當本發明 1

492105 五、發明說明（4) 以一較佳實施例來說明本發明方法時，習知此領域的人士 應有的認知是許多的步驟可以改變，材料及雜質也可替換 ，這些一般的替換無疑地亦不脫離本發明的精神及範疇。 其次，本發明用示意圖詳細描述如下，在詳述本發明 實施例時，表示半導體結構的剖面圖在半導體製程中會不 依一般比例作局部放大以利說明，然不應以此作為有限定 的認知。此外，在實際的製作中，應包含長度、寬度及深 度的三維空間尺寸。 第一 A圖至第一 F圖為本發明一最佳實施例，關於一種 用以監控雙載子電晶體射極窗蝕刻製程的方法之截面剖視 圖。 參照第一 A圖顯示，描述積體電路的製程，包含矽底 材1 0 0與場氧區域1 0 2，皆利用傳統的雙載子互補式金屬氧 化半導體電晶體的製程。形成場氧區域1 0 2當作元件的隔 離結構於底材1 0 0之表面上。場隔離結構周圍的區域適用 於元件的產生與定義元件的雙載子電晶體。藉由局部熱氧 化矽的技術形成場氧隔離區域1 〇 2。然後，形成二氧矽層馨 1 0 4於底材1 0 0與場氧化區1 0 2上。二氧矽層1 0 4的厚度介於 1 0 0至5 0 0埃之間。由於此二氧化矽層1 0 4使蝕刻監視器容 易偵測蝕刻終點。原因為二氧化矽層1 0 4與底材1 0 0的蝕刻 選擇比不相同。接著，形成第一介電層10 6於二氧化石夕層

492105 五、發明說明（5) 10 4上。第一介電層10 6至少包含氮化矽。第一介電層106 的厚度介於3 0 0至5 0 0埃之間。藉由低壓化學氣相沈積法形 成第一介電層106。 舉例來說，一 η型矽底材1 0 0可形成不同的被動元件與 主動元件，包含Ρ-通道互補式金屬氧化半導體電晶體與雙 載子電晶體。在典型BiCMOS製程，η+録被植入進入到ρ型 底材，形成ΝΡΝ雙載子電晶體或PM0S元件。同樣地ρ-型式 硼被植入以形成Ρ+井，形成NM0S元件。 藉由光罩形成場氧化區1 0 2以定義出氧化成長區域。 沈積第一介電層1 0 6與藉由光罩圖案化，在場氧化區域1 0 2 上移去第一介電層1 〇 6處，在那可放置主動元件。然後蝕 刻這些區域進入取向附生的層。藉由局部氧化法成長場氧 化區以隔離主動元件與被動元件。 參照第一 Β圖，沈積第一光阻層（未顯示在圖上）在第 一介電層1 0 6上。藉由傳統的微影技術使第一光阻層具有 一開口 。然後，藉由第一光阻層為罩幕，蝕刻第一介電層 1 0 6。接著，移除掉部分第一介電層1 0 6以暴露出二氧化矽_ 層1 0 4以定義出雙載子電晶體的區域。然後，沈積第一半 導體層1 0 8在二氧化矽層1 0 4上。第一半導體層1 0 8至少包 含非晶矽與多晶矽。第一半導體層1 〇 8的厚度介於5 0 0至 3 0 0 0埃之間。同時植入多數ρ-型式離子至第一半導體層

492105 五、發明說明（6) 1 0 8中，藉以利用硼離子植入。然後，沈積第二介電層1 1 0 於第一半導體層10 8上。第二介電層110至少包含氮化矽。 第二介電層1 1 0的厚度介於1 〇 〇 〇至5 0 0 0埃之間。藉由低壓 化學氣相沈積法（LPCVD)、電漿增益化學氣相沈積法（ PECVD)或常壓化學氣相沈積法（APCVD)形成第二介電層 110° 參照第一 C圖，沈積第二光阻層（未顯示在圖上）於第 二介電層層11 0上。藉由傳統的微影技術使第二光阻層具 有一開口 。然後，藉由第二光阻層為罩幕，蝕刻第二介電Φ 層層1 1 0與第一半導體層1 0 8。此蝕刻步驟停止於二氧化矽 層1 0 4上以定義出雙載子電晶體的射極區域1 1 1。藉由非等 向性I虫刻形成射極區域1 1 1。 參照第一 D圖，蝕刻二氧化矽層1 0 4於第一半導體層 1 0 8之下。蝕刻的方式為採用等向性蝕刻法。等向性蝕刻 法在第一半導體層1 0 8之下造成底切現象。然後，沈積第 二共形半導體層1 1 2於底材1 0 0上，射極區域之側壁上與第 二介電層1 1 0上。第二共形半導體層1 1 2至少包含非晶矽與 多晶矽。第二共形半導體層1 1 2的厚度介於1 0 0至2 0 0埃之 _ 間。在本發明中，第二共形半導體層Π 2最佳的厚度為1 2 0 埃。將第二共形半導體層1 1 2填滿於第一半導體層1 0 8上， 射極區域1 1 1上與底切處。

492105 五、發明說明（7) 參照第一 E圖，氧化第二共形傳導性層1 1 2以形成氧化 層112a。同時植入多數p-型式離子至底材100中，藉以利 用硼離子植入。然後，沈積第三介電層（未顯示於圖上） 於氧化層1 1 2 a上與射極區域1 1 1上。第三介電層至少包含 氮化矽。然後，回蝕第三介電層以形成在雙載子射極區域 1 1 1側壁上的氮化矽間隙壁1 1 4。 參照第一 F圖，籍由等向性蝕刻法蝕刻氧化層1 1 2 a。 然後，沈積第三共形半導體層Π 6於底材1 0 0，第二介電層 1 1 0與間隙壁1 1 4之表面上。最後，植入多數 η -型式離子 · 至第三共形半導體層1 1 6中，藉以利用砷離子植入。 根據本發明方法所提供一種用以監控雙載子電晶體射 極窗蝕刻製程的方法，具有下述之優點： 1. 提供一種用以監控雙載子電晶體射極窗蝕刻製程的 方法，用以獲得較佳品質。 2. 提供一種用以監控雙載子電晶體射極窗蝕刻製程的 方法，可以藉由蝕刻監視器容易控制底材免於造成過度蝕_ 刻的現象。 以上所述僅為本發明之實施例而已，並非用以限定本 發明之申請專利範圍；凡其它未脫離本發明所揭示之精神

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492105 圖式簡單說明 本發明之上述目的與優點，將以下列的實施例以及圖 示，做詳細說明如下，其中： 第一 A圖至第一 F圖顯示的是依據本發明的方法，關於 一種用以監控雙載子電晶體射極窗蝕刻製程的方法之截面 剖視圖。 主要部分之代表符號： 100 半 導 體 底 材 102 場 氧 化 區 104 氧 化 矽 層 106 第 一 介 電 層 108 第 一 半 導 體 層 110 第 — 介 電 層 111 雙 載 子 射 極 112 第 —· 共 形 半 導 體 層 112a 氧 化 層 114 氮 化 矽 間 隙 壁 116 第 三 共 形 半 導 體 層

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Claims (1)

1. 492105 六、申請專利範圍 1 · 一種用以執行雙載子電晶體射極窗蝕刻製程的方法，該 方法至少包含： 提供具有一氧化$夕層之一底材，一氮化^夕層在該氧化 矽層上，一半導體層在該氮化矽層上，一第一傳導型式之 一傳導區域於該半導體層中，一介電層在該半導體層上； 非等向性蝕刻該介電層與該半導體層以終止於該氧化 矽層上以定義出該雙載子電晶體之一射極區域；以及 等向性蝕刻該氧化矽層。

   2. 如申請專利範圍第1項之方法，其中上述之底材至少包 含矽。 3. 如申請專利範圍第1項之方法，其中上述之氧化矽層之 厚度大約介於2 0 0至30 0埃之間。 4. 如申請專利範圍第1項之方法，其中上述之介電常數層 至少包含氮化石夕。

   5. 如申請專利範圍第1項之方法，其中上述之半導體層係 由非晶矽與多晶矽所組成的族群選出。 6. —種在底材中具有金屬氧化半導體電晶體在其上以形 成雙載子電晶體的方法，該方法至少包含： 形成一氧化矽層在該底材上；

   第13頁 492105 六、申請專利範圍 保護該 沈積一 形成一 中； 形成一 非等向 於該氧化石夕 等向性 沈積一 射極區之一 氧化該 形成一 等向性 沈積一 形成一 體層中該第 金屬氧化半導體電晶體，藉由一第一介電層； 第一半導體層在該第一介電層上； 第一傳導形式之一第一傳導區域於該半導體層 第二介電層在該第一半導體層上； 性蝕刻該第二介電層與該第一半導體層以終止 層以定義出該雙載子電晶體之一射極區； 蝕刻該氧化矽層； 共形（conformal)第二半導體層於該底材，該 側壁與該第二介電層上； 第二半導體層以形成一氧化層； 氮化矽間隙壁於該射極之一側壁上； 蝕刻該氧化層； 第三半導體層於該底材上；以及 第二傳導型式之一第二傳導區域於該第三半導 一傳導型式的對面。 7. 如申請專利範圍第6項之方法 含石夕。 8. 如申請專利範圍第6項之方法 厚度大約介於2 0 0至3 0 0埃之間。 其中上述之底材至少包 其中上述之氧化矽層之 _ 9.如申請專利範圍第6項之方法，其中上述之第一介電層

   第14頁 492105 六、申請專利範圍 至少包含氮化石夕。 1 0.如申請專利範圍第6項之方法，其中上述之第二介電層 至少包含氮化石夕。 1 1.如申請專利範圍第6項之方法，其中上述之第一半導體 層係由非晶矽與多晶矽所組成的族群選出。 12. 如申請專利範圍第1 1項之方法，其中上述之第二半導 體層係由非晶矽與多晶矽所組成的族群選出。 13. 如申請專利範圍第11項之方法，其中上述之第三半導 體層係由非晶矽與多晶矽所組成的族群選出。 14. 一種在底材中具有金屬氧化半導體電晶體在其上以形 成雙載子電晶體的方法，該方法至少包含： 提供一底材； 沈積一氧化矽層於該底材上與一第一氮化矽層於該氧 化石夕層上； 移除一部分該第一氮化矽層以暴露出該氧化矽層以定 義出一雙載子電晶體之區域； 沈積一第一半導體層於該氮化矽層上； 形成一第一傳導形式之一第一傳導區域於該第一半導 體層中；

   第15頁 492105 六、申請專利範圍 沈積一第二氮化矽層於該第一半導體層上； 非等向性蝕刻該第二氮化矽層與該第一半導體層以終 止於該氧化矽層以定義出該雙載子電晶體之一射極區 等向性蝕刻該氧化矽層； 沈積一共形（conformal)第二半導體層於該底材，該 射極區之一側壁與該第二氮化矽層上； 氧化該第二半導體層以形成一氧化層； 形成一氮化矽間隙壁於該射極之一側壁上； 等向性蝕刻該氧化層； 沈積一第三半導體層於該底材上；以及 形成一第二傳導型式之一第二傳導區域於該第三半導 體層中該第一傳導型式的對面。 15. 如申請專利範圍第1 4項之方法，其中上述之底材至少 包含矽。 16. 如申請專利範圍第1 4項之方法，其中上述之氧化矽層 之厚度大約介於2 0 0至3 0 0埃之間。 17. 如申請專利範圍第1 4項之方法，其中上述之第一半導 體層係由非晶矽與多晶矽所組成的族群選出。 18. 如申請專利範圍第1 4項之方法，其中上述之第二半導

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