TW498331B - Semiconductor device - Google Patents

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TW498331B
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Tomonori Sekiguchi
Riichiro Takemura
Kazuhiko Kajitani
Katsutaka Kimura
Tsugio Takahashi
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Hitachi Ltd
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Description

498331 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明d ) 【發明之§術領域】 本發明是有關含記憶體陣列的半導體裝置之記憶體陣 列的雜訊低減。 【習知之技術】 此說明書所參照的文獻如下。 〔文獻1〕：超L S I記憶體pp.214-217，伊藤淸男 著，培風館，1 9 9 4年1 1月5日初版發行。 〔文獻 2〕： K. Itoh, IEEE Journal of Solid State Circuit. Vol.25，No. 3，（1 990)，ρρ·778-789。 〔文獻2〕是在〔文獻1〕中所被引用的原始文獻。 〔文獻1〕是記載有關動態隨機存取記憶體D R A Μ 放大時介在字元線的雜訊。並且，記載有關因資料線與字 元線的結合容量而引起的非選擇字元線上的雜訊電壓使資 料對線中產生雜訊之情事。該雜訊的影響是依存於資料對 線的構造（開放型資料對線構造，或折返資料對線構造） ，資料線的預充電方式（V D預充電方式，或V D / 2預 充電方式）。其結果’若爲折返資料對線構造及V D / 2 預充電方式，則該雜訊會被減輕。 【發'明所欲解決之課題】 本發明者是針對本案先前利用0.16〜0.13 // m的極微細加工技術的1 G b D R A Μ陣列的構造與資 料線和字元線的結合容量所引起的雜訊之關係來進行詳細 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）_ 4 _ ----.---1----裝-----^----訂--------- (請先閱讀背面之注意事項再填寫本頁) 498331 經濟部智慧財產局員工消費合作社印製 A7 ______ B7______ 五、發明說明g ) 的檢討。曝1 0是表示本案之前檢討過的D R A Μ陣列的 平面佈局與所對應的電路圖的一部份。其中，在圖（a ) 之平面佈局中，在資料線（D L )與字元線（W L )的預 定交點上配置有記憶格（M C )。該資料線構造是所謂折 返型資料線構造。在此，只顯示讀出來自記憶格的信號之 D L，形成選擇電晶體的閘極之W L，擴散層領域（ ACT)，連接A C T與D L之資料線接點（D L C T ) ，及連接A C T與電容下部電極之儲存節點接點（ SNCT)，而省略連接於SNCT之電容下部電極。又 ，於記憶體陣列的上下配置有上副字元驅動器列（ S W D A - U )及下副字元驅動器列（S W D A - D ) ’ 且字元線W L會2條交互地連接於上下的副字元驅動器列 。以下配合所需，簡稱副字元驅動爲S W D。又，於記憶 體陣列的左右配置有左感測放大器列（S A A - L )及右 感測放大器列（S A A - R )，且資料線D L會2條交互 地連接於左右的感測器列。以下配合所需，簡稱感測放大 器爲S W D。 之所以會如此地交互配置S W A及S A，那是爲了緩 和S W A及S A的佈局間距。例如，若由S W D A — U與 記憶體陣列的境界部來看，W L會形成通過境界部而進入 SW'D 者（WL1，WL2，WL5，WL6)與在境界 部終了者（WLO，WL3，WL4，WL7)呈各兩條 重複者。若如此地連接W L與S W D的話’則1個S W D 份量的資料線方向的佈局間距可以緩和成2條W L份量的 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-5 - ----*---ί----裝-----^----訂--------- (請先閱讀背面之注意事項再填寫本頁) 498331 A7 B7 五、發明說明p ) 間距。同_的’ s A的佈局也是交互配置，而藉此來使字 元線方向的間距緩和成2對份量D L的間距（4條D L份 量）。就D R A Μ而言’由於是使記憶格微細化，因此 W L，D L的間距非常地小。因此’不易以預定的間距來 佈局SWD及S A，所以交互配置極爲重要。 在此，若著眼於W L與S W D列的連接關係，亦即若 著眼於連接於D L· Ο T ’且爲鄰接的2個記憶格（M C 0 與M C 1 )的話，則這些記憶格會共有1個D L C Τ ’但 在連接於這些記憶格的W L ( W L 0 ’ W L 1 )會連接於 SWDA — U。另一方面’若著眼於連接於DL 〇 B ’且 爲鄰接的2個記憶格（M C 2與M C 3 )的話，則這些記 憶格也會共有1個D L C T ’但在連接於這些記憶格的 WL (WL2，WL3)會連接於 SWDA — D。因此， 在圖1 0之記億體陣列的佈局中’連接於共有D L C T的 2個記憶格之W L會被連接於相同的S W D列。又’若以 記憶體陣列全體來看’則由於圖1 〇 ( a )所示的圖案是 重複於縱橫，因此連接於M c (該M C是連接於D L Ο T )的WL (圖中WLO，WL1 ，WL4，WL5)全體 會被連接於SWDA - U ’而連接於MC (該MC是連接 於 DLOB)的 WL (圖中 WL2 ，WL3 ，WL6 ， W LI )全體會被連接於s w D A — D。因此，連接於記 憶格（該記憶格是連接於1條的資料線）的字元線會全部 連接於同一列的副字元驅動器列。 若予以顯示成電路圖’則爲圖1 0 ( b )所示。在折 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-6 - (請先閱讀背面之注意事項再填寫本頁) 裝-----„----訂---------. 經濟部智慧財產局員工消費合作社印製 498331 A7 B7 五、發明說明$ ) 返資料線環成中，資料線與字元線的交點中有一半的交點 連接記憶格。例如，在D L 〇 τ與w L 0之間是連接記憶 格MCO，但在DLOB與WLO之間是不連接MC ° MC是由選擇電晶體與T G與單元電容器C S所構成。 C S的一方電極爲屏極P L，與陣列內的其他記憶格共通 連接。C S的另一方電極是連接於T G的源極或汲極的一 方，TG的另一方源極或汲極是連接於DL。DL〇T與 DLOB是一對連接於SA列L中的SAO，DL1 丁與 DL1B是一對連接於SA列R中的SA1。這些SA是 根據來自記憶格的信號來放大產生於D L對的中微小電壓 差，亦即將一方的D L放大成高位準電壓’將另一方的 D L放大成低位準電壓。 其次，擴大圖10的MCO，MC1，MC2，MC 3的部份，而來將佈局顯示於圖1 1 ( a )中’以及將電 路圖顯示於圖1 1 ( b )中。並且還顯示出在這些MC的
WL與DL間所產生的寄生電容。在WLO ’WL1與 DL0T之間分別產生有寄生電容C00 ’ C0 1 °在 WL 0，WL 1與DL 0 B之間分別產生有寄生電容 C00B ，C01B。在WL2 ，WL3 與 DL〇B 之間 分別產生有寄生電容C02，C03。在WL2，WL3 與D'LOT之間分別產生有寄生電容CO 2B ’ C〇 3B ο 在此，分別將圖1 1 ( a )之佈局的箭頭所示之部份 的剖面A — A，，B — B’，C — C’予以表示於圖1 2 ( 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-7 - (請先閱讀背面之注意事項再填寫本頁) · I ϋ I ϋ I I— in 一-0、 ϋ ϋ ϋ ϋ ϋ n I I » 經濟部智慧財產局員工消費合作社印製 498331 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明C ) a ) ， ( b ) ， （ c )中。圖1 2的剖面圖是表示圖1 1 (a )所示之箭頭方向2個字元線W L 〇，W L 1附近的 剖面。基板上的A C T領域爲Μ〇S電晶體的活性領域， 其他部份爲元件分離領域。並且，在上面配置有W L， DL，DL會藉由橢圓狀的DLCT來與ACT連接。 SN爲單元電容C S的下部電極，且藉由SNCT來與 A C T連接。又，C S的上部電極P L會共通連接於陣列 內的單元，且於上部配置有2層的金屬配線Μ 2，Μ 3。 在此，比較C 〇 〇與C Ο 〇 Β的大小。如圖1 2 ( a )的剖面圖A—A’所示，與DLOT連接的DLCTO會 非常接近WLO與WL 1之間而通過。DLCTO與WL 〇的距離是在進行0 · 1 3 // m的微細加工而來製作記億 格時爲30mm程度。因此，DLOT — WLO間電容（ C〇〇)幾乎是決定於DL CT〇— WL 0間的部份。另 一方面，如圖12 (b)的剖面圖Β — B’所示，DL0B 只會通過WL 〇的上部，DL 〇 B - WL 0間電容（ C00B)是決定於DL與WL的層間距離，在0·13 // m的微細加工下爲2 5 0 m m程度。因此，C 〇 〇 B與 C 0 0相較下顯得非常的小，根據詳細的電容模擬結果， 若C 0 0爲1〇〇％，則C〇〇 B爲1 %程度。亦即，如 圖1 ' 1 ( b )所不，在折返資料線構成中，對D L 〇 丁與 DL 0 B之WL 0的耦合電容，猛一看似乎C 〇 〇與 C 0 0 B取得平衡，但在使用微細記憶格的高集成 DRAM中，C00會形成非常地大，而產生非平衡。同 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）_ 8 - ----·---^----裝-----„----訂--------- S— (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 498331 A7 _____B7___ 五、發明說明Ρ ) 樣的，〇〇1，0〇2，〇〇3對（：〇16，（：〇28, C〇3 Β而言會顯得非常大。換言之，DL — WL耦合電 容在其DL與WL之間有MC時會顯得較大，無MC時幾 乎可以無視其存在。 該D L — WL耦合電容的不平衡是因爲使D RAM形 成高集成化，而造成平行於基板的方向的絕緣膜的厚度變 薄所致（對垂直於基板的方向的層間絕緣膜而言），因而 導致產生新問題。因此，如以下所述，在如此之D L — W L耦合電容爲不平衡的陣列基板中，W L雜訊會造成問 題。 圖1 3是表示第1 0圖之記憶體陣列與字元線雜訊爲 形成最大時的資料模式。W L 0〜W L 7是分別連接於 SWDO 〜SWD7，並且 SWDO，SWD1 ，SWD 4，SWD5是配置於SWDA — U，而且SWD2， SWD3，SWD6，SWD7 是配置於 SWDA — D。 又，DLOT，DLOB是連接於SA列L中的SA〇， DL1T，DL1B是連接於SA列R中的SA1。在此 ，將S A的電路圖表示於圖1 4 ( a )中，以及將陣列的 動作波形表示於圖1 4 ( b )中。 在圖1 3中若考量W L 〇被選擇時，則陣列中的w L 〇以/外的WL會分別藉由SWD中的N通道型M〇S電晶 體來連接於VSSU或VSSD。如圖14 (b)所示’ 首先待機時所有的SWD會在WL中輸出0V。其次在 M C中，選擇電晶體會形成〇F F狀態，在電容中會根據 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -9 - ----V-------裝----K----訂--------- (請先閱讀背面之注意事項再填寫本頁) 498331 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明f ) 資訊而被f入v D L (例如1 · 8 V )或V s S (例如〇 V)的電壓。在SA中，SHRU，SHRD會形成 VPP (例如 3.5V) ，CSP，CSN 會形成 VBLR(例如0.9V) ，BLEQ會形成VPP， YS會形成0V，且DL會被充電成VBLR的電位。 當D R AM中被輸入儲存體主動指令與位址而來選擇 圖中之記億體陣列時，在SA〇中，SHRL，BLEQ 會下落至0V，且預充電會被中斷。接著’在SWDO中 ，W L 0會被活化。如此一來’連結於w L 0之M C的選 擇電晶體會形成〇 Ν狀態’且於被預充電成0 · 9 V的 DLO，DL 1等中，信號會從單元電容器出來。此刻， 例如在1 0 2 4對（2 0 4 8條）的D L中’除了 DLnT以外，從DLOT到DL· 1 0 2 3Τ爲止之全體 丁側的D L中會出現低位準（L )的信號，而僅於 D L η 丁中出現高準位（Η )的信號。此刻，由於從他方 的D L到D L 1 0 2 3 Β中並未出現信號’因此維持 〇· 9 V。此模式或使該Η，L呈逆轉的模式爲W L雜訊 形成最大時之最壞的情況條件。接著’若使C S Ν驅動成 〇V，及使C S P驅動成1 · 8 V，而來使S A活化的話 ，則由DLnT以外的DLOT到DL 1 0 2 3T會被方女 大到/〇 V爲止，由DLnB以外的DLOB到DL 1023B會被放大到1.8V。 在此，將該情況表示於圖1 3中。圖中在D L 〇 T， DL IT上的低位準（L)下，DL 〇T及DL IT會被 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -10- --------^----裝----K----訂--------- (請先閱讀背面之注意事項再填寫本頁) 498331 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明C ) 放大成〇ν’在DLOB，DL1B上的高位準（Η)下 ，DL〇B及DL1B會被放大成1·8V。此刻，產生 於WL 〇中的雜訊會形成下述一般。WL 〇會從DL nT 以外的D L 0 Τ到D L 1 〇 2 3 Τ爲止的資料線，經由親 合電容來接受負的雜訊。另一方面，WL 0會從D L η Β 以外的D L 0 Β到D L 1 〇 2 3 Β爲止的資料線，經由親 合電容來接受正的雜訊。雖然產生於W L 〇中的雜訊會形 成所有雜訊的和，但是如前述，由於W L 0是連接於M C (該MC是連接於從DL 0Τ到DL 1 0 2 3 Τ爲止之丁 側的D L )，因此例如在W L 〇 - D L 0 Β間的耦合電容 爲W L 〇 - D L 0 Τ間的耦合電容的1 %程度。亦即， W L 〇與Β側之資料線的耦合電容與W L 0與Τ側之資料 線的耦合電容相較下，小到可以無視於其存在。因此，在 W L 〇中，負的雜訊幾乎不會被抵消而生成。在此，以 WL0上的負（一）記號來表示之。同樣的，在WL1， WL4，WL5中會產生負的雜訊。相反的，由於WL2 ，WL3，WL6，WL7是連接於MC (該MC是連接 於從D L 0 B到D L 1 〇 2 3 B爲止之B側的D L )，因 此例如在W L 2 — D L 〇 T間的耦合電容要比W L 2 -D L 0 B間的耦合電容來得小，約爲1 %程度·。亦即， W L/ 2與T側之資料線的耦合電容與W L 2與B側之資料 線的耦合電容相較下，小到可以無視於其存在。因此，在 這些WL中會產生正的雜訊，並以WL上的正（+ )記號 來表示之。圖14 (b)之波形亦表示往WL〇，WL1 (請先閱讀背面之注意事項再填寫本頁) 裝
· I I I I si. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-11 - 經濟部智慧財產局員工消費合作社印製 498331 A7 ____B7_ 五、發明說明P ) ，W L 2 § w L 雜訊。 在此，產生於W L中的雜訊是經由S W D中的N通道 Μ〇S電晶體來流入S W D上配線的V S S。由於該 V S S配線是在D R A M中由晶片中央的電源墊到晶片端 爲止，將數m m配線形成於S W D上，因此阻抗高。如此 一來，字元線中所產生的雜訊會保持原狀產生於S W D上 的V S S中。 該W L雜訊，若由陣列全體的W L來，則一半的w L 中會產生正的雜訊，剩餘一半的W L中會產生負的雜訊， 但就圖1 3之陣列而言，由於是交互配置S W D，因.也在 連接於SWDA - U的所有WL中會產生負的雜訊，在連 接於SWDA — D的所有WL中會產生正的雜訊。因此， 在SWDA — U上的VS S配線（VS SU)中所產生之 負的雜訊會作用於相互增強的方向上，在S W D A — D上 的V S S配線（V S S D )中所產生之正的雜訊會作用於 相互增強的方向上，而造成這些雜訊會變得非常大。由詳 細的電路模擬結果可得知會分別形成1 0 0 m V程度。又 ，由於WL中所產生的雜訊要傳達至晶片中央的電源墊爲 止才會被抵消，因此衰減時間長。 該D L放大時的W L雜訊會再度經由W L — D L間的 耦合/電容來回到D L，而導致錯誤動作。如圖1 3所示， 當Η位準的信號只在DLnT輸出時，來自WL〇，WL 1 ，WL4，WL5等之負的雜訊會回到該DLnT中。 又，來自WL2，WL3，WL6，WL7等之正的雜訊 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -12- , Λ 裝-----^----訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 498331 A7 _B7__ 五、發明說明（l〇 ) 會回到該D L η B中。亦即，由DL η對來看，與原本的 信號呈逆方向的雜訊會回來，信號量會減少。若存在於 W L 〇與D L η Τ的交點之記憶格的單元電容器中的電荷 因洩漏等理由而減少的話，則當W L 0活化時會因爲出自 D L η Τ的Η位準信號減少，而導致放大時資料會因W L 雜訊而形成反相。此情況如圖1 4所示，W L活化時， DLnT，DLnB會被放大於與DLnT與DLnB中 所產生的微小電位差呈反相的方向上，而造成資料被錯誤 讀出。 亦即，就本案先前檢討過的圖1 0之記憶體陣列而言 ，在最壞情的況下，由於字元線w L雜訊會在感測放大驅 動器SWD中作用於互相增強的方向上，因此WL雜訊會 有變大的問題產生。這將使感測放大器所讀出的信號劣化 ，因而造成記憶體動作不安定。 因此，本發明之目的在於提供一種追求微細加工的高 集成D R A Μ中，在放大資料線時可低減產生於字元線中 的雜訊之可靠性高的記憶體陣列。 【用以解決課題之手段】 本發明之代表性的手段如以下所述。以連接於複數個 記憶骆（該複數個記憶格是連接於一條的資料線）的複數 條字元線能夠隔1條或複數條來相互連接於副字兀驅動器 列（該副字元驅動器列是配置於記憶體陣列的相反側）之 方式來予以配置。若形成如此的配置，則除了上述一組注 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）~-13 : ----.---^----裝-----„----訂--------- (請先閱讀背面之注意事項再填寫本頁) 498331 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（P ) 目的資料填對以外，在讀出其他資料線對與所有注目資料 線對呈相反的資料之所謂的字元線雜訊的最壞情況模式中 ，連接於副字元驅動器列（該副字元驅動器列是配置於記 憶體陣列的一方的邊）的字元線中，由於半數會接受正的 雜訊，剩餘的半數會接受負的雜訊，因此這些字元線雜訊 會在副字元驅動器列內的接ίέ電源配線相互抵消而減低。 同樣的，在配置於記憶體陣列的他方的邊之副字元驅動器 列中，由於所被連接的半數字元線會接受正的雜訊，剩餘 的半數會接受負的雜訊，因此這些字元線雜訊會在副字元 驅動器列內的接地電源配線相互抵消而減低。 【發明之實施形態】 以下利用圖面來詳細說明本發明之實施例。構成實施 例之各區塊的電路元件並沒有特別加以限制，可利用公知 CMOS (相輔型M 0S電晶體）等之積體電路技術來形 成於單結晶矽之類的1個半導體基板上。M〇S F Ε Τ (Metal Oxide Semiconductor Field Effect Transistor)的電路記 號未賦予箭號者爲N型M〇SFET (NM〇S)，賦予 箭號者爲P型MOSFET (PM〇S)。但，在圖3 ， 8 ，9中，爲了明確區別NMOS與PMOS ，而對 N M'〇S附加與P Μ〇S反向的箭號。以下’亦可將 Μ〇S F Ε Τ簡稱爲Μ〇S。但，本發明並非只限定於包 含設置於金屬閘極與半導體層間的氧化絕緣膜之場效應電 晶體，亦可適用於使用Μ I S F Ε T (Metal Insulator 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-14 - ----u----裝-----„----訂--------- (請先閱讀背面之注意事項再填寫本頁) A7
498331 五、發明說明O2 )
Semiconductor Field Effect Transistor；^ 之~ 般的 f Ε： 丁的 電路。 (實施例1 ) 圖1是表示本發明之第一字元線雜訊低減陣列的平面 佈局及所對應之電路圖的一部份。在圖（a )之平面佈局 中’在資料線（D L )，字元線（W L )的預定交點上配 置記憶格（M C )。在此’只顯示讀出來自記憶格的信號 之D L ’形成選擇電晶體的閘極之W l，擴散層領域（ ACT)，連接A C T與D L之資料線接點（d L C T ) ’及連接A C T與電容下部電極之儲存節點接點（ SNCT)，而省略連接於SNCT之電容下部電極。原 本在一個陣列中，例如D L的條數爲2 0 4 8條程度， W L的條數爲5 1 2條程度’但在此只顯示出一部份。又 ’於記憶體陣列的上下配置有上副字元驅動器列S W D A —U及下副字元驅動器列S W D A — D，且字元線W L會 2條交互地連接於上下的副字元驅動器列。又，於記億體 陣列的左右配置有左感測放大器列S A A - L及右感測放 大器列S A A - R，且資料線D L會2條交互地連接於左 右的感測器列。 之所以會交互配置S W A及S A，那是爲了緩和 S W A及S A的佈局間距。例如，若由S W D A — U與記 憶體陣列的境界部來看，W L會形成通過境界部而進入 SWD 者（WL1，WL2，WL5，WL6)與在境界 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-15- (請先閱讀背面之注意事項再填寫本頁) ·裝 tr--------- 經濟部智慧財產局員工消費合作社印製 498331 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（3 ) 部終了者二WLO，WL3，WL4，WL7)呈各兩條 重複者。若如此地連接W L與S W D的話，則1個S W D 份量的資料線方向的佈局間距可以緩和成2條W L份量的 間距。又，於進行W L的圖案形成時，雖需要相位移動法 或輪帶照明等之超解像光學微影成像法，但若把連接的2 條W L連接於S W D，則可對S W D連接光的相位呈逆相 的2條WL，而使SWD的佈局容易。 同樣的，S A的佈局也是交互配置，藉此來使字元線 方向的間距緩和成2對份量D L的間距（4條D L份量） 。就D R A Μ而言，由於是使記憶格微細化，因此W L， D L的間距非常地小。因此，不易以預定的間距來佈局 SWD及S A，所以交互配置極爲重要。
在此，若著眼於W L與S W D列的連接關係，則本發 明在交互配置後的S W D列與W L的連接關係上具有特長 。亦即，若著眼於連接於D L Ο T，且爲鄰接的2個記憶 格（M C 0與M C 1 )的話，則這些M C會共有1個 D L C Τ，但在連接於這些記憶格的W L中，W L 0是連 接於S W D A — U，相對的，W L 1是連接於S W D Α -D。另一方面，若著眼於連接於DLOB，且爲鄰接的2 個記憶格（M C 2與M C 3 )的話，則這些M C也會共有 1個'D L C Τ，但在連接於這些記憶格的W L中，W L 2 是連接於S W D Α - U，相對的，W L 3是連接於 S W D A — D。因此，在實施例1之字元線雜訊低減陣列 的佈局中，是將連接於共有D L C T的2個記憶格之W L 度適用中國國家標準（CNS)A4規格（210 X 297公釐） -16 - ----.---U----裝----K----訂---------線 (請先閱讀背面之注意事項再填寫本頁) 498331 A7 B7 五、發明說明〇4 ) 連接於相暴的S W D列。 本例若以記憶體陣列全體來看，則會因爲是將圖1 ( a )所示的圖案重複於縱橫，所以在連接於M C (該M C 是連接於DLOT)的WL中會有半數（圖中WL1， w L 5 )連接於S W D A — y，而將剩餘的半數（圖中 WL〇，WL4)連接於SWDA — D。又，在連接於 MC (該MC是連接於DLOB)的WL中會有半數（圖 中WL 2，WL 6 )連接於SWDA - U，而將剩餘的半 數（圖中WL3，WL7)連接於SWDA — D。因此， 在連接於記憶格（該記憶格是連接於1條的資料線）的字 元線中，會將半數連接於一方的列之副字元驅動器列，而 將剩餘的半數連接於他方的列之副字元驅動器列。又， SWDA - U內的SWD是被連接於共通的V S S配線 VS SU。同樣的，SWDA — D內的SWD是被連接於 共通的V S S配線V S S D。若如此地對V S S進行配線 的話，則可於V S S中抵消W L雜訊。 若予以顯示成電路圖，則爲圖1 ( b )所示。在折返 資料線構成中，資料線與字元線的交點中有一半的交點連 接記憶格。例如，在D L 〇 T與W L 0之間是連接記憶格 MCO，但在DLOB與WLO之間是不連接MC°MC 是由11擇電晶體與TG與單元電容器CS所構成。CS的 一方電極爲屏極P L，與陣列內的其他記憶格共通連接。 C S的另一方電極是連接於T G的源極或汲極的一方， TG的另一方源極或汲極是連接於D L。D L 〇 T與 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-17- -----*---^----·裝—— (請先閱讀背面之注意事項再填寫本頁) 1T--------- 經濟部智慧財產局員工消費合作社印製 498331 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（5 ) DLOB暴一對連接於SA列L中的SAO，DL1T與 DL 1 B是一對連接於SA列R中的SA 1。這些SA是 根據來自記憶格的信號來放大產生於D L對的中微小電壓 差，亦即將一方的D L放大成高位準電壓，將另一方的 D L放大成低位準電壓。 若予以如此連接的話，則會形成後述一般’亦即藉由 SAO而使DLOT被放大成低準位’ DLOB被放大成 高準位時，雖於W L 0，W L 1中被附加負的雜訊，在 WL 2，WL 3中被附加正的雜訊，但在SWDA — U上 的電源配線（V S S U )上所附加於W L 1與W L 2的正 負雜訊會被低消。同樣的，在S W D A - D上的電源配線 (VS SD)上所附加於WL 〇與WL 3的正負雜訊會被 低消。由於在本發明之記憶體陣列中來自1對資料線的 W L雜訊會被相互低消，因此在陣列內的其他資料線對中 無論產生何種的資料模式，皆會產生雜訊抵消功效。 以下，針對使用本發明之字元線雜訊低減陣列的 D R A Μ之構成加以說明。圖2是表示D R A Μ晶片的構 成圖。在晶片的中央，長度方向上配置接合墊（PAD) 與間接周邊電路（PERI 1，PERI 2)。在此，將 配置位址及資料的輸出入電路，電源電路，更新的控制電 路，/主放大器等。並且，在短邊方向上配置供以進行 S W D或S A的控制之陣列控制電路（A — C 丁 L )。又 ，依據上述的電路來把晶片分割成4個區塊，並以連接於 主字元線的行解碼器（R - D E C )與連接於列選擇線的 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -18 - " ----·-------«裝----l·---訂---------線, (請先閱讀背面之注意事項再填寫本頁) 498331 A7 B7 五、發明說明（|6 ) 列解碼器i C 一 D E C )來圍繞各區塊。圖1所示之記憶 體陣列（Μ A )是根據分別於行方向與列方向把各區塊分 割成感測放大器列（S A A )及副字元驅動器列（ S W D A )之S A列與S W D列所圍繞的部份。 圖3是表示使用於圖1之本發明的字元線雜訊低減陣 列中的第一副字元驅動器。在本S W D中相同S W D列內 的所有S W D會被連接於共通的接地配線V S S U。又， 由於S W D是對記憶體陣列交互配置，因此若由S W D A - U與記憶體陣列的境界部來看，通過境界部而進入 SWD 的WL (WL1，WL2，WL5，WL6)與在 境界部終了的WL (WLO，WL3，WL4，WL7) 會分別以各2條重複形成。本發明之字元線雜訊低減陣列 的特徵是使連接於MC (該MC是連接於圖1之DL0T )的WL (WL1，WL5)與連接於MC (該MC是連 接於DL0B)的WL (WL2，WL6)各半數與 SWDA—U中的SWD連接。 若舉S W D 1爲例，則是以2個N通道型Μ〇S電晶 體ΜΝ1 ，ΜΝ2與1個Ρ通道型MOS電晶體ΜΡ1來 形成1個SWDaMNl，ΜΝ2是將源極連接於 V S S U，將汲極連接於W L 1。又，將Μ Ν 1的閘極連 接於注字元線（M W L Β )，將Μ Ν 2的閘極連接於 F X 1 Β。又，基板如圖所示（背閘極或阱電位）， ΜΝ 1與ΜΝ 2亦可連接於V S S U，或連接於另外設置 的V Β Β配線。又，有關Μ Ρ 1方面是將源極連接於 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐1 「19 - (請先閱讀背面之注意事項再填寫本頁) _裝----l·---訂---------線赢 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 498331 Α7 ------- Β7 五、發明說明（7 ) F X 1，漿汲極連接於w L 1 ，將閘極連接於M W L B。 M p 1的基板（背閘極或阱電位）是連接於V P P (例如 3 · 5 V )。又，配置於s W D A - U的上側之記憶體陣 列的W L與配置於下側之記憶格陣列的w L是彼此經由 SWDA — U而連接。 在此，將說明有關M W L B與F X 1被活化’且W L· 1被選擇時的動作。此情況，M W L Β會形成〇 V，F X 1會形成3 · 5V，FX2，FX5及FX6會形成0V ，FX1B 會形成〇V，FX2B ，FX5B 及 FX6B 會形成3 · 5V。在SWD 1中，MP 1會形成〇N狀態 ’ Μ N 1及Μ N 2會形成〇F F狀態，而使W L 1於 3 · 5V被活化。另一方面，在SWD2，SWD5及 s W D 6中，相當於Μ Ν 1的電晶體會形成〇F F狀態， 相當於Μ Ν 2的電晶體會形成〇Ν狀態，W L 2，W L 5 及WL6會被連接於VSSU(〇V)。又，相當於MP 1之電晶體的閘極雖爲〇 V，但因爲源極亦爲〇 V，所以 不會形成〇N狀態。因此，非選擇W L ( W L 2，W L 5 及W L 6 )只會在相當於Μ N 2的電晶體被連接於 V S S U。 對於其他的W L 1的動作模式而言，具有（1 ) M W' L Β，F X 1皆爲非選擇，（2 ) μ W L Β爲非選擇 ，F X 1爲選擇；等之情況’就（]_ )的情況而言，Μ Ν 1與Μ Ν 2會同樣形成〇Ν狀態，而來連接於V S S U， 就（2 )的情況而言，僅有Μ Ν 1會形成〇Ν狀態，而來 本紙張尺度適用中國國家標準（CNS)A4規格(210 X 297公釐了 -20- ----!----------裝-----^----訂---------線 (請先閱讀背面之注意事項再填寫本頁) 498331
經濟部智慧財產局員工消費合作社印製 五、發明說明O8 ) 連接於V S S U。在其他的s D中亦相同。 其次，有關本發明之字元線雜訊低減陣列是表示w L 雜訊形成最大時之最壞情況模式的W L雜訊低減效果。如 圖4所示，在1 024對（2〇48條）的DL中’除了 DLnT以外，從DLOT到DL 1 0 2 3Τ爲止之全體 T側的D L中會出現低位準（L )的信號，而僅於 DL nT中出現高準位（H)的信號。此模式或使該Η， L呈逆轉的模式爲W L雜訊形成最大時之最壞的情況條件 。若使S Α活化，則由D L η Τ以外的D L Ο Τ到D L 1 0 2 3 Τ會被放大至0V爲止，由DL ηΒ以外的DL 0Β到DL1023B會被放大至1 · 8V爲止。圖中在 DL〇T，DL1T上的低位準（L)下，DLOT及 DL1T會被放大成0V’在DLOB ’DL1B上的高 位準（Η)下，DLOB及DL1B會被放大成1 · 8V 。此刻，產生於W L 0中的雜訊會形成下述一般。W L 〇 會從DLnT以外的DLOT到DL 1 0 2 3 丁爲止的資 料線，經由耦合電容來接受負的雜訊。另一方面，W L 〇 會從D L η B以外的D L Ο B到D L 1 0 2 3 B爲止的資 料線，經由耦合電容來接受正的雜訊。雖然產生於W L 〇 中的雜訊會形成所有雜訊的和，但是如前述，由於W L 〇 是連'接於M C (該M C是連接於從D L 〇 Τ到D L 1 0 2 3 Τ爲止之Τ側的D L )，因此例如在W L 〇 — DL 0Β間的耦合電容爲WL 0 - DL 0Τ間的耦合電容 的1 %程度。亦即，W L 0與Β側之資料線的耦合電容與 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-21 - ----.----:----裝-----^----訂---------線^^- (請先閱讀背面之注意事項再填寫本頁)
五、發明說明d9 ) 498331 W L 〇與玉側之資料線的耦合電容相較下，小到可以無視 於其存在。因此，在WL 0中，負的雜訊幾乎不會被抵消 而生成。在此，以WL 〇上的負（一）記號來表示之。同 樣的，在WL1 中會產生負的雜訊。相 反的，由於WL2，WL3，WL6，WL7是連接於 MC (該MC是連接於從DL〇B到DL1023B爲止 之B側的D L )，因此例如在W L 2 — D L· Ο T間的耦合 電容要比W L 2 — D L 〇 B間的耦合電容來得小，約爲1 %程度。亦即，W L 2與T側之資料線的耦合電容與W l 2與B側之資料線的耦合電容相較下，小到可以無視於其 存在。因此，在這些WL中會產生正的雜訊，並以WL上 的正（+ )記號來表示之。 如圖4所示，本發明之字元線雜訊低減陣列與圖1 3 所示之本案先前檢討過的記憶體陣列有所不同，會在連接 於SWDA — U的半數WL中產生負的雜訊，在半數WL 中產生正的雜訊。因此，正負的雜訊會在S W D A — U上 的電源配線（V S S U )中抵消，而使W L雜訊降低。同 樣的會在連接於S W D A - D的半數W L中產生負的雜訊 ，在半數W L中產生正的雜訊。因此，正負的雜訊會在 S W D A — D上的電源配線（V S S U )中抵消，而使 W L '雜訊降低。 如此一來，本發明之字元線雜訊低減陣列，在資料線 上無論是何種形式的信號出現，當資料線放大時，由於正 負的字元線雜訊會在副字元驅動器中相互抵消的方向上作 1本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公P~h ~ ---------r---裝-----^----訂---------線^^· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 498331 A7 B7 五、發明說明π ) 用，因此可低減字元線雜訊。藉此，將可防止感測放大器 所讀出之信號的劣化，進而能夠提高記億體動作的可靠性 〇 〇 (請先閱讀背面之注意事項再填寫本頁) 又，若著眼於來自記憶格的信號量，則由於連比資料 線-字元線間的親合容量平衡差的記憶體陣列還要小的信 號也可以正確地感測出，因而能夠擴大對記憶格的電容容 量不夠充分時或因漏電流而導致儲存於記憶格電容中的電 荷減少時之動作範圍。 又，本陣列在一對動作的資料線中，對一方的資料線 和1條的字元線之間的耦合電容與他方的資料線和同字元 線之間的耦合電容的容許度大。因此，如圖1所示，可使 記憶格的儲存節點接點形成橢圓狀，且因爲可使擴散層佈 局成直線狀，所以製程容易。 亦即，若利用本發明之陣列的話，則可改善D R a M 的更新特性。並且，可使D R A Μ的製程容易化。 (實施例2 ) 經濟部智慧財產局員工消費合作社印製 圖5是表示本發明之第二字元線雜訊低減陣列的佈局 與電路圖。該實施例在S W D列與記憶體陣列的境界部中 ，在境界部終了的W L與被連接於S W D列的W L會分別 以1 /條重複，這點與實施例1不同。 同樣的在本例中也是著眼於W L與S W D列的連接關 係。若著眼於連接於D L Ο Τ，且爲鄰接的2個記憶格（ MC 0與MC 1 )的話，則這些MC會共有1個D L C Τ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-23 - 498331 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明θ ) ，但在連if於這些記憶格的w L中’ w L 0是連接於 S W D列U，相對的，W L 1是連接於s w D列D。另一 方面，若著眼於連接於D L Ο B ’且鄰接之2個記憶格（ MC 2與MC 3 )的話，則這些MC也會共有1個 D L C T，但在連接於這些記憶格的w L中，w L 2是連 接於S W D列U，相對的’ W L 3是連接於S W D列D。 因此，在實施例2之字元線雜訊低減陣列的佈局中也是將 連接於共有D L C T的2個記憶格之W L連接於相異的 S W D 列。 本例若以記憶體陣列全體來看，則會因爲是將圖5 ( a )所示的圖案重複於縱橫，所以在連接於M C (該M C 是連接於DL 0Τ)的WL中會有半數（圖中WL 〇， W L 4 )連接於S W D列U，而將剩餘的半數（圖中W L 1，W L 5 )連接於S W D列D。又，在連接於M C (該 MC是連接於DLOB)的WL中會有半數（圖中WL2 ，W L 6 )連接於S W D列U，而將剩餘的半數（圖中 W L 3，W L 7 )連接於S W D列D。因此，在連接於記 億格（該記憶格是連接於1 Ϊ条的資料線）的字元線中，會 將半數連接於一方的列之副字元驅動器列，而將剩餘的半 數連接於他方的列之副字元驅動器列。又，S W D列U內 的S W D是被連接於共通的V S S配線V S S U。同樣的 ，S W D列D內的S W D是被連接於共通的ν S s配線 V S S D。若如此地對V S S進行配線的話，則可於 V S S中抵消W L雜訊。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-24 - ---------1----0Μ----l·---訂---------線· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 498331 A7 -------- 五、發明說明θ ) 因此u本發明之第二字元線雜訊低減陣列，亦可於 S W D中相互抵消資料線放大時之正負的w L雜訊，進而 能夠減低W L雜訊。藉此，將可防止感測放大器所讀出之 信號的劣化，進而能夠提高記憶體動作的可靠性。 (實施例3 ) 圖6是表示本發明之第三字元線雜訊低減陣列的佈局 與電路圖。該實施例在S W D列與記憶體陣列的境界部中 ，被連接於S W D列的W L與在境界部終了的W L會分別 以4條重複，這點與實施例1，2不同。 同樣的在本例中也是著眼於W L與S W D列的連接關 係。亦即，連接於D L 〇 T，且連接於鄰接的2個記憶格 之MC 〇與MC 1的WL 〇，WL 1會一起連接於SWD 列U。另一方面，連接於D L 〇 B，且連接於鄰接的2個 記憶格之MC 2與MC 3的WL 2，WL 3會一起連接於 S W D列D。因此，本實施例在W L 〇，W L 1中所產生 的雜訊可藉WL2 ’WL3中所產生的雜訊在VSSU上 被抵消。同樣的’在W L 4，W L 5中所產生的雜訊可藉 W L 6，W L 7中所產生的雜訊在V S S D上被抵消。 本例若以記憶體陣列全體來看，則會因爲是將圖6 ( a )所示的圖案重複於縱橫，所以在連接於M C (該M C 是連接於DLOT)的WL中會有半數（圖中WLO， W L 1 )連接於s w D列U ’而將剩餘的半數（圖中w L 4，W L 5 )連接於S W D列D。又’在連接於M C (該 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱）-25- ----i----1----裝 - -----^----訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 498331 Α7 Β7 五、發明說明辟） MC是連if於D L Ο B )的WL中會有半數（圖中WL 2 ，W L 3 )連接於S W D列U，而將剩餘的半數（圖中 W L 6，W L 7 )連接於S W D列D。因此，在連接於記 憶格（該記憶格是連接於1條的資料線）的字元線中’會 將半數連接於一方的列之副字元驅動器列，而將剩餘的半 數連接於他方的列之副字元驅動器列。 因此，本發明之第三字元線雜訊低減陣列，亦可於 S W D中相互抵消資料線放大時之正負的W L雜訊，進而 能夠減低W L雜訊。藉此，將可防止感測放大器所讀出之 信號的劣化，進而能夠提高記憶體動作的可靠性。 (實施例4 ) 圖7是表示本發明之第四字元線雜訊低減陣列的佈局 與電路圖。該實施例中，S W D列與記憶體陣列的境界部 雖與圖1 1相同，但可改變記憶格陣列M C 4，M C 5， M C 6，M C 7的資料線接點D L C Τ的方向，而使擴散 層並列於D L方向的記憶格交互連接於相異的D L的這一 點與實施例1 ，2，3不同。 連接於D L Ο Τ，且連接於鄰接的2個記憶格之M C 〇與MC 1的WL 0，WL 1會一起連接於SWDA — U 。另/一方面，連接於D L 〇 Β，且連接於鄰接的2個記憶 格之MC 2與MC 3的WL 2，WL 3會一起連接於 SWDA — D。又，鄰接·的2個記憶格之M C 4與M C 5 是將橢圓狀的D L C Τ配置於比擴散層還要下方，而來連 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-26 - ----一----1---------^----訂---------線^^- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 498331 A7 五、發明說明0 ) 接於D L g，B，但其中連接的w L 4，W L 5是連接於s w D A - U。同樣的，鄰接。的2個記憶格之M C 6與M C 7是將橢圓狀的d L C Τ配置於比擴散層還要下方，而來 連ί妾於D L 〇 Τ，但其中連接的w L 6，W L 7是連接於 S W D Α - U。 因此，本實施例在W L 〇，W L 1中所產生的雜訊可 藉WL4，WL5中所產生的雜訊在VSSU上被抵消。 同樣的，在WL2，WL3中所產生的雜訊可藉WL6， w L 7中所產生的雜訊在V s S D上被抵消。 本例若以記憶體陣列全體來看，則會因爲是將圖7 ( a )所示的圖案重複於縱橫，所以在連接於M C (該M C 是連接於DLOT)的WL中會有半數（圖中WLO， W L 1 )連接於S W D A — U，而將剩餘的半數（圖中 WL6，WL7)連接於SWDA — D。又，在連接於 MC (該MC是連接於DL 〇 B )的WL中會有半數（圖 中WL 4，WL 5 )連接於SWDA — U，而將剩餘的半 數（圖中WL2，WL3)連接於SWDA — D。因此’ 在連接於記憶格（該記憶格是連接於1條的資料·線）的字 元線中，會將半數連接於一方的列之副字元驅動器列’而 c 將剩餘的半數連接於他方的列之副字元驅動器歹iJ ° /因此，本發明之第四字元線雜訊低減陣列’亦可於 '...... S W D中相互抵消資料線放大時之正負的私L雜訊’進而 能夠減低W L雜訊。藉此’將可防止感測放大器所讀出之 信號的劣化，進而能夠提高記憶體動作的可靠性° 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐）-27 - ---------i---------^----訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 498331 A7 B7 五、發明說明咚 ） (實施例5 ) 本實施例爲供以使用於本發明之字元線雜訊低減陣歹fJ 之第二副字元驅動器（S W D )。在此，雖表示與本發明 之第一字元線雜訊低減陣列組合時，但亦可適用於其他字 元線雜訊低減陣列。 就圖8所示之SWD而言，是將圖3之MWL B分成 MWLBO與MWLB1 ，而使FX的數量減成一半。若 使用該方式，則能夠減低S W D的佈局面積。在此，將 SWD的配置分成上下兩段，以及將VS S分成VS SU 1 與 V S S U 2。 在使用如此之S W D時，爲了抵消w L雜訊，而必須 對各VSSU連接SWD，該SWD是對應於連接於MC (該MC是連接於DLOT)的WL與連接於MC (該 MC是連接於DLOB)的兩方。亦即，在圖8中與圖1 同樣的，WL1，WL5是連接於MC (該MC是連接於 DLOT)。又，WL2，WL6 是連接於MC (該MC 是連接於D L 〇 B )。此情況是將連接有W L 1的S W D 1與連接有WL6的SWD6予以連接於VSSU1，而 使能夠在V S S U 1中抵消在這些W L中的W L雜訊。又 ，將'連接有WL 2的SWD 2與連接有WL 5的SWD 5 予以連接於VSSU2，而使能夠在VSSU2中抵消在 這些W L中的W L雜訊。 因此’藉由本發明之副字元驅動器與本發明之字元線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-28 - ------------------„----訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 498331 A7 B7 五、發明說明⑼) 雜訊低減嘆列的組合，可在S W D中相互抵消資料線放大 時之正負的W L雜訊，進而能夠減低W L雜訊。藉此，將 可防止感測放大器所讀出之信號的劣化，進而能夠提高記 憶體動作的可靠性。 (實施例6 ) 本實施例爲供以使用於本發明之字元線雜訊低減陣列 之第三副字元驅動器（S W D )。在此，雖表示與本發明 之第一字元線雜訊低減陣列組合時，但亦可適用於其他字 元線雜訊低減陣列。 就圖9所示之SWD而言，是在SWD 1與SWD 6 中共有相當於圖8之SWD1的MN2，且連接彼此之 W L間。若使用該方式，則由於可以減少S W D所使用的 電晶體數，因此而能夠減低S W D的佈局面積。在此，將 SWD的配置分成上下兩段，以及將VS S分成VS SU 1與VSSU2是與圖8相同。 在使用如此之S W D時，爲了抵消W L雜訊，而必須 對各VSSU連接SWD，該SWD是對應於連接於MC (該MC是連接於DLOT)的WL與連接於MC (該 MC是連接於DLOB)的兩方。亦即，在圖9中與圖1 同樣'的，WL1，WL5是連接於MC (該MC是連接於 DLOT)。又，WL2，WL6 是連接於MC (該MC 是連接於DLOB)。此情。況是將連接有W L 1的S W D 1與連接有WL6的SWD6予以連接於VSSU1，而 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -29- ----5----------裝-----^----訂---------線 (請先閱讀背面之注意事項再填寫本頁) 498331 Α7 Β7 五、發明說明π ) 使能夠在Y s S U 1中抵消在這些w L中的W L雜訊。又 ，將連接有WL 2的SWD 2與連接有WL 5的SWD 5 予以連接於VSSU2，而使能夠在VSSU2中抵消在 這些W L中的W L雜訊。 因此，藉由本發明之副字元驅動器與本發明之字元線 雜訊低減陣列的組合，可在S W D中相互抵消資料線放大 時之正負的W L雜訊，進而能夠減低W L雜訊。藉此，將 可防止感測放大器所讀出之信號的劣化，進而能夠提高記 憶體動作的可靠性。 【發明之效果】 就本發明之字元線雜訊低減陣列D R A Μ而言，在資 料線上無論是何種形式的信號出現，當資料線放大時，由 於正負的字元線雜訊會在副字元驅動器中相互抵消的方向 上作用，因此可低減字元線雜訊。藉此，將可防止感測放 大器所讀出之信號的劣化，進而能夠提高記憶體動作的可 靠性。 經濟部智慧財產局員工消費合作社印製 又，若著眼於來自記憶格的信號量，則由於連比資米斗 線一字元線間的耦合容量平衡差的記憶體陣列還要小的ί言 號也可以正確地感測出，因而能夠擴大對記憶格的電容容 量不/夠充分時或因漏電流而導致儲存於記憶格電容中的電 荷減少時之動作範圍。因此，若利用本發明，則可改善 D R A Μ的更新特性。並且可以使D R A Μ的製程容易化 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -30 - 498331 經濟邡智慧財虞局員工消費合作社印製 Α7 Β7 五、發明說明？8 ) 【圖面之簡單的說明】 第1圖是表示本發明之第一字元線雜訊低減陣列的佈 局與電路圖。 第2圖是表不DRAM晶片的構成圖。 第3圖是表示使用於本發明之字元線雜訊低減陣列之 第一副字元驅動器的電路圖。 第4圖是表示本發明之第一字元線雜訊低減陣列的雜 訊低減原理。 第5圖是表示本發明之第二字元線雜訊低減陣列的佈 局與電路圖。 ^ 第6圖是表示本發明之第三字元線雜訊低減陣列的佈 局與電路圖。 第7圖是表示本發明之第四字元線雜訊低減陣列的佈 局與電路圖。 第8圖是表示使用於本發明之字元線雜訊低減陣列之 第二副字元驅動器的電路圖。 第9圖是表示使用於本發明之字元線雜訊低減陣列之 第三副字元驅動器的電路圖。' 第1 0圖是表示本案事先檢討後之D R A Μ記憶體陣 列的佈局與電路圖。 第1 1圖是表示第1 0圖之記憶格的佈局與電路圖的 擴大圖。 第1 2圖是表示第1 1圖之記憶體陣列的記憶體要部 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐） -31 - ----产——卜----9^ —^----訂---------線· (請先閱讀背面之注意事項再填寫本頁) 498331 A7 ---_____ B7 五、發明說明@9 ) 的剖面圖。 第1 3圖是表示第1 〇圖之記憶體陣列的字元線雜訊 產生原理圖。 第1 4圖是表示第1 〇圖之記憶體陣列的感測放大器 的電路圖與動作波形。 【圖號之說明】 W L :字元線 S W D ·副子兀驅動器 D L :資料線 S A :感測放大器 M C :記憶格 A C T : Μ〇S電晶體的活性領域 S N C Τ :儲存節點接點 D L C Τ :資料線接點 T G :選擇電晶體 C S :單元電容器 P L :屏極 S Ν :單元電容器下部電極 M W L Β :主字元線。 'F X :副字元驅動器選擇線 S H R :共有S Α選擇線 CSP:PMOS共用源極 CSN : NMOS共用源極 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）_ 32 - (請先閱讀背面之注意事項再填寫本頁) -φ^----- 訂---------線一 經濟部智慧財產局員工消費合作社印製 498331 A7 _ ° B7 五、發明說明§〇 ) B L E Q :資料線補償線 V B L R :資料線參照電源
S 〇 Μ 2 Μ S 3 : 層B 線 〇 配 副 線 〇 (請先閱讀背面之注意事項再填寫本頁) I» - 訂---------線< 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-33 -

Claims (1)

  1. |_ ¢:4 二— ^請/f^明示 $ 月 ~Rl、mi提之— :駐予修JL0 ¾濟部智慧財產局員工消費合作社印製 、申請專利範圍 第89 1 04282號專利申請案 中文申請專利範圍修正本 民國90年12月修正 1 .一種半導體裝置，其特徵係具備： 相鄰而配置之第1資料線及第2資料線；及 連接於上述第1及第2資料線之感測放大器；及 與上述第1及第2資料線交叉，且彼此相鄰而配置之第 1，第2，第3及第4字元線；及 分別設置於上述第1及第2字元線與上述第1資科線的 交點之第1及第2記憶格；及 分別設置於上述弟3及弟4字兀線與上述第2資料線的 交點之第3及第4記憶格；及 分別對應於第1，第2，第3及第4字元線而設置之第 1，第2，第3及第4字元驅動器； 又，上述第1及第2資料線是配置於上述第1及第4字 元驅動器與上述第2及第3字元驅動器之間。. 2.如申請專利範圍第1項之半導體裝置，其中上述第 1及第2資料線與上述第1〜第4字元線與上述第1〜第4 記憶格是形成於具有四邊的領域，上述第1及第4字元驅動 器是沿著具有上述四邊的領域的第1邊而配置，上述第2及 第3字元驅動器是沿著對向於上述第1邊的第2邊而配置。 3 ·如申請專利範圍第2項之半導體裝置.，其中上述第 1及第2記憶格是共有用以連接於上述第1資料線的第χ資 料線接點，上述第3及第4記憶格是共有用以連接於上述第 本紙張尺度適用中國國家標準（CNS ) A4说格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 498331
    補无 Α8 Β8 C8 D8 六、申請專利範圍 2資料線的第2資料線接點。 4 ·如申請專利範圍第2項之半導體裝置，其中上述第 (請先閎讀背面之注意事項再填寫本頁) 1〜第4 §3憶格是分別具備；[個μ〇S F E T與1個資訊儲 存用電容器’上述第1〜第4記憶格的μ〇S F Ε Τ的各閘 極是連接於所對應的上述第1〜第4字元線，上述第1及第 2記憶格的Μ〇S F Ε Τ的各第1擴散層是經由共有的第1 貪料線接點來連接於上述第1資料線，上述第3及第4記憶 格的Μ〇S F Ε Τ的各第1擴散層是經由共有的第2資料線 接點來連接於上述第2資料線。 · 5 ·如申請專利範圍第4項之半導體裝置，其中上述第 1〜第4記憶格的Μ〇S F Ε Τ的各第2擴散層是經由儲存 節點接點來與所對應的上述資訊儲存用電容器的一方連接， 上述第1及第2資料線爲折返型資料線構成。 6·—種半導體裝置，其特徵係具備： 經濟部智慧財產局員工消費合作社印製 相鄰而配置之第1資料線及第2資料線；及 連接於上述第1及第2資料線之感測放大器；及 與上述第1及第2資料線交叉，且彼此相鄰而配置之第 1 ’第2，第3，第4，第5，第6，第7及第8字元線； 及 分別設置於上述第1，第2，第5及第6字元線與上述 第1資料線的交點之第1，第2，第5及第6記憶格；及 分別設置於上述第3，第4，第7及第8字元線與上述 第2資料線的交點之第3，第4，第7及第8記憶格；及 分別對應於第1〜第8字元線而設置之第1，第2，第 本紙張尺度適用中國國家標準（CNS〉Α4規格（210X297公釐） 年月3 修正 補充 Α8 Β8 C8 D8 六、申請專利範圍 3 ’第4，第5，第6，第7及第8字元驅動器； (請先閲讀背面之注意事項再填寫本頁) 又，上述第1及第2資料線是配置於上述第1〜第4字 元驅動器與上述第5〜第8字元驅動器之間。 7 ·如申請專利範圍第6項之半導體裝置，其中上述第 1及桌2資料線與上述第1〜第8字兀線與上述第1〜第8 記憶格是形成於具有四邊的領域，上述第i〜第4字元驅動 器是沿著具有上述四邊的領域的第1邊而配置，上述第5〜 第8子兀驅動器是沿者對向於上述第1邊的第2邊而配置。 8 ·如申請專利範圍第7項之半導體裝置，其中上述第 1及第2記憶格是共有用以連接於上述第丨資料線的第1資 .料線接點，上述第3及第4記憶格是共有用以連接於上述第 2資料線的第2資料線接點，上述第5及第6記憶格是共有 用以連接於上述第1資料線的第3資料線接點，上述第7及 第8記憶格是共有用以連接於上述第2資料線的第4資料線‘ 接點 9 ·如申請專利範圍第7項之半導體裝置，其中上述第 經濟部智慧財產局員工消費合作社印製 1〜第8記憶格是分別具備1個Μ〇S F E T與1個資訊儲 存用電容器，上述第1〜第8記憶格的 Μ〇S F Ε Τ的各閘極是連接於所對應的上述第1〜第8字 元線，上述第1及第2記憶格的Μ〇S F Ε Τ的各第1擴散 層是經由共有的第1資料線接點來連接於上述第丨資料線， 上述第3及第4記憶格的Μ〇S F Ε T的各第1擴散層是經 由共有的第2資料線接點來連接於上述第2資料線，上述第 5及第6記憶格的Μ〇S F Ε Τ的各第χ擴散層是經由共有 本紙張尺度適用中國國家標準（CNS ) Α4说格（21〇χ297公董） -3- 498331 一u叫 A8 .....I B8 懸 j g88 一 六、申請專利範圍 ~ 一 (請先閲讀背面之注意事項再填寫本頁) 的第3資料線接點來連接於上述第1資料線，上述第7及第 8記憶格的Μ〇S F E T的各第1擴散層是經由共有的第4 資料線接點來連接於上述第2資料線。 1 0 ·如申請專利範圍第9項之半導體裝置，其中上述 第1〜第8記憶格的Μ〇S F Ε Τ的各第2擴散層是經由儲 存節點接點來與所對應的上述資訊儲存用電容器的一方連接 ’上述第1及第2資料線爲折返型資料線構成。 1 1·一種半導體裝置，其特徵係具備： 相鄰而配置之第1資料線及第2資料線；及 · 連接於上述第1及第2資料線之感測放大器；及 與上述第1及第2資料線交叉，且彼此相鄰而配置之第 1，第2，第3，第4，第5，第6，第7及第8字元線； 及 經濟部智慧財產局員工消費合作社印製 分別設置於上述第1，第2，第7及第8字元線與上述_ 第1資料線的交點之第1，第2，第7及第8記憶格；及 分別設置於上述第3，第4，第5及第6字元線與上述 第2資料線的交點之第3，第4，第5及第6記憶格；及 分別對應於第1〜第8字元線而設置之第1，第2，第 3，第4，第5，第6，第7及第8字元驅動器； 又，上述第1及第2資料線是配置於上述第1，第2 ’ 第5及第6字元驅動器與上述第3，第4，第7及第8字元 驅動器之間。 1 2 .如申請專利範圍第1 1項之半導體裝置，其中上 述第1及第2資料線與上述第1〜第8字元線與上述第1〜 ^紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） Τ " A8 B8 C8 D8 補无 六、申請專利範圍 第8記憶格是形成於具有四邊的領域，上述第j，第2，第 5及第6字元驅動器是沿著具有上述四邊的領域的第丨邊而 配置，上述第3，第4，第7及第8字元驅動器是沿著對向 於上述第1邊的第2邊而配置。 1 3.如申請專利範圍第1 2項之半導體裝置，其中上 述第1及第2記憶格是共有用以連接於上述第1資料線的第 1資料線接點，上述第3及第4記憶格是共有用以連接於上 述第2資料線的第2資料線接點，上述第5及第6記憶格是 共有用以連接於上述第1資料線的第3資料線接點，上·述第 7及第8記憶格是共有用以連接於上述第2資料線的第4資 .料線接點。 1 4 .如申請專利範圍第1 2項之半導體裝置，其中上 述第1〜第8記憶格是分別具備1個Μ〇S F E T與；[個資 訊儲存用電容器，上述第1及第2記憶格的 Μ〇S F Ε Τ的各第1擴散層是經由共有的第1資料線接點 來連接於上述第1資料線，上述第3及第4記憶格的 Μ〇S F Ε Τ的各第1擴散層是經由共有的第2資料線接點 來連接於上述第2資料線，上述第5及第6記憶格的 Μ〇S F Ε Τ的各第1擴散層是經由共有的第3資料線接點 來連接於上述第1資料線，上述第7及第8記憶格的 Μ〇S F Ε Τ的各第1擴散層是經由共有的第4資料線接點 來連接於上述第2資料線。 1 5 .如申請專利範圍第1 4項之半導體裝置，其中上 述第1〜第8記憶格的Μ〇S F Ε Τ的各第2擴散層是經由 本成張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ~ ' -- 訂 (請先閎讀背面之注意事項再填寫本頁} 經濟部智慧財產局員工消費合作社印製 498331 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4現格（210X297公釐） 六、申請專莉麗面―—— 儲存節點接點來與所對應的上述資訊儲存用電容器的一方連 接，上述第1及第2資料線爲折返型資料線構成。. 1 6 ·—種半導體裝置，其特徵係具備： 相鄰而配置之第1資料線及第2資料線；及 交叉於上述第1及第2資料線之複數條字元線；及 複數個記憶格；及 連接於上述複數條字元線之第1，第2，第3及第4字 兀驅動器群；及 爲了將非選擇位準電位供應給上述第1，第2，第 3及 第4字元驅動器群，而分別予以對應設置之第1，第2，第 .3及第4電源供給線；’及 連接於一對第1資料線及第2資料線之感測放大器； 又，於上述複數條字元線中的一條與上述第1或第2資 料線的交點中，任一方的交點連接有上述記憶格； 又，於上述複數條字元線中鄰接的8條字元線中，上述 8條的字元線中2條是被連接於上述第1字元驅.動器群，上 述8條的字元線中其他2條是被連接於上述第2字元驅動器 群，上述8條的字元線中另外其他2條是被連接於上述第3 字元驅動器群，上述8條的字元線中剩餘的2條是被連接於 上述第4字元驅動器群； 又，上述第1及第2資料線是配置於上述第1及第2字 元驅動器群與上述第3及第4字元驅動器群。. 1 7 .如申請專利範圍第1 6項之半導體裝置，其中上 述第1及第2資料線與上述複數條字元線與上述複數個記憶 -6- 訂 (請先閱讀背面之注意事項再填寫本頁) *12 498331 正丨 補充 A8 B8 C8 D8 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 格是形成於具有四邊的領域，上述第1字元驅動器群是沿著 具有上述四邊的領域的第1邊而配置，上述第2字元驅動器 群是沿著上述第1字元驅動器群而配置，上述第3字元驅動 器群是沿著與上述第1邊呈對向的第2邊而配置，述第4字 元驅動器群是沿著上述第3字元驅動器群而配置。 ；L 8 .如申請專利範圍第1 6項之半導體裝置，其中若 上述8條字元線的相鄰順序爲第1，第2，第3，第4，第 5，第6，第7及第8字元線，則在上述第1，第2，第5 及第6字元線與上述第1資料線的交點，及上述第3，_第4 ，第7及第8字元線與上述第2資料線的交點上設有記憶格 〇 經濟部智慧財產局員工消費合作社印製 1 9 .如申請專利範圍第1 8項之半導體裝置，其中上 述第1及第8字元線是分別連接於上述第1字元驅動器群中 所含的字元驅動器，上述第2及第7字元線是分別連接於上 述第3字元驅動器群中所含的字元驅動器，上述第3及第6 字元線是分別連接於上述第4字元驅動器群中所含的字元驅 動器，上述第4及第5字元線是分別連接於上述第2字元驅 動器群中所含的字元驅動器。 2 0 .如申請專利範圍第1 9項之半導體裝置，其中上 述第1及第2資料線與上述複數條字元線與上述複數個記憶 格是形成於具有四邊的領域，上述第1字元驅動器群是沿著 具有上述四邊的領域的第1邊而配置，上述第2字元驅動器 群是沿著上述第1字元驅動器群而配置’上述第3字元驅動 器群是沿著與上述第1邊呈對向的第2邊而配置’上述第4 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ ? _ 498331 ;年月日 修止'補充 A8 B8 C8 D8 六、申請專利範圍 字元驅動器群是沿著上述第3字元驅動器群而配置。 (請先閱讀背面之注意事項再填寫本頁) 2 1 .如申請專利範圍第2 0項之半導體裝置，其中上 述複數個記憶格是分別具備1個Μ〇S F E T與1個資訊儲 存用電容器，上述Μ〇S F Ε Τ的各閘極是連接於所對應的 上述字元線’且在設置於上述第1資料線與鄰接的上述字元 線的交點之2個記憶格中，上述2個記憶格的各Μ〇S F Ε Τ的第1擴散層是經由共有的資料線接點來連接於上述第1 資料線。 2 2 · —種半導體裝置，包含一記憶體陣列，其中該記憶 體陣列具備： 相鄰而配置之第1，第2，第3，第4，第5，第6， 第7，及第8字元線；及 分別對應於第1〜第8字元線而配置之第1，第2，第 3，第4，第5，第6，第7，及第8字元驅動器.；及' 與上述第1〜第8字元線交叉之第1及第2資料線；及 連接於上述第1及第2資料線之第1感測放大器； 經濟部智慧財產局員工消費合作社印製 又，上述記憶體陣列是具有一具備四邊的領域，上述第 1〜第4字元驅動器是沿著上述具備四邊的領域的第1邊而 配置，第5〜第8字元驅動器是沿著對向於上述第1邊的第 2邊而配置。 2 3 _如申請專利範圍第2 2項之半導體裝置.，其中上 述第1〜第4字元驅動器是連接於第1電源供給線，上述第 1電源供給線是沿著第1邊而配置，上述第5〜第8字元驅 動器是連接於第2電源供給線，上述第2電源供給線是沿著 本紙張尺度適用中國國家標準（CNS ) Α4说格（210Χ297公釐） 498331 ί*止·補充 Α8 Β8 C8 D8 六、申請專利範圍 第2邊而配置。 24 ·如申請專利範圍第2 2項之半導體裝置，其中上 述記憶體陣列更具備： (請先閎讀背面之注意事項再填寫本頁} 分別設置於上述第1及第2字元線與上述第1資料線的 交點之第1及第2記憶格；及 分別設置於上述第3及第4字元線與上述第2資料線的 交點之第3及第4記憶格；及 分別設置於上述第5及第6字元線與上述第1資料線的 交點之第5及第6記憶格.；及 - 分別設置於上述第7及第8字元線與上述第2資料線的 .交點之第7及第8記憶格。 ’ 經濟部智慧財產局員工消費合作社印製 2 5 ·如申請專利範圍第24項之半導體裝置，其中上述 第1及第2記憶格是共有用以連接於上述第1資料線之第1 資料線接點，上述第3及第4記憶格是共有用以連接於上述 第2資料線之第2資料線接點，上述第5及第6記憶格是共 有用以連接於上述第1資料線之第3資料線接點，上述第了 及第8記憶格是共有用以連接於上述第2資料線之第4資料 線接點。 2 6 ·如申請專利範圍第2 2項之半導體裝置，其中上 述記憶體格更具備z 交叉於上述第1〜第4字元線之第3及第4資料線；及 連接於上述第3及第4資料線之第2感測放大器。 2 7 .如申請專利範圍第2 6項之半導體裝置，其中上 述第1感測放大器是沿著上述具備四邊的領域之第3邊而配 本紙張尺度適用中國國家標準（CNS ) A4現格（210X297公釐） 498331
    A8 B8 C8 D8 六、申請專利把圍 置，上述第2感測放大器是沿著與上述第3邊對向的第4邊 而配置。 (請先閲讀背面之注意事項再填寫本頁) 2 8 ·如申請專利範圍第2 4項之半導體裝置，其中更 具備： 分別設置於上述第1及第2字元線與上述第3資料線的 交點之第9及第1 0記憶格；及 分別設置於上述第3及第4字元線與上述第4資料線的 交點之第1 1及第1 2記憶格；及 分別設置於上述第5及第6字元線與上述第3資料線的 交點之第1 3及第1 4記憶格；及 分別設置於上述第7及第8字元線與上述第4資料線的 交點之第1 5及第1 6記憶格。 2 9 ·如申請專利範圍第2 8項之半導體裝置，其中上 述第1〜第1 6記憶格爲DRAM記憶格。 3 〇 ·如申請專利範圍第2 2項之半導體裝置，其中上 述第1與第2字元線間的層距離是小於2 5 0 n m。 31·—種半導體積體電路，其特徵是具備： 經濟部智慧財產局員工消費合作社印製 第1及第2資料線；及 連接於上述第1及第2資料線之感測放大器；及 相鄰配置，且與上述第1及第2資料線交叉之第1，第 2，第3及第4字元線；及 分別設置於上述第1及第2字元線與上述第1資料線的 交點之第1及第2記憶格；及 分別設置於上述第3及第4字元線與上述第2資料線的 -10- 本紙張尺度適用中國國家標準（CNS )八4規私（210X297公釐） 498331 I0·招·？修正補充; Α8 Β8 C8 D8 分別對應於上述第1 ，第3及第4字元驅動器 六、申請專利範圍 父點之第3及第4記憶格；及 第4字元線而設置之第1 ’弟2 又，上述第1及第2資料線是配置於第1與第4字元驅 動器及第2及第3字元驅動器之間； 上述第1及第2記憶格是共有用以連接於上述第1資料 線之第1資料線接點； 上述第3及第4記憶格是共有用以連接於上述第2資料 線之第2資料線接點； · 上述第1與第2字元線間的層距離是小於2 5 〇 n m。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -11 - 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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